JPH0829472A - 信号配線の良否検査方法 - Google Patents
信号配線の良否検査方法Info
- Publication number
- JPH0829472A JPH0829472A JP6165043A JP16504394A JPH0829472A JP H0829472 A JPH0829472 A JP H0829472A JP 6165043 A JP6165043 A JP 6165043A JP 16504394 A JP16504394 A JP 16504394A JP H0829472 A JPH0829472 A JP H0829472A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- terminal
- voltage
- semiconductor
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
Abstract
(57)【要約】
【目的】 回路基板上の信号配線の良否検査方法に関
し、実装された半導体集積回路を破壊することなく容易
に信号配線の短絡検査を行う。 【構成】スイッチ１５をオンすると、半導体回路用電源
端子（ＶＥＥ端子）１０に対して検査用電圧（ｅ）が印
加されるので、この状態で信号終端用電源端子（ＶＴＴ
端子）１１における電圧を電圧計１３を用いて測定す
る。このとき、信号配線４，５，６とＶＥＥ端子１０と
の間に短絡がなかった場合には電圧測定結果が０［Ｖ］
となるが、短絡があった場合にはＶＥＥ端子１０に印加
したのと同じ電圧値（ｅ）が測定結果として得られる。
これにより、信号配線と半導体回路用電源端子（ＶＥＥ
端子）との短絡検査を行うことができる。
し、実装された半導体集積回路を破壊することなく容易
に信号配線の短絡検査を行う。 【構成】スイッチ１５をオンすると、半導体回路用電源
端子（ＶＥＥ端子）１０に対して検査用電圧（ｅ）が印
加されるので、この状態で信号終端用電源端子（ＶＴＴ
端子）１１における電圧を電圧計１３を用いて測定す
る。このとき、信号配線４，５，６とＶＥＥ端子１０と
の間に短絡がなかった場合には電圧測定結果が０［Ｖ］
となるが、短絡があった場合にはＶＥＥ端子１０に印加
したのと同じ電圧値（ｅ）が測定結果として得られる。
これにより、信号配線と半導体回路用電源端子（ＶＥＥ
端子）との短絡検査を行うことができる。
Description
【０００１】
【産業上の利用分野】本発明は信号配線の良否検査方法
に係り、特に、半導体集積回路を実装する回路基板上に
設けられた信号配線の良否検査方法に関する。
に係り、特に、半導体集積回路を実装する回路基板上に
設けられた信号配線の良否検査方法に関する。
【０００２】
【従来の技術】従来より、半導体集積回路などが実装さ
れた回路基板に設けられた信号配線の良否検査を行う場
合には、検査しようとする回路基板上の信号配線各部，
電源端子，接地端子のそれぞれにスプリングピンなどの
導電性の針を立てておき、インサーキットテスタなどを
用いて各々のピン間の抵抗値を測定することで、信号配
線各部における断線や短絡の有無を判定する、というの
が一般的であったが、近年では、回路基板の高密度化と
ともにスプリングピンを立てるスペースの確保が困難と
なってきたため、スプリングピンを使わずに信号配線の
良否検査を容易に行う手法として、バウンダリ・スキャ
ン（IEEE標準1149.1）が利用される機会が増加しつつあ
る。
れた回路基板に設けられた信号配線の良否検査を行う場
合には、検査しようとする回路基板上の信号配線各部，
電源端子，接地端子のそれぞれにスプリングピンなどの
導電性の針を立てておき、インサーキットテスタなどを
用いて各々のピン間の抵抗値を測定することで、信号配
線各部における断線や短絡の有無を判定する、というの
が一般的であったが、近年では、回路基板の高密度化と
ともにスプリングピンを立てるスペースの確保が困難と
なってきたため、スプリングピンを使わずに信号配線の
良否検査を容易に行う手法として、バウンダリ・スキャ
ン（IEEE標準1149.1）が利用される機会が増加しつつあ
る。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
たバウンダリ・スキャンによる信号配線の良否検査方法
は、あらかじめ半導体集積回路に内蔵されているテスト
用回路を利用する検査方法であり、検査を実施するため
にはこのテスト用回路に対して給電しなければならな
い。すなわち、実際には検査対象である回路基板を通し
て半導体集積回路内のテスト用回路に給電しなければな
らないので、回路基板に設けられた信号配線と電源端子
または接地端子との間に短絡があった場合には、実装さ
れた半導体集積回路を破壊してしまう危険性が大きいと
いう問題点があった。
たバウンダリ・スキャンによる信号配線の良否検査方法
は、あらかじめ半導体集積回路に内蔵されているテスト
用回路を利用する検査方法であり、検査を実施するため
にはこのテスト用回路に対して給電しなければならな
い。すなわち、実際には検査対象である回路基板を通し
て半導体集積回路内のテスト用回路に給電しなければな
らないので、回路基板に設けられた信号配線と電源端子
または接地端子との間に短絡があった場合には、実装さ
れた半導体集積回路を破壊してしまう危険性が大きいと
いう問題点があった。
【０００４】したがって本発明の目的は、上記の問題点
を解決して、回路基板に設けられた信号配線と電源端子
または接地端子との間における短絡の有無を、実装され
ている半導体集積回路を破壊することなく、容易に検出
することのできる信号配線の良否検査方法を提供するこ
とにある。
を解決して、回路基板に設けられた信号配線と電源端子
または接地端子との間における短絡の有無を、実装され
ている半導体集積回路を破壊することなく、容易に検出
することのできる信号配線の良否検査方法を提供するこ
とにある。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の信号配線の良否検査方法は、半導体集積回
路を構成するすべての半導体回路について、前記半導体
回路が遮断状態を維持する検査用電圧と、前記半導体回
路の遮断電流を満足する制限電流とを有する電源・接地
短絡検出用電圧源を用いて、前記半導体集積回路の電源
端子に対して前記検査用電圧を印加するとともに前記半
導体集積回路が実装された回路基板上に設けられた信号
配線の終端部における電圧の有無を判定するか、あるい
は、前記終端部に対して前記検査用電圧を印加するとと
もに前記電源端子における電圧の有無を判定することに
より、前記電源端子と前記信号配線との間の短絡検出を
行うものである。
め、本発明の信号配線の良否検査方法は、半導体集積回
路を構成するすべての半導体回路について、前記半導体
回路が遮断状態を維持する検査用電圧と、前記半導体回
路の遮断電流を満足する制限電流とを有する電源・接地
短絡検出用電圧源を用いて、前記半導体集積回路の電源
端子に対して前記検査用電圧を印加するとともに前記半
導体集積回路が実装された回路基板上に設けられた信号
配線の終端部における電圧の有無を判定するか、あるい
は、前記終端部に対して前記検査用電圧を印加するとと
もに前記電源端子における電圧の有無を判定することに
より、前記電源端子と前記信号配線との間の短絡検出を
行うものである。
【０００６】また、別の方法として例えば、半導体集積
回路を構成するすべての半導体回路について、前記半導
体回路が遮断状態を維持する検査用電圧と、前記半導体
回路の遮断電流を満足する制限電流とを有する電源・接
地短絡検出用電圧源を用いて、前記半導体集積回路が実
装された回路基板上に設けられた信号配線の終端部に対
して前記検査用電圧を印加するとともに接地端子と前記
終端部との間における電流の有無を判定することによ
り、前記接地端子と前記信号配線との間の短絡検出を行
うものである。
回路を構成するすべての半導体回路について、前記半導
体回路が遮断状態を維持する検査用電圧と、前記半導体
回路の遮断電流を満足する制限電流とを有する電源・接
地短絡検出用電圧源を用いて、前記半導体集積回路が実
装された回路基板上に設けられた信号配線の終端部に対
して前記検査用電圧を印加するとともに接地端子と前記
終端部との間における電流の有無を判定することによ
り、前記接地端子と前記信号配線との間の短絡検出を行
うものである。
【０００７】
【作用】上記構成に基づく作用を説明する。
【０００８】本発明の信号配線の良否検査方法では、半
導体集積回路を構成するすべての半導体回路について、
前記半導体回路が遮断状態を維持する検査用電圧と、前
記半導体回路の遮断電流を満足する制限電流とを有する
電源・接地短絡検出用電圧源を用いて、前記半導体集積
回路の電源端子に対して前記検査用電圧を印加するとと
もに前記半導体集積回路が実装された回路基板上に設け
られた信号配線の終端部における電圧の有無を判定する
か、あるいは、前記終端部に対して前記検査用電圧を印
加するとともに前記電源端子における電圧の有無を判定
することにより、前記電源端子と前記信号配線との間の
短絡検出を行うので、電源端子間の短絡によって複数の
電源端子に同時に電圧が印加されてしまったときでも、
実装された半導体回路が遮断状態を維持する検査用電圧
が供給され、半導体回路に損傷が発生することを防止で
きるとともに、終端部で電圧が検出されない場合には短
絡していないことを、一定の電圧が検出される場合には
短絡していることを、それぞれ知ることができる。
導体集積回路を構成するすべての半導体回路について、
前記半導体回路が遮断状態を維持する検査用電圧と、前
記半導体回路の遮断電流を満足する制限電流とを有する
電源・接地短絡検出用電圧源を用いて、前記半導体集積
回路の電源端子に対して前記検査用電圧を印加するとと
もに前記半導体集積回路が実装された回路基板上に設け
られた信号配線の終端部における電圧の有無を判定する
か、あるいは、前記終端部に対して前記検査用電圧を印
加するとともに前記電源端子における電圧の有無を判定
することにより、前記電源端子と前記信号配線との間の
短絡検出を行うので、電源端子間の短絡によって複数の
電源端子に同時に電圧が印加されてしまったときでも、
実装された半導体回路が遮断状態を維持する検査用電圧
が供給され、半導体回路に損傷が発生することを防止で
きるとともに、終端部で電圧が検出されない場合には短
絡していないことを、一定の電圧が検出される場合には
短絡していることを、それぞれ知ることができる。
【０００９】また、別の方法として例えば、半導体集積
回路を構成するすべての半導体回路について、前記半導
体回路が遮断状態を維持する検査用電圧と、前記半導体
回路の遮断電流を満足する制限電流とを有する電源・接
地短絡検出用電圧源を用いて、前記半導体集積回路が実
装された回路基板上に設けられた信号配線の終端部に対
して前記検査用電圧を印加するとともに接地端子と前記
終端部との間における電流の有無を判定することによ
り、前記接地端子と前記信号配線との間の短絡検出を行
うので、電源端子と接地端子との間の短絡によって短絡
電流が流れてしまったときでも、半導体回路の遮断電流
を満足する電流値となるように制限され、短絡部分に発
生する損傷を最小限に抑えることができるとともに、接
地端子と終端部との間に電流が検出されない場合には短
絡していないことを、一定の電流が検出される場合には
短絡していることを、それぞれ知ることができる。
回路を構成するすべての半導体回路について、前記半導
体回路が遮断状態を維持する検査用電圧と、前記半導体
回路の遮断電流を満足する制限電流とを有する電源・接
地短絡検出用電圧源を用いて、前記半導体集積回路が実
装された回路基板上に設けられた信号配線の終端部に対
して前記検査用電圧を印加するとともに接地端子と前記
終端部との間における電流の有無を判定することによ
り、前記接地端子と前記信号配線との間の短絡検出を行
うので、電源端子と接地端子との間の短絡によって短絡
電流が流れてしまったときでも、半導体回路の遮断電流
を満足する電流値となるように制限され、短絡部分に発
生する損傷を最小限に抑えることができるとともに、接
地端子と終端部との間に電流が検出されない場合には短
絡していないことを、一定の電流が検出される場合には
短絡していることを、それぞれ知ることができる。
【００１０】
【実施例】以下、本発明の信号配線の良否検査方法の一
実施例を図面を用いて詳細に説明する。
実施例を図面を用いて詳細に説明する。
【００１１】図１は、本発明の信号配線の良否検査方法
における半導体集積回路の電源端子と検査対象の信号配
線との間の短絡検出について説明するための回路構成図
である。同図中、１は検査対象の信号配線を有する被試
験回路基板、２および３は被試験回路基板１に実装され
たＥＣＬ（ Emitter-Coupled-Logic）半導体ＩＣ、４，
５，６は信号配線、７および８は終端抵抗、９は接地端
子（ＶＣＣ端子）、１０は半導体回路用電源端子（ＶＥ
Ｅ端子）、１１は終端抵抗７および８を介して信号配線
４および５が接続されている信号終端用電源端子（ＶＴ
Ｔ端子、請求項中の終端部に相当する）である。また、
１２は電流制限機能を有する電圧源、１３は電圧計、１
５はスイッチである。
における半導体集積回路の電源端子と検査対象の信号配
線との間の短絡検出について説明するための回路構成図
である。同図中、１は検査対象の信号配線を有する被試
験回路基板、２および３は被試験回路基板１に実装され
たＥＣＬ（ Emitter-Coupled-Logic）半導体ＩＣ、４，
５，６は信号配線、７および８は終端抵抗、９は接地端
子（ＶＣＣ端子）、１０は半導体回路用電源端子（ＶＥ
Ｅ端子）、１１は終端抵抗７および８を介して信号配線
４および５が接続されている信号終端用電源端子（ＶＴ
Ｔ端子、請求項中の終端部に相当する）である。また、
１２は電流制限機能を有する電圧源、１３は電圧計、１
５はスイッチである。
【００１２】図１において、電圧源１２の出力電圧はＥ
ＣＬ半導体ＩＣ２および３が遮断状態を維持する範囲の
検査用電圧（ｅ）に、電流制限値は同じく遮断電流を満
足する範囲の制限電流に、あらかじめ設定しておく。そ
して、スイッチ１５をオンすると、ＶＥＥ端子１０に対
して検査用電圧（ｅ）が印加されるので、この状態でＶ
ＴＴ端子１１における電圧を電圧計１３を用いて測定す
る。このとき、信号配線４，５，６とＶＥＥ端子１０と
の間に短絡がなかった場合には電圧測定結果が０［Ｖ］
となるが、短絡があった場合にはＶＥＥ端子１０に印加
したのと同じ電圧値（ｅ）が測定結果として得られる。
これにより、信号配線と半導体回路用電源端子（ＶＥＥ
端子）との短絡検査を行うことができる。また、図１中
の電圧源１２と電圧計１３の位置を入れ替えて、半導体
回路用電源端子（ＶＥＥ端子）１０に検査用電圧（ｅ）
を印加し、信号終端用電源端子（ＶＴＴ端子）１１にお
ける電圧を測定しても、同様の短絡検査を行うことがで
きる。
ＣＬ半導体ＩＣ２および３が遮断状態を維持する範囲の
検査用電圧（ｅ）に、電流制限値は同じく遮断電流を満
足する範囲の制限電流に、あらかじめ設定しておく。そ
して、スイッチ１５をオンすると、ＶＥＥ端子１０に対
して検査用電圧（ｅ）が印加されるので、この状態でＶ
ＴＴ端子１１における電圧を電圧計１３を用いて測定す
る。このとき、信号配線４，５，６とＶＥＥ端子１０と
の間に短絡がなかった場合には電圧測定結果が０［Ｖ］
となるが、短絡があった場合にはＶＥＥ端子１０に印加
したのと同じ電圧値（ｅ）が測定結果として得られる。
これにより、信号配線と半導体回路用電源端子（ＶＥＥ
端子）との短絡検査を行うことができる。また、図１中
の電圧源１２と電圧計１３の位置を入れ替えて、半導体
回路用電源端子（ＶＥＥ端子）１０に検査用電圧（ｅ）
を印加し、信号終端用電源端子（ＶＴＴ端子）１１にお
ける電圧を測定しても、同様の短絡検査を行うことがで
きる。
【００１３】図２は、本発明の信号配線の良否検査方法
における接地端子と検査対象の信号配線との間の短絡検
出について説明するための回路構成図である。同図中、
図１と同一構成部分については同一符号を記し、その説
明を省略する。また、１４は電流計である。図２におい
ても、図１と同様に電圧源１２の出力電圧はＥＣＬ半導
体ＩＣ２および３が遮断状態を維持する範囲の検査用電
圧（ｅ）に、電流制限値は同じく遮断電流を満足する範
囲の制限電流に、あらかじめ設定しておく。そして、ス
イッチ１５をオンすると、ＶＴＴ端子１１に対して検査
用電圧（ｅ）が印加されるので、この状態で接地端子
（ＶＣＣ端子）９と信号終端用電源端子（ＶＴＴ端子）
１１との間における電流を電流計１４を用いて測定す
る。このとき、信号配線４，５，６とＶＣＣ端子９との
間に短絡がなかった場合には電流測定結果が０［Ａ］と
なるが、短絡があった場合にはＶＴＴ端子１１に印加し
た電圧値（ｅ）と終端抵抗値（ｒ：図示なし）で決まる
電流値が測定結果として得られる。これにより、信号配
線と接地端子（ＶＣＣ端子）との短絡検査を行うことが
できる。
における接地端子と検査対象の信号配線との間の短絡検
出について説明するための回路構成図である。同図中、
図１と同一構成部分については同一符号を記し、その説
明を省略する。また、１４は電流計である。図２におい
ても、図１と同様に電圧源１２の出力電圧はＥＣＬ半導
体ＩＣ２および３が遮断状態を維持する範囲の検査用電
圧（ｅ）に、電流制限値は同じく遮断電流を満足する範
囲の制限電流に、あらかじめ設定しておく。そして、ス
イッチ１５をオンすると、ＶＴＴ端子１１に対して検査
用電圧（ｅ）が印加されるので、この状態で接地端子
（ＶＣＣ端子）９と信号終端用電源端子（ＶＴＴ端子）
１１との間における電流を電流計１４を用いて測定す
る。このとき、信号配線４，５，６とＶＣＣ端子９との
間に短絡がなかった場合には電流測定結果が０［Ａ］と
なるが、短絡があった場合にはＶＴＴ端子１１に印加し
た電圧値（ｅ）と終端抵抗値（ｒ：図示なし）で決まる
電流値が測定結果として得られる。これにより、信号配
線と接地端子（ＶＣＣ端子）との短絡検査を行うことが
できる。
【００１４】以上のように本実施例によれば、信号配線
４，５，６の終端部である信号終端用電源端子（ＶＴＴ
端子）１１，半導体回路用電源端子（ＶＥＥ端子）１
０，接地端子（ＶＣＣ端子）９の３個所を測定系に接続
するだけで、すべての信号配線と半導体回路用電源端子
（ＶＥＥ端子）１０または接地端子（ＶＣＣ端子）９と
の間の短絡の有無を検査することができる。また、電圧
源１２の出力電圧はＥＣＬ半導体ＩＣ２および３が遮断
状態を維持する範囲の検査用電圧（ｅ）に、電流制限値
は同じく遮断電流を満足する範囲の制限電流に、あらか
じめ設定されているので、半導体回路の回り込みなどに
よる誤判定を防止するとともに、信号配線とＶＥＥ端子
１０またはＶＣＣ端子９との間に短絡があった場合で
も、実装されているＥＣＬ半導体ＩＣや被試験回路基板
の損傷を防止することができる。
４，５，６の終端部である信号終端用電源端子（ＶＴＴ
端子）１１，半導体回路用電源端子（ＶＥＥ端子）１
０，接地端子（ＶＣＣ端子）９の３個所を測定系に接続
するだけで、すべての信号配線と半導体回路用電源端子
（ＶＥＥ端子）１０または接地端子（ＶＣＣ端子）９と
の間の短絡の有無を検査することができる。また、電圧
源１２の出力電圧はＥＣＬ半導体ＩＣ２および３が遮断
状態を維持する範囲の検査用電圧（ｅ）に、電流制限値
は同じく遮断電流を満足する範囲の制限電流に、あらか
じめ設定されているので、半導体回路の回り込みなどに
よる誤判定を防止するとともに、信号配線とＶＥＥ端子
１０またはＶＣＣ端子９との間に短絡があった場合で
も、実装されているＥＣＬ半導体ＩＣや被試験回路基板
の損傷を防止することができる。
【００１５】なお、本実施例では短絡の有無を判定する
ために電圧計および電流計を用いたが、電圧または電流
の有無のみを検出する閾値判定のみが可能なものを用い
て短絡の有無を判定してもよい。
ために電圧計および電流計を用いたが、電圧または電流
の有無のみを検出する閾値判定のみが可能なものを用い
て短絡の有無を判定してもよい。
【００１６】
【発明の効果】以上詳しく説明したように、本発明の信
号配線の良否検査方法によれば、半導体集積回路を構成
するすべての半導体回路について、前記半導体回路が遮
断状態を維持する検査用電圧と、前記半導体回路の遮断
電流を満足する制限電流とを有する電源・接地短絡検出
用電圧源を用いて、前記半導体集積回路の電源端子に対
して前記検査用電圧を印加するとともに前記半導体集積
回路が実装された回路基板上に設けられた信号配線の終
端部における電圧の有無を判定するか、あるいは、前記
終端部に対して前記検査用電圧を印加するとともに前記
電源端子における電圧の有無を判定することにより、前
記電源端子と前記信号配線との間の短絡検出を行うの
で、電源端子間の短絡によって複数の電源端子に同時に
電圧が印加されてしまったときでも、実装された半導体
回路が遮断状態を維持する検査用電圧が供給され、半導
体回路に損傷が発生することを防止できるとともに、終
端部で電圧が検出されない場合には短絡していないこと
を、一定の電圧が検出される場合には短絡していること
を、それぞれ知ることができるという効果が得られる。
号配線の良否検査方法によれば、半導体集積回路を構成
するすべての半導体回路について、前記半導体回路が遮
断状態を維持する検査用電圧と、前記半導体回路の遮断
電流を満足する制限電流とを有する電源・接地短絡検出
用電圧源を用いて、前記半導体集積回路の電源端子に対
して前記検査用電圧を印加するとともに前記半導体集積
回路が実装された回路基板上に設けられた信号配線の終
端部における電圧の有無を判定するか、あるいは、前記
終端部に対して前記検査用電圧を印加するとともに前記
電源端子における電圧の有無を判定することにより、前
記電源端子と前記信号配線との間の短絡検出を行うの
で、電源端子間の短絡によって複数の電源端子に同時に
電圧が印加されてしまったときでも、実装された半導体
回路が遮断状態を維持する検査用電圧が供給され、半導
体回路に損傷が発生することを防止できるとともに、終
端部で電圧が検出されない場合には短絡していないこと
を、一定の電圧が検出される場合には短絡していること
を、それぞれ知ることができるという効果が得られる。
【００１７】また、別の方法として例えば、半導体集積
回路を構成するすべての半導体回路について、前記半導
体回路が遮断状態を維持する検査用電圧と、前記半導体
回路の遮断電流を満足する制限電流とを有する電源・接
地短絡検出用電圧源を用いて、前記半導体集積回路が実
装された回路基板上に設けられた信号配線の終端部に対
して前記検査用電圧を印加するとともに接地端子と前記
終端部との間における電流の有無を判定することによ
り、前記接地端子と前記信号配線との間の短絡検出を行
うので、電源端子と接地端子との間の短絡によって短絡
電流が流れてしまったときでも、半導体回路の遮断電流
を満足する電流値となるように制限され、短絡部分に発
生する損傷を最小限に抑えることができるとともに、接
地端子と終端部との間に電流が検出されない場合には短
絡していないことを、一定の電流が検出される場合には
短絡していることを、それぞれ知ることができるという
効果が得られる。
回路を構成するすべての半導体回路について、前記半導
体回路が遮断状態を維持する検査用電圧と、前記半導体
回路の遮断電流を満足する制限電流とを有する電源・接
地短絡検出用電圧源を用いて、前記半導体集積回路が実
装された回路基板上に設けられた信号配線の終端部に対
して前記検査用電圧を印加するとともに接地端子と前記
終端部との間における電流の有無を判定することによ
り、前記接地端子と前記信号配線との間の短絡検出を行
うので、電源端子と接地端子との間の短絡によって短絡
電流が流れてしまったときでも、半導体回路の遮断電流
を満足する電流値となるように制限され、短絡部分に発
生する損傷を最小限に抑えることができるとともに、接
地端子と終端部との間に電流が検出されない場合には短
絡していないことを、一定の電流が検出される場合には
短絡していることを、それぞれ知ることができるという
効果が得られる。
【図１】本発明の信号配線の良否検査方法における半導
体集積回路の電源端子と検査対象の信号配線との間の短
絡検出について説明するための回路構成図である。
体集積回路の電源端子と検査対象の信号配線との間の短
絡検出について説明するための回路構成図である。
【図２】本発明の信号配線の良否検査方法における接地
端子と検査対象の信号配線との間の短絡検出について説
明するための回路構成図である。
端子と検査対象の信号配線との間の短絡検出について説
明するための回路構成図である。
１ 被試験回路基板 ２，３ ＥＣＬ半導体ＩＣ ４，５，６ 信号配線 ７，８ 終端抵抗 ９ 接地端子（ＶＣＣ） １０ 半導体回路用電源端子（ＶＥＥ） １１ 信号終端用電源端子（ＶＴＴ） １２ 電圧源 １３ 電圧計 １４ 電流計 １５ スイッチ
Claims (1)
- 【請求項１】 半導体集積回路を構成するすべての半導
体回路について、前記半導体回路が遮断状態を維持する
検査用電圧と、前記半導体回路の遮断電流を満足する制
限電流とを有する電源・接地短絡検出用電圧源を用い
て、 前記半導体集積回路の電源端子に対して前記検査用電圧
を印加するとともに前記半導体集積回路が実装された回
路基板上に設けられた信号配線の終端部における電圧の
有無を判定するか、あるいは、前記終端部に対して前記
検査用電圧を印加するとともに前記電源端子における電
圧の有無を判定することにより、前記電源端子と前記信
号配線との間の短絡検出を行うことを特徴とする信号配
線の良否検査方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6165043A JPH0829472A (ja) | 1994-07-18 | 1994-07-18 | 信号配線の良否検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6165043A JPH0829472A (ja) | 1994-07-18 | 1994-07-18 | 信号配線の良否検査方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0829472A true JPH0829472A (ja) | 1996-02-02 |
Family
ID=15804755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6165043A Pending JPH0829472A (ja) | 1994-07-18 | 1994-07-18 | 信号配線の良否検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0829472A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006053006A (ja) * | 2004-08-11 | 2006-02-23 | Tempearl Ind Co Ltd | 接地極付きコンセントの配線接続チェック方法及び装置 |
-
1994
- 1994-07-18 JP JP6165043A patent/JPH0829472A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006053006A (ja) * | 2004-08-11 | 2006-02-23 | Tempearl Ind Co Ltd | 接地極付きコンセントの配線接続チェック方法及び装置 |
| JP4500130B2 (ja) * | 2004-08-11 | 2010-07-14 | テンパール工業株式会社 | 接地極付コンセントの配線接続チェック方法及び装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5818251A (en) | Apparatus and method for testing the connections between an integrated circuit and a printed circuit board | |
| US6476630B1 (en) | Method for testing signal paths between an integrated circuit wafer and a wafer tester | |
| US7109736B2 (en) | System for measuring signal path resistance for an integrated circuit tester interconnect structure | |
| US7075307B1 (en) | Method and apparatus for detecting shorts on inaccessible pins using capacitive measurements | |
| JP2664429B2 (ja) | 回路板検査装置および方法 | |
| KR100187727B1 (ko) | 처리기 접촉 불량을 확인할 수 있는 접촉 점검 장치 및 이를 내장한 집적회로 소자 검사 시스템 | |
| US6724209B1 (en) | Method for testing signal paths between an integrated circuit wafer and a wafer tester | |
| US6931346B2 (en) | Method and apparatus for reduced pin count package connection verification | |
| JPH0829472A (ja) | 信号配線の良否検査方法 | |
| US6442718B1 (en) | Memory module test system with reduced driver output impedance | |
| JP2966185B2 (ja) | 故障検出方法 | |
| TWI824686B (zh) | 檢測電路 | |
| JPH04315068A (ja) | プリント回路板の検査装置 | |
| JPH0541419A (ja) | 検査装置の評価方法 | |
| JP2591453B2 (ja) | バーンインボード検査装置およびバーンインボード検査方法 | |
| JPH07113850A (ja) | 半導体集積回路 | |
| JPS6057947A (ja) | 半導体測定装置 | |
| JPH06130108A (ja) | プリント基板の試験方法 | |
| JP3114655B2 (ja) | 半導体集積回路のテストボード不良検出用集積回路 | |
| JPH0933598A (ja) | デバイスインターフェイス部の接続試験装置 | |
| JPH07287042A (ja) | インサーキット検査方法 | |
| JPH1183957A (ja) | 検査装置及び検査方法 | |
| JPH0737954A (ja) | コンタクト不良検出装置 | |
| JPH0277666A (ja) | 配線の試験方法 | |
| JPS629276A (ja) | 半導体集積回路検査装置 |