JPH08293550A - 半導体装置 - Google Patents
半導体装置Info
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- JPH08293550A JPH08293550A JP12313195A JP12313195A JPH08293550A JP H08293550 A JPH08293550 A JP H08293550A JP 12313195 A JP12313195 A JP 12313195A JP 12313195 A JP12313195 A JP 12313195A JP H08293550 A JPH08293550 A JP H08293550A
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- wiring layer
- semiconductor device
- polycrystalline silicon
- semiconductor substrate
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Abstract
(57)【要約】
【目的】 配線層、微細コンタクトホ−ルを有する半導
体装置に係り、シリサイド膜を主とする配線層をパタ−
ニングする際の表面反射光によるフォトレジスト膜の
“パタ−ンくずれ”を防止すること。 【構成】 半導体基板1にフィ−ルド酸化膜2、Ｎ型拡散
層領域3、多結晶シリコン膜8からなる配線層、層間絶縁
膜4を形成する。次に、WSi膜10を全面に形成した後、表
面に微細な凹凸を有するHSG-Si膜11を形成する。フォト
レジスト膜9をパタ−ニングする際、縮小投影露光装置
の光(Ａ)は、微細な凹凸を有するHSG-Si膜11の表面で散
乱され、フォトレジスト膜の１ケ所に集中しないため、
フォトレジスト膜のパタ−ンくずれを防止することがで
きる。
体装置に係り、シリサイド膜を主とする配線層をパタ−
ニングする際の表面反射光によるフォトレジスト膜の
“パタ−ンくずれ”を防止すること。 【構成】 半導体基板1にフィ−ルド酸化膜2、Ｎ型拡散
層領域3、多結晶シリコン膜8からなる配線層、層間絶縁
膜4を形成する。次に、WSi膜10を全面に形成した後、表
面に微細な凹凸を有するHSG-Si膜11を形成する。フォト
レジスト膜9をパタ−ニングする際、縮小投影露光装置
の光(Ａ)は、微細な凹凸を有するHSG-Si膜11の表面で散
乱され、フォトレジスト膜の１ケ所に集中しないため、
フォトレジスト膜のパタ−ンくずれを防止することがで
きる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に、配線層及び微細コンタクトホ−ルを有する半導体装
置の構造に関する。
に、配線層及び微細コンタクトホ−ルを有する半導体装
置の構造に関する。
【０００２】
【従来の技術】従来の配線層及びコンタクトホ−ルを有
する半導体装置について、図４及び図５を参照して説明
する。なお、図４は、従来の半導体装置の一例(以下
“第１の従来例”という)を示す縦断面図であり、図５
は、従来の半導体装置の他の例(以下“第２の従来例”
という)を示す縦断面図である。
する半導体装置について、図４及び図５を参照して説明
する。なお、図４は、従来の半導体装置の一例(以下
“第１の従来例”という)を示す縦断面図であり、図５
は、従来の半導体装置の他の例(以下“第２の従来例”
という)を示す縦断面図である。
【０００３】まず、第１の従来例について、図４を参照
して説明すると、この半導体装置では、Ｐ型のシリコン
からなる半導体基板１、素子分離のためにLOCOS法を用
いて厚さ400〜500ｎｍになるように形成したフィ−ルド
酸化膜２、リンもしくはヒ素をイオン注入法にて導入し
て形成したＮ型拡散層領域３、CVD法により形成したBPS
G(Boro-Phospho-Silicate-Glass)膜を高温の窒素雰囲気
中でリフロ−させて平坦になるように形成した層間絶縁
膜４より構成されている。
して説明すると、この半導体装置では、Ｐ型のシリコン
からなる半導体基板１、素子分離のためにLOCOS法を用
いて厚さ400〜500ｎｍになるように形成したフィ−ルド
酸化膜２、リンもしくはヒ素をイオン注入法にて導入し
て形成したＮ型拡散層領域３、CVD法により形成したBPS
G(Boro-Phospho-Silicate-Glass)膜を高温の窒素雰囲気
中でリフロ−させて平坦になるように形成した層間絶縁
膜４より構成されている。
【０００４】そして、第１の従来例では、上記のように
層間絶縁膜４を形成した後、ドライエッチング法にてＮ
型拡散層領域３に到達するようにコンタクトホ−ル５を
開口する。次に、スパッタ法にてWSi又はMoSiなどの高
融点金属珪化膜(以下“シリサイド膜６”と記載する)を
100〜200ｎｍの厚さになるように形成してパタ−ニング
し、配線層として使用する。その後、シリサイド膜６の
上部に層間絶縁膜、別の配線層、表面保護膜用のパシベ
−ション膜(いずれも図示せず)などを形成して半導体装
置を完成する。
層間絶縁膜４を形成した後、ドライエッチング法にてＮ
型拡散層領域３に到達するようにコンタクトホ−ル５を
開口する。次に、スパッタ法にてWSi又はMoSiなどの高
融点金属珪化膜(以下“シリサイド膜６”と記載する)を
100〜200ｎｍの厚さになるように形成してパタ−ニング
し、配線層として使用する。その後、シリサイド膜６の
上部に層間絶縁膜、別の配線層、表面保護膜用のパシベ
−ション膜(いずれも図示せず)などを形成して半導体装
置を完成する。
【０００５】次に、上記第１の従来例の半導体装置に類
似した別の従来の半導体装置(第２の従来例)について、
図５を参照して説明する。第２の従来例では、図５に示
すように、Ｐ型シリコンからなる半導体基板１、フィ−
ルド酸化膜２、Ｎ型拡散層領域３、層間絶縁膜４、コン
タクトホ−ル５より構成されており、この点は、上記第
１の従来例と同様である。
似した別の従来の半導体装置(第２の従来例)について、
図５を参照して説明する。第２の従来例では、図５に示
すように、Ｐ型シリコンからなる半導体基板１、フィ−
ルド酸化膜２、Ｎ型拡散層領域３、層間絶縁膜４、コン
タクトホ−ル５より構成されており、この点は、上記第
１の従来例と同様である。
【０００６】第２の従来例では、コンタクトホ−ル５を
開口した後、まず、CVD法を用いて厚さ100ｎｍ程度の多
結晶シリコン膜７を形成する。次に、スパッタ法を用い
て、WSiなどのシリサイド膜６を多結晶シリコン膜７上
に100ｎｍ程度の厚さに形成してポリサイド構造とす
る。そして、このポリサイド膜をパタ−ニングして配線
層として使用するものである。
開口した後、まず、CVD法を用いて厚さ100ｎｍ程度の多
結晶シリコン膜７を形成する。次に、スパッタ法を用い
て、WSiなどのシリサイド膜６を多結晶シリコン膜７上
に100ｎｍ程度の厚さに形成してポリサイド構造とす
る。そして、このポリサイド膜をパタ−ニングして配線
層として使用するものである。
【０００７】なお、上記多結晶シリコン膜７には、導電
性をもたせるため、リン等の不純物を導入する必要があ
るが、そのためには、多結晶シリコン膜７の形成時に、
リンを含んだ雰囲気中で処理をしてリンを多結晶シリコ
ン膜中に導入してもよいし、また、多結晶シリコン膜７
上にシリサイド膜６を形成してから、イオン注入法によ
り多結晶シリコン膜にリンを導入してもよい。
性をもたせるため、リン等の不純物を導入する必要があ
るが、そのためには、多結晶シリコン膜７の形成時に、
リンを含んだ雰囲気中で処理をしてリンを多結晶シリコ
ン膜中に導入してもよいし、また、多結晶シリコン膜７
上にシリサイド膜６を形成してから、イオン注入法によ
り多結晶シリコン膜にリンを導入してもよい。
【０００８】
【発明が解決しようとする課題】近年、半導体素子の微
細化及び多層配線化が進んだことにより、半導体装置の
コンタクトホ−ルのサイズが小さくなると共に、コンタ
クトホ−ルが深くなってきている。このため、従来のシ
リサイド層を単層で配線層として使用した場合には(前
掲の図４“第１の従来例”参照)、コンタクトホ−ル部
側壁へのシリサイド膜６の被覆性が良くないため、コン
タクトホ−ル５の部分で配線層が断線してしまうという
問題点があった。
細化及び多層配線化が進んだことにより、半導体装置の
コンタクトホ−ルのサイズが小さくなると共に、コンタ
クトホ−ルが深くなってきている。このため、従来のシ
リサイド層を単層で配線層として使用した場合には(前
掲の図４“第１の従来例”参照)、コンタクトホ−ル部
側壁へのシリサイド膜６の被覆性が良くないため、コン
タクトホ−ル５の部分で配線層が断線してしまうという
問題点があった。
【０００９】上記問題点は、前掲の図５に示す第２の従
来例のように、配線層にポリサイド膜を使用することに
よりある程度解決することができる。即ち、シリサイド
膜６下層の多結晶シリコン膜７をLP-CVD法により形成す
ることにより(図５参照)、コンタクトホ−ル５の内部で
も非常に良好な被覆性が得られ、コンタクトホ−ル５の
部分での断線を防止することができる。しかしながら、
第２の従来例のように配線層をポリサイド構造にする
と、コンタクトホ−ル部でのＮ型拡散層領域３とポリサ
イド配線層との接触抵抗が上昇するという別の問題点が
あった。
来例のように、配線層にポリサイド膜を使用することに
よりある程度解決することができる。即ち、シリサイド
膜６下層の多結晶シリコン膜７をLP-CVD法により形成す
ることにより(図５参照)、コンタクトホ−ル５の内部で
も非常に良好な被覆性が得られ、コンタクトホ−ル５の
部分での断線を防止することができる。しかしながら、
第２の従来例のように配線層をポリサイド構造にする
と、コンタクトホ−ル部でのＮ型拡散層領域３とポリサ
イド配線層との接触抵抗が上昇するという別の問題点が
あった。
【００１０】さらに、前記第１、第２のいずれの従来例
においても、配線層表面のシリサイド膜６の光の反射率
が高いため、配線層のパタ−ニングに支障をきたすとい
う大きな問題があった。この問題点を図６に基づいて説
明する。なお、図６は、従来例の上記問題点を説明する
ための半導体装置の縦断面図であって、図６中の１はＰ
型の半導体基板、２はフィ−ルド酸化膜、３はＮ型拡散
層領域である。また、図６中の８は、シリサイド膜６よ
り下層に形成した多結晶シリコン膜の配線層である。
においても、配線層表面のシリサイド膜６の光の反射率
が高いため、配線層のパタ−ニングに支障をきたすとい
う大きな問題があった。この問題点を図６に基づいて説
明する。なお、図６は、従来例の上記問題点を説明する
ための半導体装置の縦断面図であって、図６中の１はＰ
型の半導体基板、２はフィ−ルド酸化膜、３はＮ型拡散
層領域である。また、図６中の８は、シリサイド膜６よ
り下層に形成した多結晶シリコン膜の配線層である。
【００１１】この多結晶シリコン膜８をパタ−ニングし
た後にBPSG膜などを用いて層間絶縁膜４を形成するが、
この際、図６に示すように、フィ−ルド酸化膜２の端部
と多結晶シリコン膜８の端部が近い距離にある場合に
は、半導体基板１表面からの段差が大きくなり、層間絶
縁膜４の平坦化が不完全な形状となる。
た後にBPSG膜などを用いて層間絶縁膜４を形成するが、
この際、図６に示すように、フィ−ルド酸化膜２の端部
と多結晶シリコン膜８の端部が近い距離にある場合に
は、半導体基板１表面からの段差が大きくなり、層間絶
縁膜４の平坦化が不完全な形状となる。
【００１２】この状態でシリサイド膜６を全面にスパッ
タ法で形成し、シリサイド膜６をパタ−ニングするため
のフォトレジスト膜９を縮小投影露光法で形成しようと
すると、シリサイド膜６の表面での光(Ａ)の反射が大き
いため、図６に示すように、段差部近くにあるフォトレ
ジスト膜９ａは、反射光(Ａ)のために“パタ−ンくず
れ”が起きてしまう。この問題点は、前記した第２の従
来例のように配線層をポリサイド構造にした場合におい
ても同様であり、微細な配線層を形成する場合の大きな
問題となっていた。
タ法で形成し、シリサイド膜６をパタ−ニングするため
のフォトレジスト膜９を縮小投影露光法で形成しようと
すると、シリサイド膜６の表面での光(Ａ)の反射が大き
いため、図６に示すように、段差部近くにあるフォトレ
ジスト膜９ａは、反射光(Ａ)のために“パタ−ンくず
れ”が起きてしまう。この問題点は、前記した第２の従
来例のように配線層をポリサイド構造にした場合におい
ても同様であり、微細な配線層を形成する場合の大きな
問題となっていた。
【００１３】本発明は、上記の問題点に鑑み成されたも
のであって、その目的とするところは、第１に、配線層
をパタ−ニングするときに使用するフォトレジスト膜の
“パタ−ンくずれ”を防止することが可能である半導体
装置を提供することにあり、第２に、配線層がそれより
下層の他の配線層とコンタクトホ−ルを介して接続され
ている場合には、コンタクトホ−ル内部での配線層の断
線を防止できる半導体装置を提供することにある。
のであって、その目的とするところは、第１に、配線層
をパタ−ニングするときに使用するフォトレジスト膜の
“パタ−ンくずれ”を防止することが可能である半導体
装置を提供することにあり、第２に、配線層がそれより
下層の他の配線層とコンタクトホ−ルを介して接続され
ている場合には、コンタクトホ−ル内部での配線層の断
線を防止できる半導体装置を提供することにある。
【００１４】
【課題を解決するための手段】本発明に係る半導体装置
の配線層は、(1) 高融点金属珪化膜(シリサイド膜)と、
表面に概略500ｎｍ以下の大きさで微細な起伏(表面の凹
凸)を設けた多結晶シリコン膜との二層構造(請求項
１)、(2) 通常の多結晶シリコン膜と、高融点金属珪化
膜(シリサイド膜)と、表面に概略500ｎｍ以下の大きさ
で微細な起伏(表面の凹凸)を設けた多結晶シリコン膜の
三層構造(請求項２)、を有していることを特徴とし、こ
れにより、前記した目的とする半導体装置を提供するも
のである。
の配線層は、(1) 高融点金属珪化膜(シリサイド膜)と、
表面に概略500ｎｍ以下の大きさで微細な起伏(表面の凹
凸)を設けた多結晶シリコン膜との二層構造(請求項
１)、(2) 通常の多結晶シリコン膜と、高融点金属珪化
膜(シリサイド膜)と、表面に概略500ｎｍ以下の大きさ
で微細な起伏(表面の凹凸)を設けた多結晶シリコン膜の
三層構造(請求項２)、を有していることを特徴とし、こ
れにより、前記した目的とする半導体装置を提供するも
のである。
【００１５】
【実施例】以下、本発明の実施例を図１〜図３に基づい
て詳細に説明する。なお、図１及び図２は、本発明の一
実施例(実施例１)を説明するための図であり、図３は、
本発明の他の実施例(実施例２)を説明するための図であ
る。
て詳細に説明する。なお、図１及び図２は、本発明の一
実施例(実施例１)を説明するための図であり、図３は、
本発明の他の実施例(実施例２)を説明するための図であ
る。
【００１６】（実施例１）図１は、本発明の一実施例
(実施例１)を示す半導体装置の縦断面図である。本実施
例１の半導体装置は、シリコンからなるＰ型の半導体基
板１に、LOCOS法を用いて、厚さ400〜500ｎｍのフィ−
ルド酸化膜２を形成して半導体素子の絶縁分離領域とす
る。次に、イオン注入法にてヒ素を1015atoms／cm2程度
を半導体基板１に導入してＮ型拡散層領域３を形成す
る。
(実施例１)を示す半導体装置の縦断面図である。本実施
例１の半導体装置は、シリコンからなるＰ型の半導体基
板１に、LOCOS法を用いて、厚さ400〜500ｎｍのフィ−
ルド酸化膜２を形成して半導体素子の絶縁分離領域とす
る。次に、イオン注入法にてヒ素を1015atoms／cm2程度
を半導体基板１に導入してＮ型拡散層領域３を形成す
る。
【００１７】続いて、CVD法によりシリコン酸化膜を100
〜200ｎｍの厚さに形成してから(図示せず)、厚さ200ｎ
ｍ程度のリンを導入した多結晶シリコン膜８で配線層を
形成する。次に、CVD法にて形成したBPSG膜を900℃程度
の窒素雰囲気中でリフロ−させて層間絶縁膜４を形成す
る。この際、フィ−ルド酸化膜２の端部では、多結晶シ
リコン膜８の端部が近接した位置にあるため、半導体基
板１からの段差が大きくなり、層間絶縁膜４の平坦性は
悪くなる。
〜200ｎｍの厚さに形成してから(図示せず)、厚さ200ｎ
ｍ程度のリンを導入した多結晶シリコン膜８で配線層を
形成する。次に、CVD法にて形成したBPSG膜を900℃程度
の窒素雰囲気中でリフロ−させて層間絶縁膜４を形成す
る。この際、フィ−ルド酸化膜２の端部では、多結晶シ
リコン膜８の端部が近接した位置にあるため、半導体基
板１からの段差が大きくなり、層間絶縁膜４の平坦性は
悪くなる。
【００１８】上記のように層間絶縁膜４を形成した後、
所望の位置にコンタクトホ−ルを開口し(図１には示し
ていない)、厚さ100ｎｍ程度のタングステンシリサイド
よりなる膜(WSi膜10)をスパッタ法にて形成する。
所望の位置にコンタクトホ−ルを開口し(図１には示し
ていない)、厚さ100ｎｍ程度のタングステンシリサイド
よりなる膜(WSi膜10)をスパッタ法にて形成する。
【００１９】次に、表面に500ｎｍ以下の大きさで微細
な起伏(表面の凹凸)を形成した多結晶シリコン膜(Hemis
pherical-grains-Si：以下“HSG-Si膜11”と記載する)
を、WSi膜10上に形成する。このHSG-Si膜11の形成方法
は、例えば、「“第22回コンファレンス・オン・ソリッ
ド・ステ−ト・デバイス・アンド・マテリアル 予稿
集”(P.873，1990年)」［“Extended Abstracts of the
22nd Conference on Solid State Devices andMateria
ls”(P.873，1990)］に記載されているように、LP-CVD
法にてHeガスで希釈したSiH4ガスを用いて、圧力１Tor
r、温度550℃で多結晶シリコン膜(HSG-Si膜11)を形成す
ることにより得ることができる。
な起伏(表面の凹凸)を形成した多結晶シリコン膜(Hemis
pherical-grains-Si：以下“HSG-Si膜11”と記載する)
を、WSi膜10上に形成する。このHSG-Si膜11の形成方法
は、例えば、「“第22回コンファレンス・オン・ソリッ
ド・ステ−ト・デバイス・アンド・マテリアル 予稿
集”(P.873，1990年)」［“Extended Abstracts of the
22nd Conference on Solid State Devices andMateria
ls”(P.873，1990)］に記載されているように、LP-CVD
法にてHeガスで希釈したSiH4ガスを用いて、圧力１Tor
r、温度550℃で多結晶シリコン膜(HSG-Si膜11)を形成す
ることにより得ることができる。
【００２０】この時に得られる凹凸のサイズは、直径約
80ｎｍである。このHSG-Si膜11の形成後に、WSi膜10とH
SG-Si膜11の二層からなる層を積層配線層として利用す
るため、フォトレジスト膜９を用いてパタ−ニングを行
う。フォトレジスト膜９の形成に際しては、半導体基板
１の全面にフォトレジスト膜をスピンコ−トした後に、
縮小投影露光装置を用いて、所望の形状にフォトレジス
ト膜９をパタ−ニングする。この際、縮小投影露光装置
の光源としては、水銀ランプのｉ線(波長354ｎｍ)ある
いはｇ線(波長436ｎｍ)が使用される。
80ｎｍである。このHSG-Si膜11の形成後に、WSi膜10とH
SG-Si膜11の二層からなる層を積層配線層として利用す
るため、フォトレジスト膜９を用いてパタ−ニングを行
う。フォトレジスト膜９の形成に際しては、半導体基板
１の全面にフォトレジスト膜をスピンコ−トした後に、
縮小投影露光装置を用いて、所望の形状にフォトレジス
ト膜９をパタ−ニングする。この際、縮小投影露光装置
の光源としては、水銀ランプのｉ線(波長354ｎｍ)ある
いはｇ線(波長436ｎｍ)が使用される。
【００２１】ここで、パタ−ニングを行う配線層が500
ｎｍ以下の凹凸を有したHSG-Si膜11であるため、図１に
示したように、半導体基板１の表面に入射した光(Ａ)
は、HSG-Si膜11の表面で散乱される。その結果、段部に
隣接したフォトレジスト膜９ａのパタ−ニングを行う場
合にも、段部での反射光(Ａ)が１ケ所に集中することを
防止できるので“パタ−ンくずれ”を起こすことなく、
精度よくパタ−ニングを行うことができる。
ｎｍ以下の凹凸を有したHSG-Si膜11であるため、図１に
示したように、半導体基板１の表面に入射した光(Ａ)
は、HSG-Si膜11の表面で散乱される。その結果、段部に
隣接したフォトレジスト膜９ａのパタ−ニングを行う場
合にも、段部での反射光(Ａ)が１ケ所に集中することを
防止できるので“パタ−ンくずれ”を起こすことなく、
精度よくパタ−ニングを行うことができる。
【００２２】パタ−ニングされたフォトレジスト膜９及
び９ａをマスクにして、HSG-Si膜11とWSi膜10のエッチ
ングを行った後、フォトレジスト膜９、９ａを除去す
る。その後、HSG-Si膜11上に層間絶縁膜、別の配線層、
表面保護膜用のパシベ−ション膜(いずれも図示せず)な
どを形成して半導体装置を完成する。
び９ａをマスクにして、HSG-Si膜11とWSi膜10のエッチ
ングを行った後、フォトレジスト膜９、９ａを除去す
る。その後、HSG-Si膜11上に層間絶縁膜、別の配線層、
表面保護膜用のパシベ−ション膜(いずれも図示せず)な
どを形成して半導体装置を完成する。
【００２３】次に、上記実施例１の半導体装置における
コンタクトホ−ル部の様子を図２（図１とは別の箇所で
の半導体装置の縦断面図）に基づいて説明する。図２中
の１はＰ型の半導体基板、２はフィ−ルド酸化膜、３は
Ｎ型拡散層領域、４は層間絶縁膜、５は層間絶縁膜４に
開口したコンタクトホ−ルである。なお、図２には、前
掲の図１に示した多結晶シリコン膜を用いた配線層８
は、図示していない。
コンタクトホ−ル部の様子を図２（図１とは別の箇所で
の半導体装置の縦断面図）に基づいて説明する。図２中
の１はＰ型の半導体基板、２はフィ−ルド酸化膜、３は
Ｎ型拡散層領域、４は層間絶縁膜、５は層間絶縁膜４に
開口したコンタクトホ−ルである。なお、図２には、前
掲の図１に示した多結晶シリコン膜を用いた配線層８
は、図示していない。
【００２４】本実施例１の半導体装置では、コンタクト
ホ−ル５を開口した後にWSi膜10及びHSG-Si膜11が形成
されている(図２参照)。ここで、WSi膜10は、スパッタ
法にて形成されるため、コンタクトホ−ル５の内部での
側壁部分への被覆性は良くない。一方、HSG-Si膜11は、
LP-CVD法で形成しているため、コンタクトホ−ル５内部
の被覆性は非常に良好である。従って、本実施例１の半
導体装置では、WSi膜10とHSG-Si膜11の二層構造で配線
層を形成することにより、コンタクトホ−ル５内部での
断線を防止できる。
ホ−ル５を開口した後にWSi膜10及びHSG-Si膜11が形成
されている(図２参照)。ここで、WSi膜10は、スパッタ
法にて形成されるため、コンタクトホ−ル５の内部での
側壁部分への被覆性は良くない。一方、HSG-Si膜11は、
LP-CVD法で形成しているため、コンタクトホ−ル５内部
の被覆性は非常に良好である。従って、本実施例１の半
導体装置では、WSi膜10とHSG-Si膜11の二層構造で配線
層を形成することにより、コンタクトホ−ル５内部での
断線を防止できる。
【００２５】また、コンタクトホ−ル５の部分でのＮ型
拡散層領域３とWSi膜10の接触抵抗を安定なものとする
ため、WSi膜10を形成した後に、イオン注入法にて、リ
ンを5×1015 atoms／cm2程度コンタクトホ−ル部に導入
しても良い。
拡散層領域３とWSi膜10の接触抵抗を安定なものとする
ため、WSi膜10を形成した後に、イオン注入法にて、リ
ンを5×1015 atoms／cm2程度コンタクトホ−ル部に導入
しても良い。
【００２６】前記した第２の従来例では、配線層をポリ
サイド構造にしたことで、コンタクトホ−ル部での断線
を防止できたが、多結晶シリコン膜７とＮ型拡散層領域
３とが接触するため、接触抵抗が高くなってしまう(前
掲の図５参照)。これに対して、本実施例１では、WSi膜
10とＮ型拡散層領域３とが接触するため、十分に低い接
触抵抗を得ることができる(図１参照)。
サイド構造にしたことで、コンタクトホ−ル部での断線
を防止できたが、多結晶シリコン膜７とＮ型拡散層領域
３とが接触するため、接触抵抗が高くなってしまう(前
掲の図５参照)。これに対して、本実施例１では、WSi膜
10とＮ型拡散層領域３とが接触するため、十分に低い接
触抵抗を得ることができる(図１参照)。
【００２７】（実施例２）図３は、本発明の他の実施例
(実施例２)を示す半導体装置の縦断面図であって、図３
中の１は、Ｐ型の半導体基板、２はフィ−ルド酸化膜、
20は、半導体基板１を熱酸化して形成した厚さ10〜30ｎ
ｍのゲ−ト絶縁膜である。
(実施例２)を示す半導体装置の縦断面図であって、図３
中の１は、Ｐ型の半導体基板、２はフィ−ルド酸化膜、
20は、半導体基板１を熱酸化して形成した厚さ10〜30ｎ
ｍのゲ−ト絶縁膜である。
【００２８】本実施例２では、厚さ70〜100ｎｍの多結
晶シリコン膜21をCVD法で形成し、公知の手段によりリ
ンを導入して導電性をもたせる。次に、WSi膜10をスパ
ッタ法により厚さ100ｎｍ程度になるように形成する。
続いて、CVD法にて50〜80ｎｍの厚さのHSG-Si膜11をWSi
膜10上に形成する。
晶シリコン膜21をCVD法で形成し、公知の手段によりリ
ンを導入して導電性をもたせる。次に、WSi膜10をスパ
ッタ法により厚さ100ｎｍ程度になるように形成する。
続いて、CVD法にて50〜80ｎｍの厚さのHSG-Si膜11をWSi
膜10上に形成する。
【００２９】その後、多結晶シリコン膜21、WSi膜10、H
SG-Si膜11の三層からなる層をMOSトランジスタのゲ−ト
電極として使用するためにフォトレジスト膜(図示せず)
を用いてパタ−ニングを行う。この際、前記した実施例
１と同様、縮小投影露光装置の光源からの光(図示せず)
は、HSG-Si膜11の表面の凹凸により散乱されるため、フ
ィ−ルド酸化膜２の端部の段差がある場所でも表面から
の反射光が一ケ所に集中することなく、フォトレジスト
膜(図示せず)のパタ−ニングを良好な形状で実施するこ
とが可能となる。
SG-Si膜11の三層からなる層をMOSトランジスタのゲ−ト
電極として使用するためにフォトレジスト膜(図示せず)
を用いてパタ−ニングを行う。この際、前記した実施例
１と同様、縮小投影露光装置の光源からの光(図示せず)
は、HSG-Si膜11の表面の凹凸により散乱されるため、フ
ィ−ルド酸化膜２の端部の段差がある場所でも表面から
の反射光が一ケ所に集中することなく、フォトレジスト
膜(図示せず)のパタ−ニングを良好な形状で実施するこ
とが可能となる。
【００３０】最後に、ソ−ス・ドレイン領域用のＮ型不
純物の導入、電極用配線層の形成等を行って(図示せ
ず)、MOSトランジスタを有する半導体装置が完成する。
本実施例２の半導体装置では、HSG-Si膜11をゲ−ト電極
の最上層膜として使用しており、HSG-Si膜11の形成前に
コンタクトホ−ルの開口を行っていないが、コンタクト
ホ−ルの有無は、配線層の形成に用いるフォトレジスト
膜のパタ−ニングを良好な形状で行うことができるとい
う本発明の作用効果に何ら影響を与えることはない。
純物の導入、電極用配線層の形成等を行って(図示せ
ず)、MOSトランジスタを有する半導体装置が完成する。
本実施例２の半導体装置では、HSG-Si膜11をゲ−ト電極
の最上層膜として使用しており、HSG-Si膜11の形成前に
コンタクトホ−ルの開口を行っていないが、コンタクト
ホ−ルの有無は、配線層の形成に用いるフォトレジスト
膜のパタ−ニングを良好な形状で行うことができるとい
う本発明の作用効果に何ら影響を与えることはない。
【００３１】以上の実施例１及び実施例２では、WSi膜1
0上にHSG-Si膜11を形成する場合の例を示したが、本発
明は、このようなWSi膜10に限定されるものではなく、
他のシリサイド膜(例えばMoSi，TiSi，TaSiなどの膜)で
あっても、何ら損なわれることはなく、これらも本発明
に包含されるものである。
0上にHSG-Si膜11を形成する場合の例を示したが、本発
明は、このようなWSi膜10に限定されるものではなく、
他のシリサイド膜(例えばMoSi，TiSi，TaSiなどの膜)で
あっても、何ら損なわれることはなく、これらも本発明
に包含されるものである。
【００３２】更に、凹凸を有する多結晶シリコン膜の形
成方法については、本発明の実施例ではLP-CVD法で膜形
成の際、温度、圧力をコントロ−ルする方法を示した
が、それ以外に、例えば特開平2-166760号公報に開示さ
れているように、通常の多結晶シリコンを形成した後に
そのグレイン境界部をエッチングして微細な凹凸を有す
る膜を形成しても良く、このような変更も本発明に包含
されるものである。
成方法については、本発明の実施例ではLP-CVD法で膜形
成の際、温度、圧力をコントロ−ルする方法を示した
が、それ以外に、例えば特開平2-166760号公報に開示さ
れているように、通常の多結晶シリコンを形成した後に
そのグレイン境界部をエッチングして微細な凹凸を有す
る膜を形成しても良く、このような変更も本発明に包含
されるものである。
【００３３】
【発明の効果】本発明は、以上詳記したように、配線層
を形成する際、(1) 高融点金属珪化膜(シリサイド膜)
と、表面に概略500ｎｍ以下の大きさの微細な起伏(表面
の凹凸)を設けた多結晶シリコン膜との二層構造にする
ことにより、あるいは、(2) 通常の多結晶シリコン膜
と、高融点金属珪化膜(シリサイド膜)と、表面に概略50
0ｎｍ以下の大きさの微細な起伏(表面の凹凸)を設けた
多結晶シリコン膜の三層構造にすることにより、配線層
パタ−ニングするときに使用するフォトレジスト膜の
“パタ−ンくずれ”を防止することが可能となる効果が
生じる。
を形成する際、(1) 高融点金属珪化膜(シリサイド膜)
と、表面に概略500ｎｍ以下の大きさの微細な起伏(表面
の凹凸)を設けた多結晶シリコン膜との二層構造にする
ことにより、あるいは、(2) 通常の多結晶シリコン膜
と、高融点金属珪化膜(シリサイド膜)と、表面に概略50
0ｎｍ以下の大きさの微細な起伏(表面の凹凸)を設けた
多結晶シリコン膜の三層構造にすることにより、配線層
パタ−ニングするときに使用するフォトレジスト膜の
“パタ−ンくずれ”を防止することが可能となる効果が
生じる。
【００３４】また、配線層がそれより下層の他の配線層
とコンタクトホ−ルを介して接続されている場合には、
コンタクトホ−ル内部での配線層の断線を防止できると
いう効果も併せて有する。
とコンタクトホ−ルを介して接続されている場合には、
コンタクトホ−ル内部での配線層の断線を防止できると
いう効果も併せて有する。
【図１】本発明の一実施例(実施例１)を示す半導体装置
の縦断面図。
の縦断面図。
【図２】図１とは別の箇所での半導体装置の縦断面図。
【図３】本発明の他の実施例(実施例２)を示す半導体装
置の縦断面図。
置の縦断面図。
【図４】第１の従来例を示す半導体装置の縦断面図。
【図５】第２の従来例を示す半導体装置の縦断面図。
【図６】従来例の問題点を説明するための半導体装置の
縦断面図。
縦断面図。
１ 半導体基板 ２ フィ−ルド酸化膜 ３ Ｎ型拡散層領域 ４ 層間絶縁膜 ５ コンタクトホ−ル ６ シリサイド膜 ７ 多結晶シリコン膜 ８ 多結晶シリコン膜 ９ フォトレジスト膜 ９ａ フォトレジスト膜 １０ ＷＳｉ膜 １１ ＨＳＧ−Ｓｉ膜 ２０ ゲ−ト絶縁膜 ２１ 多結晶シリコン膜
Claims (4)
- 【請求項１】 半導体基板の一主面上に配線層を有する
半導体装置において、該配線層が、高融点金属珪化膜と
表面に概略500ｎｍ以下の大きさで起伏(表面の凹凸)を
設けた多結晶シリコン膜との二層から構成されているこ
とを特徴とする半導体装置。 - 【請求項２】 前記高融点金属珪化膜が、タングステン
シリサイド膜であることを特徴とする請求項１に記載の
半導体装置。 - 【請求項３】 半導体基板の一主面上に配線層を有する
半導体装置において、該配線層が、通常の多結晶シリコ
ン膜と、高融点金属珪化膜と、表面に概略500ｎｍ以下
の大きさで起伏(表面の凹凸)を設けた多結晶シリコン膜
との三層から構成されていることを特徴とする半導体装
置。 - 【請求項４】 前記高融点金属珪化膜が、タングステン
シリサイド膜であることを特徴とする請求項３に記載の
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12313195A JPH08293550A (ja) | 1995-04-24 | 1995-04-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12313195A JPH08293550A (ja) | 1995-04-24 | 1995-04-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08293550A true JPH08293550A (ja) | 1996-11-05 |
Family
ID=14852958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12313195A Pending JPH08293550A (ja) | 1995-04-24 | 1995-04-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08293550A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5833838A (ja) * | 1981-08-25 | 1983-02-28 | Toshiba Corp | 半導体素子の製造方法 |
| JPS61139026A (ja) * | 1984-12-11 | 1986-06-26 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1995
- 1995-04-24 JP JP12313195A patent/JPH08293550A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5833838A (ja) * | 1981-08-25 | 1983-02-28 | Toshiba Corp | 半導体素子の製造方法 |
| JPS61139026A (ja) * | 1984-12-11 | 1986-06-26 | Fujitsu Ltd | 半導体装置の製造方法 |
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