JP3555319B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、さらに詳しくは、そのコンタクトホール形成に特徴を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体集積回路の微細化、高集積化に伴い、半導体基板と導電層、又は複数の導電層間を接続するための、層間絶縁膜のコンタクトホールもますます微細化してきている。この微細化されたコンタクトホールは、通常ＲＩＥ等の異方性エッチングにより層間絶縁膜をエッチングして形成される。この異方性エッチングによるコンタクトホール形成の問題の一つは、層間絶縁膜と半導体基板とのエッチング速度比、所謂選択比が十分大きくないことである。通常、コンタクトホールを形成する領域の層間絶縁膜の膜厚は一定となっていない。従って、薄い層間絶縁膜のコンタクトホール形成部では、厚い層間絶縁膜領域のコンタクトホールが形成されるまでエッチングが継続し、半導体基板表面のエッチングが進んで、特性不良等が出て半導体集積回路の製造歩留を低下させる虞がある。
そこで、近年コンタクトホール形成領域における層間絶縁膜をほぼ一定とする方法として、絶縁膜によるゲート電極状の疑似電極パターンを形成し、その後層間絶縁膜を堆積し、更に層間絶縁膜のリフローを行い、その後にコンタクトホールを形成する方法が行われている。
【０００３】
上記のようなコンタクトホール形成法をとる半導体装置の製造方法を図３および図４を参照して説明する。
なお、ここで図３、図４は、通常の高集積化した半導体装置における、ＭＯＳトランジスタが高密度に配置されている、例えばメモリーセルアレイ領域等のコンタクトホール形成部１と、ＭＯＳトランジスタが疎に配列された、例えばメモリー半導体装置の周辺回路部領域等におけるコンタクトホール形成部２とを示している。
【０００４】
まず、図３（ａ）に示すように、素子分離領域のＬＯＣＯＳ酸化膜やウエル等（図示省略）が形成されている半導体基板１１上に、ゲート酸化膜１２、ドープされたポリシリコン膜１３ａとタングステンシリサイド（ＷＳｉ２ ）膜１３ｂとから成るゲート電極１３およびＣＶＤ酸化膜１４とで構成されたゲート電極部３を形成する。その後、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）層（図示省略）形成等を行い、更にその後ＣＶＤ酸化膜を堆積し、ＲＩＥ等の異方性エッチングによりＣＶＤ酸化膜をエッチバックし、ゲート電極部３側壁にサイドウォール酸化膜１５を形成する。その後、ソース・ドレイン層（図示省略）形成等を行い、更にその後コンタクトホール形成のエッチング時の一時的エッチング阻止膜とするシリコン窒化膜１６を堆積する。
【０００５】
次に、図３（ｂ）に示すように、ＣＶＤ酸化膜１７を堆積し、その後フォトレジストを塗布し、パターニングしてフォトレジストパターン１８を形成する。
【０００６】
次に、図３（ｃ）に示すように、フォトレジスト１８をマスクとして、ＣＶＤ酸化膜１７をエッチバックし、その後フォトレジスト１８を除去する。このエッチバックにより、コンタクトホール形成部２に形成された、ＣＶＤ酸化膜１７によるパターンが前述した疑似電極パターン１９である。
【０００７】
次に、図３（ｄ）に示すように、ＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜による層間絶縁膜２０を堆積し、その後熱処理を行って、ＢＰＳＧによる層間絶縁膜２０のリフローをさせる。ここで上記のＢＰＳＧ膜はシリケートガラスにボロン（Ｂ）とリン（Ｐ）との不純物を所定量混入したもので、比較的低温の熱処理により軟化して流動する、所謂リフローが容易に起こる膜である。この熱処理後の層間絶縁膜２０は、図３（ｄ）に示す如く、層間絶縁膜２０の下層の凹凸を大幅に緩和した形状となる。
その後、この層間絶縁膜２０上にフォトレジスト２１を塗布し、続いてコンタクトホール形成のためのパターニングを行い、開口２２、２３を形成する。
【０００８】
次に、図３（ｅ）に示すように、まずフォトレジスト２１をマスクとしたＲＩＥ等によるエッチングをしてコンタクトホールの開口２４、２５を形成する。その後、この開口２４、２５部に埋め込みプラグ法等によって電極２６を形成する。更にその後埋め込みプラグによる電極２６と接続する配線２７を形成する。
その後は、パッシベーション膜の堆積、パッドの窓明け等の製造工程を経て半導体装置が作製される。
【０００９】
上記のようにして作製される半導体装置のコンタクトホール形成法においては、疑似電極パターン形成時のＣＶＤ酸化膜１７がＭＯＳトランジスタの密集したコンタクトホール形成部１の残り、この状態でリフローが容易なＢＰＳＧ膜による層間絶縁膜２１を堆積し、その後ＲＩＥ等でエッチングして、コンタクトホールを形成することになる。
従って、ＭＯＳトランジスタの密集したコンタクトホール形成部１のコンタクトホール形成部分の膜構成は、層間絶縁膜２０／ＣＶＤ酸化膜１７／シリコン窒化膜１６となり、ＭＯＳトランジスタが疎なコンタクトホール形成部２のコンタクトホール形成部分の膜構成は、層間絶縁膜２０／シリコン窒化膜１６となって、二つのコンタクトホール形成部分のエッチングする膜厚はほぼ等しいとしても、層間絶縁膜２０とＣＶＤ酸化膜１７ではエッチング速度がことなる為、これらコンタクトホールのエッチング時間をほぼ等しくするためのエッチング条件設定が非常に困難であり、より短時間でエッチングされるコンタクトホール部では半導体基板１１表面がエッチングされてしまう。このようになると、作製された半導体装置の特性不良等による製造歩留の低下を起こす虞がある。
また、疑似電極パターンを形成した後にコンタクトホールを形成する上記の半導体装置の製法は、疑似電極パターンを形成しなでコンタクトホールを形成する半導体装置の製法に比べて製造工程が増加するという問題もある。
【００１０】
【発明が解決しようとする課題】
本発明は、上述した半導体装置の製造方法における問題点を解決することをその目的とする。即ち本発明の課題は、絶縁膜による疑似電極パターンを利用したコンタクトホール形成法において、ＭＯＳトランジスタの密集した領域と疎な領域のコンタクトホールをほぼ同一時間でエッチングでき、しかも製造工程数増加のない半導体装置の製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、上述の課題を解決するために提案するものであり、絶縁膜をパターニングして形成するゲート電極状の疑似電極パターンを利用したコンタクトホール形成法を用いる半導体装置の製造方法において、ゲート絶縁膜、ゲート電極およびゲート電極上絶縁膜で構成されるゲート電極部を形成する工程と、絶縁膜を堆積する工程と、絶縁膜をパターニングして、疑似電極パターンおよびゲート電極部の側壁にサイドウォール絶縁膜を形成する工程と、層間絶縁膜を堆積する工程と、層間絶縁膜をリフローさせる工程と、コンタクトホールを形成する工程とを有することを特徴とするものである。
【００１２】
本発明によれば、従来のサイドウォール絶縁膜形成時にゲート電極状の疑似電極パターンも同時に形成するため、疑似電極パターンを用いてコンタクトホール形成する半導体装置の製造工程数の増加がない。更に、ＭＯＳトランジスタが高密度に配置されている領域に形成するコンタクトホール形成部の膜構成と、疑似電極パターンを形成する、ＭＯＳトランジスタが疎に配置されている領域に形成するコンタクトホール形成部の膜構成とが同一な為、上記の二つのコンタクトホール形成部にコンタクトホールを形成するエッチング時間がほぼ等しくなり、従来のような一方のコンタクトホール部の半導体基板表面が大きくエッチングされて半導体装置の特性不良を起こし、半導体装置の製造歩留を低下させる虞がない。
【００１３】
【実施例】
以下、本発明の具体的実施例につき、添付図面を参照して説明する。なお従来技術の説明で参照した図３および図４中の構成部分と同様の構成部分には、同一の参照符号を付すものとする。
【００１４】
本実施例は半導体装置の製造方法に本発明を適用した例であり、これを図１および図２を参照して説明する。
まず、図１（ａ）に示すように、素子分離領域のＬＯＣＯＳ酸化膜やウエル等（図示省略）が形成されている半導体基板１１上に、ゲート酸化膜１２、ドープされたポリシリコン膜１３ａとタングステンシリサイド（ＷＳｉ２ ）膜１３ｂとから成るゲート電極１３およびゲート電極上絶縁膜、例えばＣＶＤ酸化膜１４とで構成されゲート電極部３を形成する。その後、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）層（図示省略）形成等を行う。
【００１５】
次に、絶縁膜、例えばＣＶＤ法によるＣＶＤ酸化膜５１を、ゲート電極部３の高さとほぼ等しい膜厚で堆積する。その後フォトレジストを塗布し、続いてフォトレジストをパターニングして、コンタクトホール形成部２にフォトレジストパターン５２を形成する。このフォトレジストパターン５２の間隔は、後述するコンタクトホールの開口２４幅より広くて、しかもコンタクトホール形成部１のゲート電極部３の間隔にほぼ等しい間隔とする。
【００１６】
次に、フォトレジスト５２をマスクとし、ＲＩＥ等の異方性エッチング法によりＣＶＤ酸化膜５１をエッチバックして、図１（ｂ）に示すように、ＣＶＤ酸化膜５１によるゲート電極状の疑似電極パターン５３やゲート電極部３の側壁にサイドウォール酸化膜５４を形成する。その後、図示は省略するが、前述したＬＯＣＯＳ酸化膜とフォトレジストをマスクとしたイオン注入によるソース・ドレインのイオン注入層形成工程や注入イオンの活性化の熱処理工程等を行い、ソース・ドレイン層を形成する。
【００１７】
次に、図１（ｃ）に示すように、コンタクトホール形成のエッチング時の一時的エッチング阻止膜とするシリコン窒化膜１６を堆積し、続いてＢＰＳＧ膜による層間絶縁膜２０を堆積し、その後熱処理を行って、ＢＰＳＧによる層間絶縁膜２０をリフローさせる。図示は省略するが、このリフローの熱処理により、層間絶縁膜２０の堆積直後にゲート電極部３や疑似電極パターン５３部に盛り上がって堆積されていた層間絶縁膜２０が周囲に流動して、ＭＯＳトランジスタが密集しているコンタクトホール形成部１のゲート電極部３間の層間絶縁膜２０の膜厚ｄ１ やＭＯＳトランジスタが疎なコンタクトホール形成部２の疑似電極パターン５３間の層間絶縁膜２０の膜厚ｄ２ は平坦部分の層間絶縁膜２０の膜厚ｄ０ より厚くなる。ここで、例えばゲート電極部３の高さと疑似電極パターン５３の高さがほぼ等しく、しかもゲート電極部３間と疑似電極パターン５３間がほぼ等しい場合は、膜厚ｄ２ は膜厚ｄ１ とほぼ等しくなる。
【００１８】
次に、図２（ｄ）に示すように、層間絶縁膜２０上にフォトレジスト２１を塗布し、続いてコンタクトホール形成のためのパターニングを行い、開口２２、２３を形成する。
【００１９】
次に、例えばマグネトロン型ＲＩＥ装置を用い、フォトレジスト２１をマスクとして、層間絶縁膜２０とシリコン窒化膜１６とをエッチングし、コンタクトホールの開口２４、２５を形成する。なお、このコンタクトホールのエッチング条件は、例えば下記のようなものである。
第１ステップの層間絶縁膜２０のＲＩＥ条件
Ｃ４ Ｆ８ ガス流量 ： １０ ｓｃｃｍ
ＣＯガス流量 ： ８０ ｓｃｃｍ
Ａｒガス流量 ： ２００ ｓｃｃｍ
圧力 ： ３．０ Ｐａ
高周波パワー ： １．５ ＫＷ
第２ステップのシリコン窒化膜１６のＲＩＥ条件
ＣＨＦ３ ガス流量 ： １０ ｓｃｃｍ
ＣＦ４ ガス流量 ： １０ ｓｃｃｍ
Ｏ２ ガス流量 ： ５ ｓｃｃｍ
Ａｒガス流量 ： ６０ ｓｃｃｍ
圧力 ： ２．７ Ｐａ
高周波パワー ： １ ＫＷ
【００２０】
次に、例えばスパッタリング等によるＴｉ／ＴｉＮ膜と、埋め込みプラグ法等により形成されるＷ膜とから成る電極２６を開口２４、２５部に形成する。その後電極２６と接続する配線２７を形成する。
その後は、パッシベーション膜の堆積、パッドの窓明け等の製造工程を経て半導体装置が作製される。
【００２１】
上記の疑似電極パターン５３を用いたコンタクトホール形成法による半導体装置の製法においては、ＭＯＳトランジスタの密集したコンタクトホール形成部１の膜構成とＭＯＳトランジスタの疎なコンタクトホール形成部２の膜構成とが同じで、しかも膜厚がほぼ等しいので、上記の二つのコンタクトホール形成がほぼ同一エッチング時間で出来るため、コンタクトホール部の半導体基板１１表面を殆どエッチングすることなくコンタクトホールの形成が可能となる。また、ゲート電極部３側壁のサイドウォール酸化膜５４を形成するためのＣＶＤ酸化膜５１を疑似電極パターン５３形成にも使用するため、疑似電極パターンを用いないコンタクトホール形成法による半導体装置の製造工程数と同じ製造工程数にて半導体装置の製造ができる。
【００２２】
以上、本発明を実施例により説明したが、本発明はこの実施例に何ら限定されるものではない。
例えば、本実施例では、疑似電極パターンやサイドウォール酸化膜とする絶縁膜としてＣＶＤ法等によるＣＶＤ酸化膜を用いて説明したが、この絶縁膜としては、ＣＶＤ法によるシリコンナイトライド膜やシリコンオキシナイトライド膜でもよい。
また、本実施例では、層間絶縁膜としてＢＰＳＧを用いて説明したが、この層間絶縁膜としてはＰＳＧ（Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等でもよい。
更に、本実施例では、層間絶縁膜等のエッチング装置としてマグネトロン型ＲＩＥ装置を用いて説明したが、平行平板型ＲＩＥ装置やＥＣＲエッチング装置等でもよい。
その他、本発明の技術的思想の範囲内で、プロセス装置やプロセス条件は適宜変更が可能である。
【００２３】
【発明の効果】
以上の説明から明らかなように、本発明の疑似電極パターンを利用したコンタクトホール形成法を用いる半導体装置の製造方法は、ＭＯＳトランジスタの密集した領域と疎な領域とのコンタクトホールを、ほぼ同一エッチング時間で形成出来るため、コンタクトホール部の半導体基板表面をほとんどエッチングせず、従って半導体装置の特性不良を起こす虞がなくなり、半導体装置の製造歩留が向上する。
また、疑似電極パターンを利用したコンタクトホール形成法を製造工程に取り入れても、サイドウォール絶縁膜とする絶縁膜を疑似電極パターンとする絶縁膜にも使用するために半導体装置の製造工程数の増加がない。
【図面の簡単な説明】
【図１】本発明を適用した実施例の工程の前半を工程順に説明するための、半導体装置の概略断面図で、（ａ）はゲート電極部を形成し、ＣＶＤ酸化膜を堆積し、ＣＶＤ酸化膜上にフォトレジストパターンを形成した状態、（ｂ）は疑似電極パターンやサイドウォール酸化膜をを形成した状態、（ｃ）は層間絶縁膜を堆積した状態である。
【図２】本発明を適用した実施例の工程の後半を工程順に説明するための、半導体装置の概略断面図で、（ｄ）は層間絶縁膜上のフォトレジストをパターニングした状態、（ｅ）はコンタクトホール形成し、電極と配線を形成した状態である。
【図３】従来例の工程の前半を工程順に説明するための、半導体装置の概略断面図で、（ａ）はゲート電極部を形成し、シリコン窒化膜を堆積した状態、（ｂ）はＣＶＤ酸化膜を堆積し、ＣＶＤ酸化膜上にフォトレジストパターンを形成した状態、（ｃ）は疑似電極パターンを形成した状態である。
【図４】従来例の工程の後半を工程順に説明するための、半導体装置の概略断面図で、（ｄ）は層間絶縁膜上のフォトレジストをパターニングした状態、（ｅ）はコンタクトホール形成し、電極と配線を形成した状態である。
【符号の説明】
１，２…コンタクトホール形成部、３…ゲート電極部、１１…半導体基板、１２…ゲート酸化膜、１３…ゲート電極、１３ａ…ポリシリコン膜、１３ｂ…タングステンシリサイド膜、１４，１７，５１…ＣＶＤ酸化膜、１５…サイドウォール酸化膜、１６…シリコン窒化膜、１８，５２…フォトレジストパターン、１９，５２…疑似電極パターン、２０…層間絶縁膜、２１…フォトレジスト、２２，２３，２４，２５…開口、２６…電極、２７…配線
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、さらに詳しくは、そのコンタクトホール形成に特徴を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体集積回路の微細化、高集積化に伴い、半導体基板と導電層、又は複数の導電層間を接続するための、層間絶縁膜のコンタクトホールもますます微細化してきている。この微細化されたコンタクトホールは、通常ＲＩＥ等の異方性エッチングにより層間絶縁膜をエッチングして形成される。この異方性エッチングによるコンタクトホール形成の問題の一つは、層間絶縁膜と半導体基板とのエッチング速度比、所謂選択比が十分大きくないことである。通常、コンタクトホールを形成する領域の層間絶縁膜の膜厚は一定となっていない。従って、薄い層間絶縁膜のコンタクトホール形成部では、厚い層間絶縁膜領域のコンタクトホールが形成されるまでエッチングが継続し、半導体基板表面のエッチングが進んで、特性不良等が出て半導体集積回路の製造歩留を低下させる虞がある。
そこで、近年コンタクトホール形成領域における層間絶縁膜をほぼ一定とする方法として、絶縁膜によるゲート電極状の疑似電極パターンを形成し、その後層間絶縁膜を堆積し、更に層間絶縁膜のリフローを行い、その後にコンタクトホールを形成する方法が行われている。
【０００３】
上記のようなコンタクトホール形成法をとる半導体装置の製造方法を図３および図４を参照して説明する。
なお、ここで図３、図４は、通常の高集積化した半導体装置における、ＭＯＳトランジスタが高密度に配置されている、例えばメモリーセルアレイ領域等のコンタクトホール形成部１と、ＭＯＳトランジスタが疎に配列された、例えばメモリー半導体装置の周辺回路部領域等におけるコンタクトホール形成部２とを示している。
【０００４】
まず、図３（ａ）に示すように、素子分離領域のＬＯＣＯＳ酸化膜やウエル等（図示省略）が形成されている半導体基板１１上に、ゲート酸化膜１２、ドープされたポリシリコン膜１３ａとタングステンシリサイド（ＷＳｉ２ ）膜１３ｂとから成るゲート電極１３およびＣＶＤ酸化膜１４とで構成されたゲート電極部３を形成する。その後、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）層（図示省略）形成等を行い、更にその後ＣＶＤ酸化膜を堆積し、ＲＩＥ等の異方性エッチングによりＣＶＤ酸化膜をエッチバックし、ゲート電極部３側壁にサイドウォール酸化膜１５を形成する。その後、ソース・ドレイン層（図示省略）形成等を行い、更にその後コンタクトホール形成のエッチング時の一時的エッチング阻止膜とするシリコン窒化膜１６を堆積する。
【０００５】
次に、図３（ｂ）に示すように、ＣＶＤ酸化膜１７を堆積し、その後フォトレジストを塗布し、パターニングしてフォトレジストパターン１８を形成する。
【０００６】
次に、図３（ｃ）に示すように、フォトレジスト１８をマスクとして、ＣＶＤ酸化膜１７をエッチバックし、その後フォトレジスト１８を除去する。このエッチバックにより、コンタクトホール形成部２に形成された、ＣＶＤ酸化膜１７によるパターンが前述した疑似電極パターン１９である。
【０００７】
次に、図３（ｄ）に示すように、ＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜による層間絶縁膜２０を堆積し、その後熱処理を行って、ＢＰＳＧによる層間絶縁膜２０のリフローをさせる。ここで上記のＢＰＳＧ膜はシリケートガラスにボロン（Ｂ）とリン（Ｐ）との不純物を所定量混入したもので、比較的低温の熱処理により軟化して流動する、所謂リフローが容易に起こる膜である。この熱処理後の層間絶縁膜２０は、図３（ｄ）に示す如く、層間絶縁膜２０の下層の凹凸を大幅に緩和した形状となる。
その後、この層間絶縁膜２０上にフォトレジスト２１を塗布し、続いてコンタクトホール形成のためのパターニングを行い、開口２２、２３を形成する。
【０００８】
次に、図３（ｅ）に示すように、まずフォトレジスト２１をマスクとしたＲＩＥ等によるエッチングをしてコンタクトホールの開口２４、２５を形成する。その後、この開口２４、２５部に埋め込みプラグ法等によって電極２６を形成する。更にその後埋め込みプラグによる電極２６と接続する配線２７を形成する。
その後は、パッシベーション膜の堆積、パッドの窓明け等の製造工程を経て半導体装置が作製される。
【０００９】
上記のようにして作製される半導体装置のコンタクトホール形成法においては、疑似電極パターン形成時のＣＶＤ酸化膜１７がＭＯＳトランジスタの密集したコンタクトホール形成部１の残り、この状態でリフローが容易なＢＰＳＧ膜による層間絶縁膜２１を堆積し、その後ＲＩＥ等でエッチングして、コンタクトホールを形成することになる。
従って、ＭＯＳトランジスタの密集したコンタクトホール形成部１のコンタクトホール形成部分の膜構成は、層間絶縁膜２０／ＣＶＤ酸化膜１７／シリコン窒化膜１６となり、ＭＯＳトランジスタが疎なコンタクトホール形成部２のコンタクトホール形成部分の膜構成は、層間絶縁膜２０／シリコン窒化膜１６となって、二つのコンタクトホール形成部分のエッチングする膜厚はほぼ等しいとしても、層間絶縁膜２０とＣＶＤ酸化膜１７ではエッチング速度がことなる為、これらコンタクトホールのエッチング時間をほぼ等しくするためのエッチング条件設定が非常に困難であり、より短時間でエッチングされるコンタクトホール部では半導体基板１１表面がエッチングされてしまう。このようになると、作製された半導体装置の特性不良等による製造歩留の低下を起こす虞がある。
また、疑似電極パターンを形成した後にコンタクトホールを形成する上記の半導体装置の製法は、疑似電極パターンを形成しなでコンタクトホールを形成する半導体装置の製法に比べて製造工程が増加するという問題もある。
【００１０】
【発明が解決しようとする課題】
本発明は、上述した半導体装置の製造方法における問題点を解決することをその目的とする。即ち本発明の課題は、絶縁膜による疑似電極パターンを利用したコンタクトホール形成法において、ＭＯＳトランジスタの密集した領域と疎な領域のコンタクトホールをほぼ同一時間でエッチングでき、しかも製造工程数増加のない半導体装置の製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、上述の課題を解決するために提案するものであり、絶縁膜をパターニングして形成するゲート電極状の疑似電極パターンを利用したコンタクトホール形成法を用いる半導体装置の製造方法において、ゲート絶縁膜、ゲート電極およびゲート電極上絶縁膜で構成されるゲート電極部を形成する工程と、絶縁膜を堆積する工程と、絶縁膜をパターニングして、疑似電極パターンおよびゲート電極部の側壁にサイドウォール絶縁膜を形成する工程と、層間絶縁膜を堆積する工程と、層間絶縁膜をリフローさせる工程と、コンタクトホールを形成する工程とを有することを特徴とするものである。
【００１２】
本発明によれば、従来のサイドウォール絶縁膜形成時にゲート電極状の疑似電極パターンも同時に形成するため、疑似電極パターンを用いてコンタクトホール形成する半導体装置の製造工程数の増加がない。更に、ＭＯＳトランジスタが高密度に配置されている領域に形成するコンタクトホール形成部の膜構成と、疑似電極パターンを形成する、ＭＯＳトランジスタが疎に配置されている領域に形成するコンタクトホール形成部の膜構成とが同一な為、上記の二つのコンタクトホール形成部にコンタクトホールを形成するエッチング時間がほぼ等しくなり、従来のような一方のコンタクトホール部の半導体基板表面が大きくエッチングされて半導体装置の特性不良を起こし、半導体装置の製造歩留を低下させる虞がない。
【００１３】
【実施例】
以下、本発明の具体的実施例につき、添付図面を参照して説明する。なお従来技術の説明で参照した図３および図４中の構成部分と同様の構成部分には、同一の参照符号を付すものとする。
【００１４】
本実施例は半導体装置の製造方法に本発明を適用した例であり、これを図１および図２を参照して説明する。
まず、図１（ａ）に示すように、素子分離領域のＬＯＣＯＳ酸化膜やウエル等（図示省略）が形成されている半導体基板１１上に、ゲート酸化膜１２、ドープされたポリシリコン膜１３ａとタングステンシリサイド（ＷＳｉ２ ）膜１３ｂとから成るゲート電極１３およびゲート電極上絶縁膜、例えばＣＶＤ酸化膜１４とで構成されゲート電極部３を形成する。その後、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）層（図示省略）形成等を行う。
【００１５】
次に、絶縁膜、例えばＣＶＤ法によるＣＶＤ酸化膜５１を、ゲート電極部３の高さとほぼ等しい膜厚で堆積する。その後フォトレジストを塗布し、続いてフォトレジストをパターニングして、コンタクトホール形成部２にフォトレジストパターン５２を形成する。このフォトレジストパターン５２の間隔は、後述するコンタクトホールの開口２４幅より広くて、しかもコンタクトホール形成部１のゲート電極部３の間隔にほぼ等しい間隔とする。
【００１６】
次に、フォトレジスト５２をマスクとし、ＲＩＥ等の異方性エッチング法によりＣＶＤ酸化膜５１をエッチバックして、図１（ｂ）に示すように、ＣＶＤ酸化膜５１によるゲート電極状の疑似電極パターン５３やゲート電極部３の側壁にサイドウォール酸化膜５４を形成する。その後、図示は省略するが、前述したＬＯＣＯＳ酸化膜とフォトレジストをマスクとしたイオン注入によるソース・ドレインのイオン注入層形成工程や注入イオンの活性化の熱処理工程等を行い、ソース・ドレイン層を形成する。
【００１７】
次に、図１（ｃ）に示すように、コンタクトホール形成のエッチング時の一時的エッチング阻止膜とするシリコン窒化膜１６を堆積し、続いてＢＰＳＧ膜による層間絶縁膜２０を堆積し、その後熱処理を行って、ＢＰＳＧによる層間絶縁膜２０をリフローさせる。図示は省略するが、このリフローの熱処理により、層間絶縁膜２０の堆積直後にゲート電極部３や疑似電極パターン５３部に盛り上がって堆積されていた層間絶縁膜２０が周囲に流動して、ＭＯＳトランジスタが密集しているコンタクトホール形成部１のゲート電極部３間の層間絶縁膜２０の膜厚ｄ１ やＭＯＳトランジスタが疎なコンタクトホール形成部２の疑似電極パターン５３間の層間絶縁膜２０の膜厚ｄ２ は平坦部分の層間絶縁膜２０の膜厚ｄ０ より厚くなる。ここで、例えばゲート電極部３の高さと疑似電極パターン５３の高さがほぼ等しく、しかもゲート電極部３間と疑似電極パターン５３間がほぼ等しい場合は、膜厚ｄ２ は膜厚ｄ１ とほぼ等しくなる。
【００１８】
次に、図２（ｄ）に示すように、層間絶縁膜２０上にフォトレジスト２１を塗布し、続いてコンタクトホール形成のためのパターニングを行い、開口２２、２３を形成する。
【００１９】
次に、例えばマグネトロン型ＲＩＥ装置を用い、フォトレジスト２１をマスクとして、層間絶縁膜２０とシリコン窒化膜１６とをエッチングし、コンタクトホールの開口２４、２５を形成する。なお、このコンタクトホールのエッチング条件は、例えば下記のようなものである。
第１ステップの層間絶縁膜２０のＲＩＥ条件
Ｃ４ Ｆ８ ガス流量 ： １０ ｓｃｃｍ
ＣＯガス流量 ： ８０ ｓｃｃｍ
Ａｒガス流量 ： ２００ ｓｃｃｍ
圧力 ： ３．０ Ｐａ
高周波パワー ： １．５ ＫＷ
第２ステップのシリコン窒化膜１６のＲＩＥ条件
ＣＨＦ３ ガス流量 ： １０ ｓｃｃｍ
ＣＦ４ ガス流量 ： １０ ｓｃｃｍ
Ｏ２ ガス流量 ： ５ ｓｃｃｍ
Ａｒガス流量 ： ６０ ｓｃｃｍ
圧力 ： ２．７ Ｐａ
高周波パワー ： １ ＫＷ
【００２０】
次に、例えばスパッタリング等によるＴｉ／ＴｉＮ膜と、埋め込みプラグ法等により形成されるＷ膜とから成る電極２６を開口２４、２５部に形成する。その後電極２６と接続する配線２７を形成する。
その後は、パッシベーション膜の堆積、パッドの窓明け等の製造工程を経て半導体装置が作製される。
【００２１】
上記の疑似電極パターン５３を用いたコンタクトホール形成法による半導体装置の製法においては、ＭＯＳトランジスタの密集したコンタクトホール形成部１の膜構成とＭＯＳトランジスタの疎なコンタクトホール形成部２の膜構成とが同じで、しかも膜厚がほぼ等しいので、上記の二つのコンタクトホール形成がほぼ同一エッチング時間で出来るため、コンタクトホール部の半導体基板１１表面を殆どエッチングすることなくコンタクトホールの形成が可能となる。また、ゲート電極部３側壁のサイドウォール酸化膜５４を形成するためのＣＶＤ酸化膜５１を疑似電極パターン５３形成にも使用するため、疑似電極パターンを用いないコンタクトホール形成法による半導体装置の製造工程数と同じ製造工程数にて半導体装置の製造ができる。
【００２２】
以上、本発明を実施例により説明したが、本発明はこの実施例に何ら限定されるものではない。
例えば、本実施例では、疑似電極パターンやサイドウォール酸化膜とする絶縁膜としてＣＶＤ法等によるＣＶＤ酸化膜を用いて説明したが、この絶縁膜としては、ＣＶＤ法によるシリコンナイトライド膜やシリコンオキシナイトライド膜でもよい。
また、本実施例では、層間絶縁膜としてＢＰＳＧを用いて説明したが、この層間絶縁膜としてはＰＳＧ（Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等でもよい。
更に、本実施例では、層間絶縁膜等のエッチング装置としてマグネトロン型ＲＩＥ装置を用いて説明したが、平行平板型ＲＩＥ装置やＥＣＲエッチング装置等でもよい。
その他、本発明の技術的思想の範囲内で、プロセス装置やプロセス条件は適宜変更が可能である。
【００２３】
【発明の効果】
以上の説明から明らかなように、本発明の疑似電極パターンを利用したコンタクトホール形成法を用いる半導体装置の製造方法は、ＭＯＳトランジスタの密集した領域と疎な領域とのコンタクトホールを、ほぼ同一エッチング時間で形成出来るため、コンタクトホール部の半導体基板表面をほとんどエッチングせず、従って半導体装置の特性不良を起こす虞がなくなり、半導体装置の製造歩留が向上する。
また、疑似電極パターンを利用したコンタクトホール形成法を製造工程に取り入れても、サイドウォール絶縁膜とする絶縁膜を疑似電極パターンとする絶縁膜にも使用するために半導体装置の製造工程数の増加がない。
【図面の簡単な説明】
【図１】本発明を適用した実施例の工程の前半を工程順に説明するための、半導体装置の概略断面図で、（ａ）はゲート電極部を形成し、ＣＶＤ酸化膜を堆積し、ＣＶＤ酸化膜上にフォトレジストパターンを形成した状態、（ｂ）は疑似電極パターンやサイドウォール酸化膜をを形成した状態、（ｃ）は層間絶縁膜を堆積した状態である。
【図２】本発明を適用した実施例の工程の後半を工程順に説明するための、半導体装置の概略断面図で、（ｄ）は層間絶縁膜上のフォトレジストをパターニングした状態、（ｅ）はコンタクトホール形成し、電極と配線を形成した状態である。
【図３】従来例の工程の前半を工程順に説明するための、半導体装置の概略断面図で、（ａ）はゲート電極部を形成し、シリコン窒化膜を堆積した状態、（ｂ）はＣＶＤ酸化膜を堆積し、ＣＶＤ酸化膜上にフォトレジストパターンを形成した状態、（ｃ）は疑似電極パターンを形成した状態である。
【図４】従来例の工程の後半を工程順に説明するための、半導体装置の概略断面図で、（ｄ）は層間絶縁膜上のフォトレジストをパターニングした状態、（ｅ）はコンタクトホール形成し、電極と配線を形成した状態である。
【符号の説明】
１，２…コンタクトホール形成部、３…ゲート電極部、１１…半導体基板、１２…ゲート酸化膜、１３…ゲート電極、１３ａ…ポリシリコン膜、１３ｂ…タングステンシリサイド膜、１４，１７，５１…ＣＶＤ酸化膜、１５…サイドウォール酸化膜、１６…シリコン窒化膜、１８，５２…フォトレジストパターン、１９，５２…疑似電極パターン、２０…層間絶縁膜、２１…フォトレジスト、２２，２３，２４，２５…開口、２６…電極、２７…配線
Claims (3)
- 絶縁膜をパターニングして形成するゲート電極状の疑似電極パターンを利用したコンタクトホール形成法を用いる半導体装置の製造方法において、
ゲート絶縁膜、ゲート電極およびゲート電極上絶縁膜で構成されるゲート電極部を形成する工程と、
絶縁膜を堆積する工程と、
前記絶縁膜をパターニングして、前記疑似電極パターンおよび前記ゲート電極部の側壁にサイドウォール絶縁膜を形成する工程と、
層間絶縁膜を堆積する工程と、
前記層間絶縁膜をリフローさせる工程と、
コンタクトホールを形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 前記疑似電極パターンおよび前記サイドウォール絶縁膜とした前記絶縁膜の膜厚を前記ゲート電極部の高さと略等しくしたことを特徴とする、請求項１記載の半導体装置の製造方法。
- 前記コンタクトホールに隣接して形成される前記疑似電極パターンの間隔を、ＭＯＳトランジスタが高密度に配置された領域の前記ゲート電極部の間隔と略等しくしたことを特徴とする、請求項１記載の半導体装置の製造方法。
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|---|---|---|---|
| JP09499996A JP3555319B2 (ja) | 1996-04-17 | 1996-04-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
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| JP09499996A JP3555319B2 (ja) | 1996-04-17 | 1996-04-17 | 半導体装置の製造方法 |
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|---|---|
| JPH09283460A JPH09283460A (ja) | 1997-10-31 |
| JP3555319B2 true JP3555319B2 (ja) | 2004-08-18 |
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ID=14125553
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| DE102007030058B3 (de) * | 2007-06-29 | 2008-12-24 | Advanced Micro Devices, Inc., Sunnyvale | Technik zur Herstellung eines dielektrischen Zwischenschichtmaterials mit erhöhter Zuverlässigkeit über einer Struktur, die dichtliegende Leitungen aufweist |
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- 1996-04-17 JP JP09499996A patent/JP3555319B2/ja not_active Expired - Fee Related
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| JPH09283460A (ja) | 1997-10-31 |
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