JPH08292900A - Microcomputer - Google Patents
MicrocomputerInfo
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- JPH08292900A JPH08292900A JP7095050A JP9505095A JPH08292900A JP H08292900 A JPH08292900 A JP H08292900A JP 7095050 A JP7095050 A JP 7095050A JP 9505095 A JP9505095 A JP 9505095A JP H08292900 A JPH08292900 A JP H08292900A
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- reset
- signal
- watchdog timer
- timer
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はマイクロコンピュータに
係り、更に詳しくは、正常動作時には所定時間毎にリセ
ットがかかり、プログラムが暴走して上記リセットがか
からなくなると、プログラムの暴走を示すオーバフロー
信号を出力するウォッチドッグタイマを有するマイクロ
コンピュータの改良に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a microcomputer, and more specifically, it is reset at every predetermined time during normal operation, and when a program runs out of control and the reset is no longer applied, an overflow signal indicating runaway of the program is issued. The present invention relates to an improvement of a microcomputer having a watchdog timer that outputs
【０００２】[0002]
【従来の技術】従来、ウォッチドッグタイマによる暴走
検出は、プログラムの暴走によりウォッチドッグタイマ
のリセットが行われなくなった場合に、ウォッチドッグ
タイマがオーバフローすることにより行っていた。図３
に於いて、３１はウォッチドッグタイマであり、発振回
路３２の出力を分周器３３で分周して得たクロック信号
ＣＫを計数している。ＣＰＵ３４が正常に動作していれ
ば、所定時間毎にリセット信号Ｒが出力され、その都
度、ウォッチドッグタイマ３１はリセットされるので、
オーバフローが生じることはない。しかしながら、プロ
グラムが暴走すると、上記リセット信号Ｒが正常に出力
されなくなるため、ウォッチドッグタイマ３１はオーバ
フローし、オーバフロー信号ＯＶＦがプログラム暴走検
出信号として出力され、該信号に基づいてシステムのリ
セットが実行される。2. Description of the Related Art Conventionally, runaway detection by a watchdog timer has been performed by overflowing the watchdog timer when the watchdog timer is no longer reset due to a program runaway. FIG.
In the figure, 31 is a watchdog timer, which counts the clock signal CK obtained by dividing the output of the oscillation circuit 32 by the frequency divider 33. If the CPU 34 is operating normally, the reset signal R is output every predetermined time, and the watchdog timer 31 is reset each time, so that
No overflow will occur. However, when the program runs out of control, the reset signal R is no longer output normally, so the watchdog timer 31 overflows, the overflow signal OVF is output as a program runaway detection signal, and the system is reset based on this signal. It
【０００３】この方法では、プログラムによるウォッチ
ドッグタイマのリセットが行われなくなった状態の暴走
は検出できるが、プログラムの暴走により、ウォッチド
ッグタイマに入力されるカウントクロックが停止した場
合、プログラムの暴走によりウォッチドッグタイマの内
容が変化した場合、プログラムの暴走によりウォッチド
ッグタイマの異常リセットが行われた場合等、他の状態
の暴走は検出できないという問題があった。With this method, a runaway in a state where the watchdog timer is not reset by the program can be detected. However, if the count clock input to the watchdog timer is stopped due to the program runaway, the program runaway causes There has been a problem that runaway in other states cannot be detected, such as a change in the contents of the watchdog timer or an abnormal reset of the watchdog timer due to a program runaway.
【０００４】これに対処するため、例えば、特開平５ー
１０８４１４に於いて、プログラムの暴走によりウォッ
チドッグタイマのカウントクロックが停止した場合も含
めて、暴走検出が可能な構成が提案された。In order to cope with this, for example, Japanese Patent Laid-Open No. 5-108414 proposes a configuration capable of detecting runaway, including the case where the count clock of the watchdog timer is stopped due to a program runaway.
【０００５】図４にその構成を示す。FIG. 4 shows the configuration.
【０００６】従来の構成、すなわち、発振回路４１、分
周器４２及びウォッチドッグタイマ４３に加えて、ウォ
ッチドッグタイマ４３への入力であるカウント・クロッ
クＣＫが正常に出力されているか、停止して固定レベル
となってしまっているかを検出するカウント・クロック
停止検出回路４４を設け、ウォッチドッグタイマ４３の
オーバフロー信号ＯＶＦと、上記カウント・クロック停
止検出回路４４の出力信号の論理和をプログラム暴走検
出信号として出力する構成としている。In addition to the conventional configuration, that is, in addition to the oscillation circuit 41, the frequency divider 42 and the watchdog timer 43, the count clock CK which is an input to the watchdog timer 43 is normally output or stopped. A count clock stop detection circuit 44 for detecting whether or not it is at a fixed level is provided, and a logical sum of the overflow signal OVF of the watchdog timer 43 and the output signal of the count clock stop detection circuit 44 is used as a program runaway detection signal. Is output.
【０００７】[0007]
【発明が解決しようとする課題】本発明は、更に、プロ
グラムの暴走によりウォッチドッグタイマの異常リセッ
トが行われた場合も含めて、暴走検出が可能な構成を提
供しようとするものである。The present invention further provides a configuration capable of detecting runaway, including the case where the watchdog timer is abnormally reset due to a program runaway.
【０００８】[0008]
【課題を解決するための手段】本発明のマイクロコンピ
ュータは、正常動作時には、所定時間毎にリセットがか
かり、プログラムが暴走して上記リセットがかからなく
なると、プログラムの暴走を示すオーバーフロー信号を
出力するウォッチドッグタイマを有するマイクロコンピ
ュータに於いて、上記所定時間毎に出力信号を出力する
タイマ手段と、上記ウォッチドッグタイマのリセット信
号出力時に於いて、上記タイマ手段の出力信号の有無を
検出する手段と、該検出手段よりのタイマ手段出力信号
「無」検出信号をプログラム暴走検出信号として出力す
る手段とを設けて成ることを特徴とするものである。In a normal operation, the microcomputer of the present invention outputs an overflow signal indicating a runaway of a program when the program is reset every predetermined time and the program goes out of control and the reset is not applied. In a microcomputer having a watchdog timer, a timer means for outputting an output signal at every predetermined time, and a means for detecting the presence or absence of the output signal of the timer means at the time of outputting a reset signal of the watchdog timer And a means for outputting a timer output signal "absence" detection signal from the detection means as a program runaway detection signal.
【０００９】また、本発明のマイクロコンピュータは、
正常動作時には、所定時間毎にリセットがかかり、プロ
グラムが暴走して上記リセットがかからなくなると、プ
ログラムの暴走を示すオーバーフロー信号を出力するウ
ォッチドッグタイマを有するマイクロコンピュータに於
いて、上記所定時間毎に出力信号を出力するタイマ手段
と、上記ウォッチドッグタイマのリセット信号出力時に
於いて、上記タイマ手段の出力信号の有無を検出する手
段と、該検出手段よりのタイマ手段出力信号「無」検出
信号の出力数を計数する異常リセット計数手段と、上記
検出手段よりのタイマ手段出力信号「有」検出信号に基
づいて、上記異常リセット計数手段をリセットする手段
と、上記異常リセット計数手段の計数値が所定値になっ
たことを示す信号をプログラム暴走検出信号として出力
する手段とを設けて成ることを特徴とするものである。Further, the microcomputer of the present invention is
In a normal operation, a reset is applied every predetermined time, and when the program runs out of control and the above reset does not occur, in a microcomputer having a watchdog timer that outputs an overflow signal indicating runaway of the program A timer means for outputting an output signal, a means for detecting the presence or absence of the output signal of the timer means at the time of outputting the reset signal of the watchdog timer, and a timer means output signal "absence" detection signal from the detecting means. The abnormal reset counting means for counting the number of outputs of the abnormal reset counting means, the means for resetting the abnormal reset counting means based on the detection signal "present" of the timer means from the detecting means, and the count value of the abnormal reset counting means And means for outputting a signal indicating that the predetermined value has been reached as a program runaway detection signal Is characterized in that the made.
【００１０】[0010]
【作用】本発明によれば、異常リセットが行われた場合
にも暴走検出信号が出力される。また、本発明によれ
ば、異常リセットが連続して所定回数行われた場合にも
暴走検出信号が出力される。According to the present invention, the runaway detection signal is output even when an abnormal reset is performed. Further, according to the present invention, the runaway detection signal is output even when the abnormal reset is continuously performed a predetermined number of times.
【００１１】[0011]
【実施例】以下、実施例に基づいて本発明を詳細に説明
する。EXAMPLES The present invention will be described in detail below based on examples.
【００１２】図１は本発明の第一の実施例の構成図であ
る。FIG. 1 is a block diagram of the first embodiment of the present invention.
【００１３】図に於いて、１１は発振回路、１２は、発
振回路１１の出力を分周してカウント・クロックＳ１を
出力する分周器、１３はウォッチドッグタイマ、１４は
正常動作時のウォッチドッグタイマ１３のリセット周期
毎に出力信号（オーバーフロー信号）Ｓ３を出力するウ
ォッチドッグタイマ・リセット周期監視タイマ、１５は
ウォッチドッグタイマ・リセット信号Ｓ７と、上記ウォ
ッチドッグタイマ・リセット周期監視タイマ１４の出力
信号Ｓ３とを、その入力とする排他的論理和回路、１６
は、該排他的論理和回路１５の出力信号Ｓ４と上記ウォ
ッチドッグタイマ・リセット信号Ｓ７とを、その入力と
する論理積回路、１７は、ウォッチドッグタイマ１３よ
りのオーバーフロー信号Ｓ２と上記論理積回路１６の出
力信号Ｓ５とを、その入力とし、プログラム暴走検出信
号Ｓ６を出力する論理和回路である。上記ウォッチドッ
グタイマ１３、ウォッチドッグタイマ・リセット周期監
視タイマ１４、並びに、論理和回路１５，１６及び１７
により、本実施例に於ける暴走検出回路１８が構成され
ている。In the figure, 11 is an oscillation circuit, 12 is a frequency divider that divides the output of the oscillation circuit 11 and outputs a count clock S1, 13 is a watchdog timer, and 14 is a watch during normal operation. A watchdog timer / reset cycle monitoring timer that outputs an output signal (overflow signal) S3 at each reset cycle of the dog timer 13, 15 is a watchdog timer / reset signal S7, and the output of the watchdog timer / reset cycle monitoring timer 14 An exclusive OR circuit having the signal S3 as its input, 16
Is an AND circuit that receives the output signal S4 of the exclusive OR circuit 15 and the watchdog timer / reset signal S7 as inputs, and 17 is the overflow signal S2 from the watchdog timer 13 and the AND circuit. The output signal S5 of 16 is used as an input to output a program runaway detection signal S6. The watchdog timer 13, the watchdog timer / reset cycle monitoring timer 14, and the OR circuits 15, 16 and 17
Thus, the runaway detection circuit 18 in this embodiment is configured.
【００１４】上記の構成に於いて、ウォッチドッグタイ
マ１３とウォッチドッグタイマ・リセット周期監視タイ
マ１４は、分周器１２より得られるカウント・クロック
Ｓ１をカウントして動作する。ウォッチドッグタイマ１
３は、プログラムによるタイマ・リセットが行われない
場合にオーバーフローしてオーバーフロー信号Ｓ２を出
力する。ウォッチドッグタイマ・リセット周期監視タイ
マ１４は、任意にタイマ値を設定することができ、この
タイマのオーバーフローによってオーバーフロー信号Ｓ
３が出力される。排他的論理和回路１５には、ウォッチ
ドッグタイマ・リセット信号Ｓ７とウォッチドッグタイ
マ・リセット周期監視タイマ１４からのオーバーフロー
信号Ｓ３とが入力され、ウォッチドッグタイマ・リセッ
ト実行時にウォッチドッグタイマ・リセット周期監視タ
イマ１４からオーバーフロー信号Ｓ３が出力されていな
かった場合、または、オーバーフロー信号Ｓ３出力時に
リセット信号Ｓ７が出ていなかった場合に、該回路１５
は出力信号Ｓ４を出力する。論理積回路１６には、ウォ
ッチドッグタイマ・リセット信号Ｓ７と排他的論理和回
路１５の出力信号Ｓ４が入力され、ウォッチドッグタイ
マ・リセット時に、出力信号Ｓ４が出力された場合に、
論理積回路出力信号Ｓ５が出力される。したがって、該
出力信号Ｓ５は、ウォッチドッグタイマの異常リセット
が行われた場合に出力される信号となる。論理和回路１
７には、ウォッチドッグタイマ１３のオーバーフロー信
号Ｓ２と、論理積回路１６の出力信号Ｓ５とが入力され
る。したがって、暴走検出回路１８は、プログラムによ
るウォッチドッグタイマ１３のリセットが行われなくな
った状態の暴走、及び、プログラムの暴走によりウォッ
チドッグタイマの異常リセットが行われた状態の暴走を
検出して、共に、プログラム暴走検出信号Ｓ６を出力す
る。In the above structure, the watchdog timer 13 and the watchdog timer / reset cycle monitoring timer 14 operate by counting the count clock S1 obtained from the frequency divider 12. Watchdog timer 1
3 overflows and outputs an overflow signal S2 when the timer reset by the program is not performed. The watchdog timer / reset cycle monitoring timer 14 can arbitrarily set a timer value, and when the timer overflows, the overflow signal S
3 is output. The exclusive OR circuit 15 receives the watchdog timer / reset signal S7 and the overflow signal S3 from the watchdog timer / reset period monitoring timer 14, and monitors the watchdog timer / reset period during execution of the watchdog timer / reset. When the overflow signal S3 is not output from the timer 14 or when the reset signal S7 is not output when the overflow signal S3 is output, the circuit 15
Outputs the output signal S4. When the watchdog timer reset signal S7 and the output signal S4 of the exclusive OR circuit 15 are input to the AND circuit 16, and when the output signal S4 is output during the watchdog timer reset,
An AND circuit output signal S5 is output. Therefore, the output signal S5 is a signal output when the watchdog timer is abnormally reset. OR circuit 1
An overflow signal S2 of the watchdog timer 13 and an output signal S5 of the logical product circuit 16 are input to 7. Therefore, the runaway detection circuit 18 detects a runaway in a state in which the watchdog timer 13 is no longer reset by the program and a runaway in a state in which the watchdog timer is abnormally reset by the program runaway, and , And outputs the program runaway detection signal S6.
【００１５】以下の表１に、Ｓ３，Ｓ４，Ｓ５，Ｓ７信
号の真理値表を表す。Table 1 below shows a truth table of the signals S3, S4, S5 and S7.
【００１６】[0016]
【表１】 [Table 1]
【００１７】図２は本発明の第二の実施例の構成図であ
る。図１の実施例と異なるのは、異常リセットカウンタ
２８と論理積回路２９とを追加した点である。FIG. 2 is a block diagram of the second embodiment of the present invention. The difference from the embodiment of FIG. 1 is that an abnormal reset counter 28 and an AND circuit 29 are added.
【００１８】図に於いて、２１は発振回路、２２は、発
振回路２１の出力を分周してカウント・クロックＳ１を
出力する分周器、２３はウォッチドッグタイマ、２４
は、正常動作時のウォッチドッグタイマ２３のリセット
周期毎に出力信号（オーバーフロー信号）Ｓ３を出力す
るウォッチドッグタイマ・リセット周期監視タイマ、２
５は、ウォッチドッグタイマ・リセット信号Ｓ７と、上
記ウォッチドッグタイマ・リセット周期監視タイマ２４
の出力信号Ｓ３とを、その入力とする排他的論理和回
路、２６は、該排他的論理和回路２５の出力信号Ｓ４と
上記ウォッチドッグタイマ・リセット信号Ｓ７とを、そ
の入力とする論理積回路、２８は該論理積回路２６の出
力信号Ｓ５を計数し、その計数値が所定値になると所定
回連続異常リセット検出信号（オーバーフロー信号）Ｓ
９を出力する異常リセットカウンタ、２９は、上記ウォ
ッチドッグタイマ・リセット周期監視タイマ２４の出力
信号Ｓ３とウォッチドッグタイマ・リセット信号Ｓ７と
を、その入力とし、正常リセット検出信号Ｓ８を出力す
る論理積回路であり、該回路よりの正常リセット検出信
号Ｓ８により上記異常リセットカウンタ２８はリセット
される。２７は、ウォッチドッグタイマ２３よりのオー
バーフロー信号Ｓ２と上記異常リセットカウンタ２８よ
りの所定回連続異常リセット検出信号Ｓ９とを、その入
力とし、プログラム暴走検出信号Ｓ６を出力する論理和
回路である。上記ウォッチドッグタイマ２３、ウォッチ
ドッグタイマ・リセット周期監視タイマ２４、異常リセ
ットカウンタ２８、並びに、論理和回路２５，２６，２
７及び２９により、本実施例に於ける暴走検出回路３０
が構成されている。In the figure, 21 is an oscillating circuit, 22 is a frequency divider that divides the output of the oscillating circuit 21 and outputs a count clock S1, 23 is a watchdog timer, and 24
Is a watchdog timer / reset cycle monitoring timer that outputs an output signal (overflow signal) S3 at each reset cycle of the watchdog timer 23 during normal operation.
5 is a watchdog timer / reset signal S7 and the watchdog timer / reset period monitoring timer 24
And an output signal S3 of the exclusive OR circuit 26 as an input, and an AND circuit 26 having an output signal S4 of the exclusive OR circuit 25 and the watchdog timer reset signal S7 as its inputs. , 28 count the output signal S5 of the AND circuit 26, and when the count value reaches a predetermined value, a continuous abnormal reset detection signal (overflow signal) S is output a predetermined number of times.
An abnormal reset counter that outputs 9 is a logical product that receives the output signal S3 of the watchdog timer / reset cycle monitoring timer 24 and the watchdog timer / reset signal S7 as its inputs and outputs a normal reset detection signal S8. The circuit is a circuit, and the abnormal reset counter 28 is reset by a normal reset detection signal S8 from the circuit. Reference numeral 27 is an OR circuit which receives the overflow signal S2 from the watchdog timer 23 and the predetermined number of consecutive abnormal reset detection signals S9 from the abnormal reset counter 28 as its inputs and outputs a program runaway detection signal S6. The watchdog timer 23, the watchdog timer / reset cycle monitoring timer 24, the abnormal reset counter 28, and the OR circuits 25, 26, 2
7 and 29, the runaway detection circuit 30 in the present embodiment.
Is configured.
【００１９】上記の構成に於いて、ウォッチドッグタイ
マ２３とウォッチドッグタイマ・リセット周期監視タイ
マ２４は、分周器２２より得られるカウント・クロック
Ｓ１をカウントして動作する。ウォッチドッグタイマ２
３は、プログラムによるタイマ・リセットが行われない
場合にオーバーフローしてオーバーフロー信号Ｓ２を出
力する。ウォッチドッグタイマ・リセット周期監視タイ
マ２４は、任意にタイマ値を設定することができ、この
タイマのオーバーフローによってオーバーフロー信号Ｓ
３が出力される。排他的論理和回路２５には、ウォッチ
ドッグタイマ・リセット信号Ｓ７とウォッチドッグタイ
マ・リセット周期監視タイマ２４からのオーバーフロー
信号Ｓ３とが入力され、ウォッチドッグタイマ・リセッ
ト実行時にウォッチドッグタイマ・リセット周期監視タ
イマ２４からオーバーフロー信号Ｓ３が出力されていな
かった場合、または、オーバーフロー信号Ｓ３出力時に
リセット信号Ｓ７が出ていなかった場合に、該回路２５
は出力信号Ｓ４を出力する。論理積回路２６には、ウォ
ッチドッグタイマ・リセット信号Ｓ７と排他的論理和回
路２５の出力信号Ｓ４が入力され、ウォッチドッグタイ
マ・リセット時に、出力信号Ｓ４が出力された場合に、
論理積回路出力信号Ｓ５が出力される。したがって、該
出力信号Ｓ５は、ウォッチドッグタイマの異常リセット
が行われた場合に出力される信号となる。異常リセット
カウンタ２８は論理積回路出力信号Ｓ５をカウントクロ
ックとするカウンタで、ウォッチドッグタイマの異常リ
セットが任意の回数連続して行われた場合にオーバーフ
ローし、オーバーフロー信号Ｓ９を出力する。また、異
常リセットカウンタ２８は、ウォッチドッグタイマが正
常にリセットされた場合に出力される論理積回路出力信
号Ｓ８によりリセットされる。論理和回路２７には、ウ
ォッチドッグタイマ２３のオーバーフロー信号Ｓ２と異
常リセットカウンタ２８のオーバーフロー信号Ｓ９とが
入力される。したがって、暴走検出回路３０は、プログ
ラムによるウォッチドッグタイマ２３のリセットが行わ
れなくなった状態の暴走、及び、プログラム暴走によ
り、ウォッチドッグタイマの異常リセットが任意の回数
連続して行われた状態の暴走を検出して、共に、プログ
ラム暴走検出信号Ｓ６を出力する。In the above configuration, the watchdog timer 23 and the watchdog timer / reset cycle monitoring timer 24 operate by counting the count clock S1 obtained from the frequency divider 22. Watchdog timer 2
3 overflows and outputs an overflow signal S2 when the timer reset by the program is not performed. The watchdog timer / reset cycle monitoring timer 24 can arbitrarily set a timer value, and when the timer overflows, the overflow signal S
3 is output. The exclusive OR circuit 25 receives the watchdog timer / reset signal S7 and the overflow signal S3 from the watchdog timer / reset cycle monitoring timer 24, and monitors the watchdog timer / reset cycle during execution of the watchdog timer / reset. If the overflow signal S3 is not output from the timer 24, or if the reset signal S7 is not output when the overflow signal S3 is output, the circuit 25
Outputs the output signal S4. When the watchdog timer reset signal S7 and the output signal S4 of the exclusive OR circuit 25 are input to the AND circuit 26, and the output signal S4 is output at the time of watchdog timer reset,
An AND circuit output signal S5 is output. Therefore, the output signal S5 is a signal output when the watchdog timer is abnormally reset. The abnormality reset counter 28 is a counter that uses the AND circuit output signal S5 as a count clock, and overflows and outputs an overflow signal S9 when the abnormality reset of the watchdog timer is continuously performed an arbitrary number of times. Further, the abnormal reset counter 28 is reset by the logical product circuit output signal S8 output when the watchdog timer is normally reset. To the OR circuit 27, the overflow signal S2 of the watchdog timer 23 and the overflow signal S9 of the abnormality reset counter 28 are input. Therefore, the runaway detection circuit 30 has a runaway in a state where the watchdog timer 23 is not reset by the program, and a runaway in a state in which the watchdog timer is abnormally reset continuously for any number of times due to the program runaway. And the program runaway detection signal S6 is output together.
【００２０】[0020]
【発明の効果】以上詳細に説明したように、本発明によ
れば、プログラムの暴走によりウォッチドッグタイマの
リセットが行われなくなった状態の暴走検出だけでな
く、プログラムの暴走によりウォッチドッグタイマの異
常リセットが行われた状態、及び、プログラムの暴走に
よりウォッチドッグタイマの異常リセットが任意の回数
連続して行われた状態の暴走検出も可能なマイクロコン
ピュータを提供することができるものである。As described in detail above, according to the present invention, not only is the runaway detected when the watchdog timer is not reset due to the program runaway, but the watchdog timer is abnormal due to the program runaway. It is possible to provide a microcomputer capable of detecting runaway in a reset state and in a state in which an abnormal reset of the watchdog timer is continuously performed an arbitrary number of times due to a program runaway.
【図１】本発明の第一の実施例の構成図である。FIG. 1 is a configuration diagram of a first embodiment of the present invention.
【図２】本発明の第二の実施例の構成図である。FIG. 2 is a configuration diagram of a second embodiment of the present invention.
【図３】従来のマイクロコンピュータの構成図である。FIG. 3 is a configuration diagram of a conventional microcomputer.
【図４】従来のマイクロコンピュータの構成図である。FIG. 4 is a configuration diagram of a conventional microcomputer.
１１，２１ 発振回路 １２，２２ 分周器 １３，２３ ウォッチドッグタイマ １４，２４ ウォッチドッグタイマ・リセット周期監視
タイマ １５，２５ 排他的論理和回路 １６，２６，２９ 論理積回路 １７，２７ 論理和回路 ２８ 異常リセットカウンタ １８，３０ 暴走検出回路11, 21 Oscillation circuit 12, 22 Divider 13, 23 Watchdog timer 14, 24 Watchdog timer / reset cycle monitoring timer 15, 25 Exclusive OR circuit 16, 26, 29 AND circuit 17, 27 Logical OR circuit 28 Abnormal reset counter 18,30 Runaway detection circuit
Claims (2)
がかかり、プログラムが暴走して上記リセットがかから
なくなると、プログラムの暴走を示すオーバフロー信号
を出力するウォッチドッグタイマを有するマイクロコン
ピュータに於いて、 上記所定時間毎に出力信号を出力するタイマ手段と、 上記ウォッチドッグタイマのリセット信号出力時に於い
て、上記タイマ手段の出力信号の有無を検出する手段
と、 該検出手段よりのタイマ手段出力信号「無」検出信号を
プログラム暴走検出信号として出力する手段とを設けて
成ることを特徴とするマイクロコンピュータ。1. A microcomputer having a watchdog timer which outputs a overflow signal indicating a program runaway when a reset occurs every predetermined time during normal operation and the program goes out of control and the reset is no longer applied. Timer means for outputting an output signal every predetermined time, means for detecting the presence or absence of the output signal of the timer means at the time of outputting the reset signal of the watchdog timer, and timer means output signal from the detecting means A microcomputer provided with means for outputting a "absence" detection signal as a program runaway detection signal.
がかかり、プログラムが暴走して上記リセットがかから
なくなると、プログラムの暴走を示すオーバフロー信号
を出力するウォッチドッグタイマを有するマイクロコン
ピュータに於いて、 上記所定時間毎に出力信号を出力するタイマ手段と、 上記ウォッチドッグタイマのリセット信号出力時に於い
て、上記タイマ手段の出力信号の有無を検出する手段
と、 該検出手段よりのタイマ手段出力信号「無」検出信号の
出力数を計数する異常リセット計数手段と、 上記検出手段よりのタイマ手段出力信号「有」検出信号
に基づいて、上記異常リセット計数手段をリセットする
手段と、 上記異常リセット計数手段の計数値が所定値になったこ
とを示す信号をプログラム暴走検出信号として出力する
手段とを設けて成ることを特徴とするマイクロコンピュ
ータ。2. A microcomputer having a watchdog timer which outputs an overflow signal indicating a runaway of the program when the program is runaway and the reset is not applied when the program is reset during a normal operation. Timer means for outputting an output signal every predetermined time, means for detecting the presence or absence of the output signal of the timer means at the time of outputting the reset signal of the watchdog timer, and timer means output signal from the detecting means Abnormal reset counting means for counting the number of outputs of "absence" detection signal, means for resetting the abnormal reset counting means based on the timer means output signal "present" detection signal from the detecting means, and the abnormal reset counting A signal indicating that the count value of the means has reached a predetermined value is output as a program runaway detection signal. Microcomputer, characterized by comprising providing a means.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7095050A JPH08292900A (en) | 1995-04-20 | 1995-04-20 | Microcomputer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7095050A JPH08292900A (en) | 1995-04-20 | 1995-04-20 | Microcomputer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08292900A true JPH08292900A (en) | 1996-11-05 |
Family
ID=14127239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7095050A Pending JPH08292900A (en) | 1995-04-20 | 1995-04-20 | Microcomputer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08292900A (en) |
-
1995
- 1995-04-20 JP JP7095050A patent/JPH08292900A/en active Pending
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