JP3308670B2 - Event-driven processing equipment failure detection device - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明はイベントドリブン型処理
装置の故障検出装置、特に、単一のタイマー（カウン
タ）を用いた故障検出装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a failure detection apparatus for an event-driven processing apparatus, and more particularly to a failure detection apparatus using a single timer (counter).

【０００２】[0002]

【従来の技術】自動車の各装置を制御するための処理装
置として、イベントドリブン型処理装置が広く利用され
ている。この装置は、何らかのイベントが発生したこと
を示すイベント発生信号が与えられたときに、その都
度、発生したイベントに応じた所定の処理を実行し、処
理結果に基づき各装置に制御信号を与える機能を有す
る。たとえば、「エンジン回転数が所定値以下になっ
た」というイベント、「冷却水温度が所定温度を越え
た」というイベント、「トルクが所定値を越えた」とい
うイベント、といった多数のイベントを定義しておき、
センサがこれらのイベント発生を検出した場合に、イベ
ント発生信号が与えられる。イベントドリブン型処理装
置は、このようなイベント発生信号に基づき、個々のイ
ベントに対して予め定められた処理を行い、所定の処理
結果として所定の制御信号を出力する。このように、個
々のイベント発生に基づいて処理を実行することができ
るため、個々の時点の状況に応じた効率的な処理が可能
になる。2. Description of the Related Art As a processing device for controlling each device of an automobile, an event driven type processing device is widely used. This device performs a predetermined process according to an event that has occurred when an event occurrence signal indicating that an event has occurred is provided, and provides a control signal to each device based on the processing result. Having. For example, a number of events are defined, such as an event that the engine speed has dropped below a predetermined value, an event that the coolant temperature has exceeded a predetermined temperature, and an event that the torque has exceeded a predetermined value. In advance,
When the sensor detects the occurrence of these events, an event occurrence signal is provided. The event-driven processing device performs a predetermined process on each event based on such an event occurrence signal, and outputs a predetermined control signal as a predetermined processing result. As described above, since processing can be executed based on the occurrence of each event, efficient processing according to the situation at each point in time is possible.

【０００３】一般に、複数のイベントが相次いで発生す
ることが予想されるため、個々のイベントに対しては優
先度が定義される。すなわち、より優先度の高いイベン
トが発生した場合には、先に発生した優先度の低いイベ
ントについての処理を一時中断し、優先度の高いイベン
トの処理を割り込ませて実行させるような処理が行われ
る。In general, since a plurality of events are expected to occur one after another, a priority is defined for each event. That is, when a higher-priority event occurs, the processing for the earlier-occurring lower-priority event is temporarily suspended, and the processing for interrupting and executing the processing for the higher-priority event is performed. Will be

【０００４】通常、種々の制御を行う処理装置には、故
障を検出するための装置が付加される。特に自動車の制
御に用いられる処理装置については、安全な走行を確保
する上で、このような故障検出装置を設けることが不可
欠であり、上述したイベントドリブン型処理装置にも故
障検出装置を設ける必要がある。たとえば、特開平１−
１９９１７１号公報には、このような処理装置における
断線を検出するための故障検出装置が開示されている。Normally, a processing device for performing various controls is provided with a device for detecting a failure. In particular, for a processing device used for controlling an automobile, it is essential to provide such a failure detection device in order to ensure safe traveling, and it is necessary to provide a failure detection device for the event-driven processing device described above. There is. For example, Japanese Unexamined Patent Publication No.
Japanese Patent Application Laid-Open No. 1991171 discloses a failure detection device for detecting a disconnection in such a processing device.

【０００５】[0005]

【発明が解決しようとする課題】上述したイベントドリ
ブン型処理装置では、イベントが発生した段階で処理が
実行されるため、故障の検出が比較的困難である。ま
た、優先度の高いイベントが後から発生した場合に、こ
れまでの処理が一時中断されるため、ある特定の処理に
ついて異常に時間がかかっているような場合であって
も、それが何らかの故障によるものなのか、優先度の高
いイベント発生によりその処理が一時中断されているた
めなのか、を認識することが困難であるため、故障検出
の判断は益々複雑なものとなってしまう。このため、故
障検出装置のハードウエアが複雑化し、装置が大型化し
コストも高くなるという問題がある。In the above-described event-driven processing apparatus, the processing is executed at the stage when an event occurs, so that it is relatively difficult to detect a failure. In addition, if a high-priority event occurs later, the previous processing is temporarily suspended. It is difficult to recognize whether the processing is temporarily stopped due to the occurrence of a high-priority event, and the determination of failure detection becomes more complicated. For this reason, there is a problem that the hardware of the failure detection device becomes complicated, the device becomes large, and the cost increases.

【０００６】そこで本発明は、単純なハードウエアで構
成することができるイベントドリブン型処理装置の故障
検出装置を提供することを目的とする。Accordingly, an object of the present invention is to provide a failure detection device for an event-driven processing device which can be constituted by simple hardware.

【０００７】[0007]

【課題を解決するための手段】本発明は、イベントの発
生を示すイベント発生信号が与えられたときに、発生し
たイベントの優先順位を考慮して、この発生したイベン
トに対する所定の処理を実行して処理完了信号を出力す
るイベントドリブン型処理装置、の故障を検出する装置
において、処理が完了していないイベント数ｎをカウン
トする未処理イベント数カウント手段と、初期値「０」
から所定のクロック信号をカウントする機能を有し、未
処理イベント数ｎが０の状態においてイベント発生信号
が与えられた時点でカウント動作を開始し、未処理イベ
ント数ｎが１の状態において処理完了信号が与えられた
時点でカウント動作を停止し、かつ、イベント発生信号
または処理完了信号が与えられるたびにカウント値を初
期値「０」に戻す処理時間カウント手段と、この処理時
間カウント手段のカウント値が所定の設定値を越えた場
合に故障検出信号を出力する故障判定手段と、を設けた
ものである。According to the present invention, when an event occurrence signal indicating the occurrence of an event is given, a predetermined process is performed on the occurred event in consideration of the priority of the occurred event. An event-driven processing device that outputs a processing completion signal to detect a failure in the event-driven processing device.
Has a function of counting a predetermined clock signal from the device, starts a count operation when an event occurrence signal is given when the number of unprocessed events n is 0, and completes the process when the number of unprocessed events n is 1 Processing time counting means for stopping the counting operation at the time when the signal is given, and returning the count value to the initial value "0" each time the event occurrence signal or the processing completion signal is given; Failure determination means for outputting a failure detection signal when the value exceeds a predetermined set value.

【０００８】[0008]

【作 用】本発明に係る故障検出装置の基本原理は、１
つのイベントについての処理時間を計測し、この処理時
間が所定の設定値よりも長い場合には、故障であると判
定するものである。カウンタは、未処理イベント数ｎが
０にならない限り、カウントを続行する。したがって、
単に１つのイベントの処理を実行中の場合も、１つのイ
ベントの処理を一時中断して優先度の高いイベントの処
理を実行中の場合も、カウンタはカウント動作をし続け
る。ただし、イベントが発生した時点でカウント値は初
期値「０」に戻されるとともに、１つの処理が完了した
時点でもカウント値は初期値「０」に戻される。このた
め、優先度の低いイベントの処理を一時中断し、優先度
の高いイベントの処理に移った場合でも、同じカウンタ
でカウントを行うことができ、また、優先度の高いイベ
ントの処理が完了した後、中断していた優先度の低いイ
ベントの処理の続行に移った場合でも、同一のカウンタ
でカウントを行うことができる。すなわち、常に単一の
カウンタで処理時間の計測を行うことができるため、ハ
ードウエア構成は非常に単純になる。[Operation] The basic principle of the failure detection device according to the present invention is as follows.
The processing time for one event is measured, and if the processing time is longer than a predetermined set value, it is determined that a failure has occurred. The counter continues counting as long as the number of unprocessed events n does not become zero. Therefore,
The counter keeps counting even when the processing of only one event is being executed or when the processing of one event is temporarily interrupted and the processing of a high-priority event is being executed. However, the count value is returned to the initial value “0” when an event occurs, and the count value is returned to the initial value “0” even when one process is completed. For this reason, even when the processing of the low-priority event is temporarily suspended and the processing shifts to the processing of the high-priority event, the same counter can be used for counting, and the processing of the high-priority event is completed. Thereafter, even when the processing of the interrupted low-priority event is continued, the same counter can be used for counting. That is, since the processing time can always be measured by a single counter, the hardware configuration becomes very simple.

【０００９】[0009]

【実施例】以下、本発明を図示する実施例に基づいて説
明する。図１は、イベントドリブン型処理装置の基本概
念を示す図である。この装置は、何らかのイベントが発
生したことを示すイベント発生信号が与えられたとき
に、その都度、発生したイベントに応じた所定の処理を
実行し、処理結果を出力する機能を有する。本発明に係
る故障検出装置は、このイベントドリブン型処理装置の
故障を検出する装置である。その基本原理は、イベント
ドリブン型処理装置における処理時間を計測し、この処
理時間が所定の設定値よりも長い場合には、何らかの異
常が発生しているものと認識し、故障発生と判断するも
のである。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to the illustrated embodiments. FIG. 1 is a diagram showing a basic concept of an event-driven processing device. The apparatus has a function of executing a predetermined process according to an event that has occurred, and outputting a process result each time an event occurrence signal indicating that an event has occurred is provided. A failure detection device according to the present invention is a device that detects a failure of the event-driven processing device. The basic principle is to measure the processing time in an event-driven type processing device, and if this processing time is longer than a predetermined set value, recognize that something has occurred and determine that a failure has occurred. It is.

【００１０】図２は、この基本原理を示すタイミングチ
ャートである。いま、図２(a) に示すように、時刻ｔ１
において何らかのイベント発生を示すイベント発生信号
Ｓが与えられたものとする。イベントドリブン型処理装
置は、このようなイベント発生信号Ｓを入力すると、発
生したイベントに応じた処理を開始する。そして、処理
が完了すると、処理完了信号Ｅを出力する。したがっ
て、イベント発生信号Ｓが入力された時点ｔ１から、処
理完了信号Ｅが出力された時点ｔ２に至るまでの時間
が、処理に要した時間ということになる。この処理時間
は必ずしも一定ではなく、処理対象となるイベントに応
じて長短の開きがある。しかしながら、一般に、イベン
ト処理プログラムの実行時間は比較的短時間であり、正
常に処理が行われて処理完了信号Ｅが出力されるまでに
要する時間と、何らかの異常が生じた場合に処理完了信
号Ｅが出力されるまでに要する時間と、の間には大きな
開きがある。すなわち、プログラムのロック、ＣＰＵの
暴走、といった代表的な故障の場合、処理装置内部で
は、プログラムの無限ループの中に陥ってしまったり、
誤ったルーチンへ飛び込んでしまったり、という現象が
起こっていることになる。前者の場合は、処理完了信号
Ｅは永久に出力されなくなるし、後者の場合も、誤った
ルーチンから抜け出すまでにかなりの時間がかかってし
まう。このような理由から、種々のイベントに対する正
常な処理時間がすべて納まるような所定の設定値を予め
定めておき、実際に計測された処理時間が、この設定値
を越えた場合には、何らかの異常が発生したと判断する
簡便な方法を採っても、かなり高い確率での故障検出が
可能になる。本発明は、このような原理に基づいて故障
検出を行うものである。FIG. 2 is a timing chart showing this basic principle. Now, as shown in FIG.
It is assumed that an event occurrence signal S indicating the occurrence of some event has been given. When such an event occurrence signal S is input, the event driven type processing device starts processing according to the event that has occurred. Then, when the processing is completed, a processing completion signal E is output. Therefore, the time from the point in time t1 when the event occurrence signal S is input to the point in time t2 when the processing completion signal E is output is the time required for the processing. The processing time is not always constant, and may vary depending on the event to be processed. However, in general, the execution time of the event processing program is relatively short, the time required for normal processing to be performed and the processing completion signal E to be output, and the processing completion signal E when any abnormality occurs. There is a large gap between the time required until the output is performed. That is, in the case of a typical failure such as a lock of a program or a runaway of a CPU, the processing device falls into an infinite loop of the program,
This means that you jump into the wrong routine. In the former case, the processing completion signal E is not output forever, and in the latter case, it takes a considerable time to escape from the wrong routine. For this reason, a predetermined set value is set in advance so that all normal processing times for various events can be accommodated. If the actually measured processing time exceeds this set value, any abnormalities will occur. Even if a simple method of determining that a failure has occurred is employed, failure detection can be performed with a considerably high probability. The present invention performs failure detection based on such a principle.

【００１１】具体的には、カウンタを用いて処理時間の
計測を行えばよい。たとえば、図２(a) に示すような処
理についての処理時間を計測するには、図２(b) に示す
ように、初期値「０」のカウンタを用いて、時刻ｔ１で
カウントアップ動作を開始し、時刻ｔ２で停止させ、カ
ウント値をもとの「０」に戻すようにすればよい。カウ
ント値が予め定めた所定の設定値Ｔｈを越えない限り
は、正常に動作していると判断できる。このようなカウ
ンタの動作は、イベント発生信号Ｓおよび処理完了信号
Ｅをトリガー信号として用いれば容易に行うことができ
る。すなわち、イベント発生信号Ｓが得られた時点でカ
ウントアップ動作を開始し、処理完了信号Ｅが得られた
時点でカウントを停止してカウント値を「０」に戻す処
理を行えばよい。ところが、装置内で何らかの異常が発
生すると、前述のように、処理時間が通常より長くな
り、図２(c) に示すように、時刻ｔ３に至るまで処理完
了信号Ｅが得られない事態となる。この場合、時刻ｔ３
において、カウント値が設定値Ｔｈを越えてしまうこと
になり、これにより故障検出を行うことができる。Specifically, the processing time may be measured using a counter. For example, in order to measure the processing time for the processing as shown in FIG. 2 (a), as shown in FIG. 2 (b), a counter with an initial value "0" is used to count up at time t1. It may be started, stopped at time t2, and the count value may be returned to the original “0”. As long as the count value does not exceed a predetermined set value Th, it can be determined that the operation is normal. Such an operation of the counter can be easily performed by using the event occurrence signal S and the processing completion signal E as trigger signals. That is, the count-up operation may be started when the event occurrence signal S is obtained, and the count may be stopped and the count value returned to “0” when the processing completion signal E is obtained. However, if any abnormality occurs in the apparatus, the processing time becomes longer than usual, as described above, and as shown in FIG. 2C, the processing completion signal E cannot be obtained until time t3. . In this case, time t3
In this case, the count value exceeds the set value Th, so that a failure can be detected.

【００１２】さて、イベントドリブン型処理装置が、常
に１つのイベントについての処理だけを行うという前提
に立てば、上述した基本原理をそのまま実行するための
ハードウエアを組むことはさほど困難ではない。ところ
が、実際には、複数のイベント発生信号Ｓが相次いで入
力される場合があり、この場合、処理装置は優先度を考
慮して各イベントに応じた処理を実行することになる。
たとえば、時刻ｔ１において第１のイベント発生信号Ｓ
１が入力され、やや遅れた時刻ｔ２において第２のイベ
ント発生信号Ｓ２が入力された場合を考える。ここで、
第１のイベント発生信号Ｓ１の優先度の方が、第２のイ
ベント発生信号Ｓ２の優先度よりも高い場合には、上述
した基本原理に基づく処理だけで対応することができ
る。すなわち、この場合は、信号Ｓ２の入力を延期し、
信号Ｓ１に対する処理が完了した後に、信号Ｓ２が入力
されたものとして取り扱えばよいのである。Now, assuming that the event-driven processor always processes only one event, it is not so difficult to assemble hardware for executing the above basic principle as it is. However, actually, there are cases where a plurality of event occurrence signals S are successively input. In this case, the processing device executes a process corresponding to each event in consideration of the priority.
For example, at time t1, the first event occurrence signal S
Assume that 1 is input and the second event occurrence signal S2 is input at a slightly later time t2. here,
When the priority of the first event occurrence signal S1 is higher than the priority of the second event occurrence signal S2, it can be dealt with only by the processing based on the basic principle described above. That is, in this case, the input of the signal S2 is postponed,
After the processing for the signal S1 is completed, the signal S2 may be treated as being input.

【００１３】問題は、その逆の場合、すなわち、時刻ｔ
２において与えられた第２のイベント発生信号Ｓ２の優
先度の方が、時刻ｔ１において与えられた第１のイベン
ト発生信号Ｓ１の優先度よりも高い場合である。この場
合は、信号Ｓ１の処理を一時中断し、優先度の高い信号
Ｓ２の処理を割り込ませる必要がある。図３(a) は、こ
のような割り込みが起こった状態の一例を示すタイミン
グチャートである。まず、時刻ｔ１において第１のイベ
ント発生信号Ｓ１が与えられると、処理装置はこの信号
Ｓ１に対する処理１を開始する。ところが、時刻ｔ２に
おいて優先度の高い第２のイベント発生信号Ｓ２が与え
られると、処理装置は処理１を一時中断し、信号Ｓ２に
対する処理２を開始する。やがて、時刻ｔ３において処
理２が完了すると、処理装置は処理完了信号Ｅ２を出力
し、中断していた処理１を続行する。やがて、時刻ｔ４
において処理１が完了すると、処理装置は処理完了信号
Ｅ１を出力してすべての処理が完了する。結局、第１の
イベントに対する処理１は、期間Ｔ１と期間Ｔ３とに時
分割されて実行されたことになり、その間に割り込んだ
期間Ｔ２において、優先度の高い第２のイベントに対す
る処理２が実行されたことになる。したがって、処理１
についての全処理時間はＴ１＋Ｔ３、処理２についての
全処理時間はＴ２、であり、上述の基本原理に従えば、
これらの時間がそれぞれ所定の設定値を越えるか否かを
判断しなければならない。The problem is the opposite, that is, at time t
This is a case where the priority of the second event occurrence signal S2 given at 2 is higher than the priority of the first event occurrence signal S1 given at time t1. In this case, it is necessary to temporarily suspend the processing of the signal S1 and interrupt the processing of the signal S2 having a high priority. FIG. 3A is a timing chart showing an example of a state in which such an interrupt has occurred. First, when the first event occurrence signal S1 is given at time t1, the processing device starts processing 1 for the signal S1. However, when the second event occurrence signal S2 having a high priority is given at time t2, the processing device temporarily suspends the process 1 and starts the process 2 for the signal S2. When the processing 2 is completed at time t3, the processing device outputs the processing completion signal E2 and continues the interrupted processing 1. Eventually, time t4
When the processing 1 is completed, the processing device outputs the processing completion signal E1, and all the processing is completed. As a result, the process 1 for the first event is executed in a time-division manner into the period T1 and the period T3, and the process 2 for the second event having a high priority is executed in the period T2 interposed therebetween. It was done. Therefore, processing 1
Is the total processing time of T1 + T3, and the total processing time of the processing 2 is T2. According to the above basic principle,
It must be determined whether each of these times exceeds a predetermined set value.

【００１４】このような判断を行うためのひとつの方法
は、複数のカウンタを用いる方法である。すなわち、処
理１についての時間経過は第１のカウンタで計測し、処
理２についての時間経過は第２のカウンタで計測すれば
よい。ところが、優先度の高いイベント発生による割り
込み処理は、何重にもなることがある。たとえば、図３
(a) において、期間Ｔ２の途中において、更に優先度の
高い第３のイベントが発生した場合、処理２を一時中断
して処理３を実行することになる。このように、多重の
割り込み処理を想定すれば、それに応じて多数のカウン
タを用意しておく必要がある。このため、この方法には
ハードウエアが複雑になるという問題が生じる。One method for making such a determination is to use a plurality of counters. That is, the lapse of time for process 1 may be measured by the first counter, and the lapse of time for process 2 may be measured by the second counter. However, interrupt processing due to the occurrence of a high-priority event may be multiple. For example, FIG.
In (a), when a third event having a higher priority occurs during the period T2, the process 2 is temporarily interrupted and the process 3 is executed. As described above, if multiple interrupt processes are assumed, it is necessary to prepare a large number of counters in accordance therewith. Therefore, this method has a problem that hardware is complicated.

【００１５】本発明は、次のような方法を採ることによ
り、１つのカウンタだけを用いて故障検出を可能にして
いる。すなわち、常に処理完了信号Ｅが出力された直前
の処理の処理時間だけを考慮するという簡便な検出方法
を採るのである。図３(a) に示す具体的な例では、処理
２については、処理完了信号Ｅ２が出力された直前の処
理２の処理時間（期間Ｔ２）を考慮し、処理１について
は、処理完了信号Ｅ１が出力された直前の処理１の処理
時間（期間Ｔ３）を考慮して故障検出を行うのである。
このような故障検出では、処理２については基本原理ど
おりの検出ができるが、処理１については基本原理どお
りではなくなる。すなわち、処理１の本来の処理時間は
期間Ｔ１＋Ｔ３であるべきところ、期間Ｔ１については
無視し、期間Ｔ３だけを考慮していることになる。確か
に、このような簡便な方法を採ると、正確な故障検出確
率が若干低下することになる。しかしながら、この故障
検出確率の低下は、非常にわずかなものであると本願発
明者は考えている。一般に、処理１について何らかの異
常が生じていれば、後半の期間Ｔ３にも影響が及び、期
間Ｔ３だけでも所定の設定値を越えてしまうのが普通で
ある。もちろん厳密に言えば、この簡便な方法を採るこ
とにより、故障の検出漏れが生じる可能性はある。しか
し、その可能性は非常に小さく、検出漏れのデメリット
に比べて、１つのカウンタだけで故障検出が可能になり
ハードウエア構成が単純化されるというメリットの方が
はるかに大きいのである。The present invention makes it possible to detect a failure using only one counter by employing the following method. That is, a simple detection method is employed in which only the processing time of the processing immediately before the processing completion signal E is output is always considered. In the specific example shown in FIG. 3A, for the processing 2, the processing time (period T2) of the processing 2 immediately before the output of the processing completion signal E2 is taken into consideration. The failure detection is performed in consideration of the processing time (period T3) of the processing 1 immediately before is output.
In such a failure detection, the process 2 can be detected according to the basic principle, but the process 1 does not conform to the basic principle. That is, although the original processing time of the process 1 should be the period T1 + T3, the period T1 is ignored and only the period T3 is considered. Certainly, if such a simple method is employed, an accurate failure detection probability is slightly reduced. However, the inventor of the present application considers that the decrease in the failure detection probability is very slight. In general, if any abnormality occurs in the process 1, it usually affects the latter half of the period T3, and usually exceeds the predetermined set value only in the period T3. Strictly speaking, there is a possibility that a failure in detecting a failure may occur by adopting this simple method. However, the possibility is very small, and the merit that the fault can be detected with only one counter and the hardware configuration is simplified is far greater than the disadvantage of omission of detection.

【００１６】さて、図３(a) に示す例について、本発明
に係る簡便な検出方法を適用すると、図３(b) のタイミ
ングチャートに示すように１つのカウンタを動作させれ
ばよい。すなわち、まず時刻ｔ１においてイベント発生
信号Ｓ１が与えられた時点で、初期値「０」からのカウ
ントアップを開始させる。次に、時刻ｔ２においてより
優先度の高いイベント発生信号Ｓ２が与えられたら、カ
ウント値を「０」に戻してカウントを継続する。そし
て、時刻ｔ３において処理完了信号Ｅ２が与えられた
ら、再びカウント値を「０」に戻してカウントを継続す
る。最後に、時刻ｔ４において処理完了信号Ｅ１が得ら
れたら、カウント値を「０」に戻すとともにカウントを
停止する。結局、期間Ｔ１，Ｔ２，Ｔ３がそれぞれ別個
に計測されたことになり、これらの期間のいずれかが所
定の設定値Ｔｈを越えたときに故障検出がなされること
になる。When the simple detection method according to the present invention is applied to the example shown in FIG. 3A, one counter may be operated as shown in the timing chart of FIG. 3B. That is, first, when the event occurrence signal S1 is given at the time t1, the counting up from the initial value “0” is started. Next, when an event occurrence signal S2 having a higher priority is given at time t2, the count value is returned to "0" and the count is continued. Then, when the processing completion signal E2 is given at the time t3, the count value is returned to “0” again and the counting is continued. Finally, when the processing completion signal E1 is obtained at time t4, the count value is returned to "0" and the counting is stopped. As a result, the periods T1, T2, and T3 are separately measured, and a failure is detected when any of these periods exceeds a predetermined set value Th.

【００１７】いまここで、未処理イベント数ｎなるもの
を定義する。この未処理イベント数ｎは、その時点にお
いて中断または実行中のイベント（現在中断または実行
中のいずれのイベントよりも優先度が低いために後回し
にされたイベントは除く）の数を示すものであり、図３
(a) の例では、図３(b) に示すように、時刻ｔ１までは
ｎ＝０、時刻ｔ１〜ｔ２ではｎ＝１（処理１が実行
中）、時刻ｔ２〜ｔ３ではｎ＝２（処理１が中断、処理
２が実行中）、時刻ｔ３〜ｔ４ではｎ＝１（処理１が実
行中）、時刻ｔ４以後はｎ＝０となる。すると、本発明
において用いる単一のカウンタは、次のような条件に基
づいて動作させればよいことがわかる。 初期値「０」から所定のクロック信号をカウントす
る。 ｎ＝０の状態においてイベント発生信号が与えられ
た時点（時刻ｔ１）でカウントアップを開始し、ｎ＝１
の状態において処理完了信号が与えられた時点（時刻ｔ
４）でカウント動作を停止する。 イベント発生信号または処理完了信号が与えられる
たびに（時刻ｔ１，ｔ２，ｔ３，ｔ４）、カウント値を
初期値「０」に戻す。 カウント値が所定の設定値Ｔｈを越えた場合には故
障検出と判断する。Here, the number of unprocessed events n is defined. The number n of unprocessed events indicates the number of events that are suspended or being executed at that time (excluding events that have been postponed because they have lower priority than any of the events that are currently suspended or being executed). , FIG.
In the example of (a), as shown in FIG. 3 (b), n = 0 until time t1, n = 1 during time t1 to t2 (processing 1 is being executed), and n = 2 (time t2 to t3). The process 1 is interrupted, the process 2 is being executed), n = 1 during the time t3 to t4 (the process 1 is being executed), and n = 0 after the time t4. Then, it is understood that the single counter used in the present invention may be operated based on the following conditions. A predetermined clock signal is counted from the initial value “0”. In the state of n = 0, the count-up starts at the time when the event occurrence signal is given (time t1), and n = 1
At the time when the processing completion signal is given (time t
In 4), the counting operation is stopped. Each time the event generation signal or the processing completion signal is given (time t1, t2, t3, t4), the count value is returned to the initial value “0”. If the count value exceeds a predetermined set value Th, it is determined that a failure has been detected.

【００１８】図４は、上述の条件によって動作するカウ
ンタの状態遷移図である。動作停止状態Ｃ０は、この故
障検出装置自身が動作を停止している状態であり、電源
ＯＮによりカウント停止状態Ｃ１へと遷移し、電源ＯＦ
Ｆにより再び動作停止状態Ｃ０へと遷移することにな
る。電源ＯＮの動作状態においては、カウンタは３つの
状態のいずれかに遷移する。すなわち、カウント停止状
態Ｃ１と、カウントアップ（Ｓ→Ｅ）状態Ｃ２と、カウ
ントアップ（Ｅ→Ｅ）状態Ｃ３と、のいずれかである。
カウント停止状態Ｃ１は、図３における時刻ｔ１に至る
までの期間および時刻ｔ４以後の期間に対応し、カウン
タがカウント動作を停止している状態である。カウント
アップ（Ｓ→Ｅ）状態Ｃ２は、図３における時刻ｔ１〜
ｔ２，ｔ２〜ｔ３の期間に対応し、イベント発生信号Ｓ
の入力時から処理完了信号Ｅの出力時に至るまでカウン
トアップをしている状態である。また、カウントアップ
（Ｅ→Ｅ）状態Ｃ３は、図３における時刻ｔ３〜ｔ４の
期間に対応し、処理完了信号Ｅの出力時から別な処理完
了信号Ｅの出力時に至るまでカウントアップをしている
状態である。FIG. 4 is a state transition diagram of a counter operating under the above-described conditions. The operation stop state C0 is a state in which the failure detection device itself stops operating, and transitions to the count stop state C1 when the power is turned on.
The transition to the operation stop state C0 is again made by F. In the power-on operation state, the counter transits to one of three states. That is, the state is one of the count stop state C1, the count-up (S → E) state C2, and the count-up (E → E) state C3.
The count stop state C1 corresponds to a period up to time t1 in FIG. 3 and a period after time t4, and is a state in which the counter stops counting. The count-up (S → E) state C2 corresponds to time t1 to time t1 in FIG.
The event occurrence signal S corresponds to the period from t2, t2 to t3.
From the time of input to the time of output of the processing completion signal E. The count-up (E → E) state C3 corresponds to the period from time t3 to t4 in FIG. 3, and counts up from when the processing completion signal E is output to when another processing completion signal E is output. It is in the state that it is.

【００１９】図４の遷移図を図３の例について追ってみ
ると次のようになる。まず、時刻ｔ１に至るまでは、未
処理イベント数ｎ＝０であり、状態Ｃ１にある。時刻ｔ
１においてイベント発生信号Ｓ１が与えられると、状態
Ｃ１から状態Ｃ２へと遷移し、ｎ＝１となり、カウンタ
はカウントアップを開始する。なお、状態遷移が起こる
と、その都度カウンタのカウント値は初期値「０］に戻
される。続いて、時刻ｔ２においてイベント発生信号Ｓ
２が与えられると、状態Ｃ２から同じ状態Ｃ２へ自己遷
移し、ｎ＝２となり、カウンタはカウント値を初期値
「０」に戻してカウントアップを継続する。次に、時刻
ｔ３において処理完了信号Ｅ２が与えられると、状態Ｃ
２から状態Ｃ３へと遷移し、ｎ＝１となり、カウンタは
カウント値を初期値「０」に戻してカウントアップを継
続する。最後に、時刻ｔ４において処理完了信号Ｅ１が
与えられると、状態Ｃ３から状態Ｃ１へと遷移し、ｎ＝
０となり、カウンタはカウント動作を停止する。なお、
時刻ｔ３〜ｔ４の期間に、第３のイベント発生信号Ｓ３
が与えられた場合は、状態Ｃ３から状態Ｃ２へ遷移する
ことになる。また、状態Ｃ３において、ｎ＞１の場合に
処理完了信号Ｅが与えられた場合は、状態Ｃ３から同じ
状態Ｃ３へ自己遷移する。このような状態遷移図に基づ
いて単一のカウンタを動作させ、故障検出を行うのが本
発明の特徴である。When the transition diagram of FIG. 4 is followed for the example of FIG. 3, the following is obtained. First, until the time t1, the number of unprocessed events n = 0, and the state is in the state C1. Time t
When the event occurrence signal S1 is given at 1, the state transits from the state C1 to the state C2, n = 1, and the counter starts counting up. Each time a state transition occurs, the count value of the counter is returned to the initial value “0.” Subsequently, at time t2, the event occurrence signal S
When 2 is given, the state self-transits from the state C2 to the same state C2, n = 2, the counter returns the count value to the initial value “0”, and continues counting up. Next, when the processing completion signal E2 is given at time t3, the state C
The state transits from 2 to state C3, where n = 1, the counter returns the count value to the initial value “0”, and continues counting up. Finally, when the processing completion signal E1 is given at time t4, the state transits from the state C3 to the state C1, and n =
It becomes 0, and the counter stops counting. In addition,
During the period from time t3 to t4, the third event occurrence signal S3
Is given, the state changes from the state C3 to the state C2. In the state C3, if the processing completion signal E is given when n> 1, the state C3 makes a self-transition from the state C3 to the same state C3. A feature of the present invention is that a single counter is operated based on such a state transition diagram to detect a failure.

【００２０】図５は、本発明に係る故障検出装置の具体
的なハードウエア構成を示す回路図である。この回路
は、未処理イベント数カウントブロック１０と、処理時
間カウントブロック２０と、故障判定ブロック３０と、
の３つのブロックから構成される。FIG. 5 is a circuit diagram showing a specific hardware configuration of the failure detection device according to the present invention. This circuit includes an unprocessed event count block 10, a processing time count block 20, a failure determination block 30,
It consists of three blocks.

【００２１】未処理イベント数カウントブロック１０
は、上述した未処理イベント数ｎをカウントする機能を
もった回路である。多数のイベント発生信号Ｓは、ＯＲ
回路１１を介して演算ユニット１２に与えられる。演算
ユニット１２は、後述する所定の演算結果を４ビットの
レジスタ１３に格納する。演算ユニット１２には、イベ
ント発生信号Ｓの他に処理完了信号Ｅが与えられる。演
算ユニット１２は、いずれかの信号が与えられたとき
に、レジスタ１３に格納されているデータに対して、１
を加算または１を減算して出力する。すなわち、イベン
ト発生信号Ｓが与えられた場合には１を加算し、処理完
了信号Ｅが与えられた場合には１を減算する。レジスタ
１３に格納された数値の初期値は「０」であり、演算ユ
ニット１２の演算により、この数値は、イベント発生信
号Ｓが到来するごとに１ずつ増え、処理完了信号Ｅが到
来するごとに１ずつ減ることになる。結局、レジスタ１
３に格納された数値は、未処理イベント数ｎに対応した
数値となる。論理出力ユニット１４〜１６は、このレジ
スタ１３内の数値が特定の数値を採るときにのみ論理
「１」を出力し、それ以外のときには論理「０」を出力
する。すなわち、論理出力ユニット１４は、レジスタ１
３内の数値が「ｆ（１６進数）」のときにのみ論理
「１」を出力し、論理出力ユニット１５は、レジスタ１
３内の数値が「０」のときにのみ論理「１」を出力し、
論理出力ユニット１６は、レジスタ１３内の数値が
「１」のときにのみ論理「１」を出力する。Unprocessed event count block 10
Is a circuit having a function of counting the number n of unprocessed events described above. Many event occurrence signals S are OR
It is provided to the arithmetic unit 12 via the circuit 11. The arithmetic unit 12 stores a predetermined arithmetic result described later in a 4-bit register 13. The processing unit 12 is supplied with a processing completion signal E in addition to the event occurrence signal S. When any of the signals is given, the arithmetic unit 12 outputs 1 to the data stored in the register 13.
Is added or 1 is subtracted and output. That is, when the event occurrence signal S is given, 1 is added, and when the processing completion signal E is given, 1 is subtracted. The initial value of the numerical value stored in the register 13 is “0”, and the numerical value is incremented by 1 every time the event occurrence signal S arrives and every time the processing completion signal E arrives by the operation of the arithmetic unit 12. It will be reduced by one. After all, register 1
The numerical value stored in 3 is a numerical value corresponding to the number n of unprocessed events. The logic output units 14 to 16 output logic "1" only when the value in the register 13 takes a specific value, and output logic "0" otherwise. That is, the logic output unit 14
3 outputs a logic “1” only when the numerical value in “3” is “f (hexadecimal)”, and the logic output unit 15
A logic "1" is output only when the value in 3 is "0",
The logic output unit 16 outputs a logic “1” only when the numerical value in the register 13 is “1”.

【００２２】処理時間カウントブロック２０は、処理時
間の計測を行う機能をもった回路である。ＡＮＤ回路２
１および２２は、イベント発生信号Ｓ，処理完了信号
Ｅ、および未処理イベント数カウントブロック１０から
の論理信号を入力し、フリップフロップ２３のセット入
力端子Ｓおよびリセット入力端子Ｒに論理信号を与え
る。フリップフロップ２３のＱ論理出力は、ウオッチド
ッグタイマ２４のカウント動作制御端子ＥＮに与えられ
る。また、ＮＯＲ回路２５は、イベント発生信号Ｓおよ
び処理完了信号Ｅを入力し、ウオッチドッグタイマ２４
のロード端子ＬＤに論理信号を与える。ウオッチドッグ
タイマ２４のクロック端子ＣＬＫには、待機系クロック
が与えられている。この待機系クロックは、通常は待機
状態にあり、本発明による故障検出の対象となるイベン
トドリブン型処理装置に故障が生じた場合に、応急処置
として必要最小限の処理を実行する待機系処理装置にお
いて用いられているクロックである。この待機系クロッ
クは、イベントドリブン型処理装置において用いられて
いる通常のクロックとは全く別系統のクロックである。
このように別系統のクロックを用いるのは、通常のクロ
ックに故障が生じても、待機系処理装置がこの待機系ク
ロックにより支障なく動作できるようにするためであ
る。処理時間カウントブロック２０において、この待機
系クロックを用いるようにしたのも同じ理由であり、イ
ベントドリブン型処理装置が用いている通常のクロック
に故障が生じたとしても、この故障検出装置が正常に動
作できるようにするための配慮である。The processing time counting block 20 is a circuit having a function of measuring the processing time. AND circuit 2
Numerals 1 and 22 receive the event occurrence signal S, the processing completion signal E, and the logic signal from the unprocessed event number counting block 10, and apply the logic signal to the set input terminal S and the reset input terminal R of the flip-flop 23. The Q logic output of the flip-flop 23 is given to the count operation control terminal EN of the watchdog timer 24. The NOR circuit 25 receives the event occurrence signal S and the processing completion signal E, and
To the load terminal LD. A standby system clock is supplied to a clock terminal CLK of the watchdog timer 24. The standby system clock is normally in a standby state, and executes a minimum necessary process as an emergency measure when a failure occurs in the event driven type processing device which is a target of the failure detection according to the present invention. This is the clock used in. This standby system clock is a completely different system clock from the normal clock used in the event driven type processing device.
The reason for using the clock of another system is to allow the standby processing device to operate without any trouble even if a failure occurs in the normal clock. For the same reason, the standby system clock is used in the processing time count block 20. Even if a failure occurs in the normal clock used by the event-driven type processing device, the failure detection device normally operates. This is a consideration for enabling operation.

【００２３】さて、ウオッチドッグタイマ２４は、この
故障検出装置において用いられている唯一のカウンタで
あり、本発明の基本思想に基づく故障検出を行うために
は、このウオッチドッグタイマ２４を、次のような条件
に基づいて動作させればよいことは既に述べたとおりで
ある。 初期値「０」から所定のクロック信号をカウントす
る。 ｎ＝０の状態においてイベント発生信号が与えられ
た時点でカウントアップを開始し、ｎ＝１の状態におい
て処理完了信号が与えられた時点でカウント動作を停止
する。 イベント発生信号または処理完了信号が与えられる
たびに、カウント値を初期値「０」に戻す。 カウント値が所定の設定値Ｔｈを越えた場合には故
障検出と判断する。The watchdog timer 24 is the only counter used in the failure detection device. To perform failure detection based on the basic idea of the present invention, the watchdog timer 24 must have the following configuration. As described above, the operation may be performed based on such conditions. A predetermined clock signal is counted from the initial value “0”. In the state of n = 0, the count-up is started when the event generation signal is given, and in the state of n = 1, the counting operation is stopped when the processing completion signal is given. Each time the event generation signal or the processing completion signal is given, the count value is returned to the initial value “0”. If the count value exceeds a predetermined set value Th, it is determined that a failure has been detected.

【００２４】そこで、ウオッチドッグタイマ２４が、上
述の４つの条件に基づいて動作することを以下に説明し
よう。まず、ＮＯＲ回路２５の動作に着目する。この回
路は、イベント発生信号Ｓあるいは処理完了信号Ｅ（い
ずれも論理１として与えられるものとする）のいずれか
が与えられたとき、論理０を出力する。ウオッチドッグ
タイマ２４のロード端子ＬＤに論理０が与えられると、
このウオッチドッグタイマ２４のカウント値は初期値
「０」に戻される。したがって、このＮＯＲ回路２５に
よって、上述の条件，を実現することができる。次
に、ＡＮＤ回路２１の動作に着目する。この回路は、論
理出力ユニット１５からの論理出力（レジスタ１３の格
納値ｎ＝０である場合に出力される）と、イベント発生
信号Ｓと、の両方が与えられたときに、フリップフロッ
プ２３のセット端子Ｓに論理１を与える。その結果、Ｑ
論理出力によりカウント動作制御端子ＥＮがイネーブル
状態にセットされ、ウオッチドッグタイマ２４は、待機
系クロックをカウントアップする動作を開始する。一
方、ＡＮＤ回路２２の動作に着目すると、この回路は、
論理出力ユニット１６からの論理出力（レジスタ１３の
格納値ｎ＝１である場合に出力される）と、処理完了信
号Ｅと、の両方が与えられたときに、フリップフロップ
２３のリセット端子Ｒに論理１を与える。その結果、Ｑ
論理出力によりカウント動作制御端子ＥＮがディスエー
ブル状態にリセットされ、ウオッチドッグタイマ２４
は、待機系クロックをカウントアップする動作を停止す
る。結局、「ｎ＝０の状態においてイベント発生信号が
与えられた時点でカウントアップを開始し、ｎ＝１の状
態において処理完了信号が与えられた時点でカウント動
作を停止する。」という上述の条件が実現されてい
る。そして、ウオッチドッグタイマ２４の本来の機能に
より、カウント値が所定の設定値Ｔｈを越えた場合に
は、キャリーアウト端子ＣＯから、キャリーアウトを示
す論理信号（論理１）が出力される。この論理信号を故
障検出信号として用いれば、上述の条件が実現されて
いることになる。The operation of the watchdog timer 24 based on the above four conditions will be described below. First, attention is paid to the operation of the NOR circuit 25. This circuit outputs logic 0 when either the event occurrence signal S or the processing completion signal E (both are given as logic 1) is given. When logic 0 is given to the load terminal LD of the watchdog timer 24,
The count value of the watchdog timer 24 is returned to the initial value “0”. Therefore, the above condition can be realized by the NOR circuit 25. Next, attention is paid to the operation of the AND circuit 21. This circuit, when both the logical output from the logical output unit 15 (output when the stored value n of the register 13 is n = 0) and the event occurrence signal S are given, the flip-flop 23 A logic 1 is applied to the set terminal S. As a result, Q
The count operation control terminal EN is set to the enable state by the logical output, and the watchdog timer 24 starts the operation of counting up the standby system clock. On the other hand, focusing on the operation of the AND circuit 22, this circuit
When both the logical output from the logical output unit 16 (output when the stored value n of the register 13 is 1) and the processing completion signal E are given, the reset terminal R of the flip-flop 23 Give a logical one. As a result, Q
The count operation control terminal EN is reset to the disabled state by the logical output, and the watchdog timer 24 is reset.
Stops the operation of counting up the standby system clock. Eventually, the above-described condition that “the count-up is started when the event generation signal is given in the state of n = 0 and the count operation is stopped when the processing completion signal is given in the state of n = 1”. Has been realized. When the count value exceeds a predetermined set value Th by the original function of the watchdog timer 24, a logic signal (logic 1) indicating carry-out is output from the carry-out terminal CO. If this logic signal is used as a failure detection signal, the above-mentioned condition is realized.

【００２５】故障判定ブロック３０は、より細かな故障
判定を実現するための回路である。すなわち、故障レジ
スタ３１の上位２ビットには、ウオッチドッグタイマ２
４からのキャリーアウト論理信号、および論理出力ユニ
ット１４から出力された論理信号が格納される。このい
ずれかが論理１であった場合には、ＯＲ回路３２によっ
て故障検出信号が出力されることになる。ウオッチドッ
グタイマ２４からのキャリーアウト論理信号が論理１を
示した場合には、上述したように、ウオッチドッグタイ
マ２４のカウント値が設定値Ｔｈを越えた場合であり、
論理出力ユニット１４から出力された論理信号が論理１
を示した場合は、未処理イベント数ｎ＜０となった場合
（イベント発生信号Ｓが到来していないのに、処理完了
信号Ｅが到来した場合）であり、いずれの場合も何らか
の異常が発生したことを示している。The failure determination block 30 is a circuit for implementing more detailed failure determination. That is, the upper two bits of the failure register 31 include the watchdog timer 2
4 and the logic signal output from the logic output unit 14 are stored. If any of them is logic 1, the OR circuit 32 outputs a failure detection signal. When the carry-out logic signal from the watchdog timer 24 indicates logic 1, as described above, the count value of the watchdog timer 24 exceeds the set value Th,
The logic signal output from the logic output unit 14 is logic 1
Indicates that the number of unprocessed events n <0 (when the event completion signal E has arrived while the event occurrence signal S has not arrived), and in any case, some abnormality has occurred. It indicates that it was done.

【００２６】この実施例の回路では、更に、発生した故
障内容を特定するために役立つ情報が故障レジスタ３１
内に格納されるようになっている。すなわち、故障レジ
スタ３１の下位側のビットには、ＰＣ制御信号、および
ＡＮＤ回路３３，３４を介してイベントマスク信号、処
理完了信号Ｅの値が格納される。ここで、ＰＣ制御信号
は、イベントの優先順位と１対１に対応する値をもった
信号であり、イベントマスク信号は、待ち状態イベント
の最大優先順位を示す値をもった信号である。この故障
レジスタ３１の内容をデータバスを読み出して解析する
ことにより、故障内容を特定する作業が容易になる。た
とえば、処理実行中のイベントの優先順位３、待ち状態
イベントの最大優先順位が２、ＰＣ制御信号がイネーブ
ル状態、という情報が故障レジスタ３１内に格納された
状態において故障検出がなされた場合には、優先順位３
のイベントを実行するＰＣ出力などの故障と判定でき、
ＰＣ制御信号がディスエーブル状態であったなら、イベ
ントの優先順位と実際に実行中のプログラムのずれから
優先順位３のイベントを実行するＰＣを制御する入力、
または、イベント優先順位制御部に故障の原因があると
判定できる。In the circuit of this embodiment, information useful for identifying the type of fault that has occurred is stored in the fault register 31.
It is stored in. That is, the lower bits of the fault register 31 store the PC control signal and the values of the event mask signal and the processing completion signal E via the AND circuits 33 and 34. Here, the PC control signal is a signal having a value corresponding to the priority of the event on a one-to-one basis, and the event mask signal is a signal having a value indicating the maximum priority of the waiting event. By reading and analyzing the contents of the failure register 31 from the data bus, the work of identifying the failure contents becomes easy. For example, when a failure is detected in a state in which information indicating that the priority of the event being processed is 3, the maximum priority of the waiting event is 2, and the PC control signal is enabled is stored in the failure register 31, , Priority 3
Can be determined as a failure such as a PC output that executes the event of
If the PC control signal is in a disabled state, an input for controlling the PC executing the event of the priority 3 based on the difference between the priority of the event and the program currently being executed;
Alternatively, it can be determined that the event priority control unit has a cause of failure.

【００２７】以上、本発明を図示する実施例に基づいて
説明したが、本発明はこの実施例のみに限定されるもの
ではなく、この他にも種々の態様で実施可能である。特
に、図５に示した回路図は、本発明を実現するためのハ
ードウエア構成の一例として示したものであり、この他
どのような回路構成を採ってもかまわない。Although the present invention has been described based on the illustrated embodiment, the present invention is not limited to this embodiment, but can be implemented in various other modes. In particular, the circuit diagram shown in FIG. 5 is shown as an example of a hardware configuration for implementing the present invention, and any other circuit configuration may be adopted.

【００２８】[0028]

【発明の効果】以上のとおり、本発明に係るイベントド
リブン型処理装置の故障検出装置によれば、単一のカウ
ンタを用いて、現在実行中のイベント処理についての処
理時間を計測し、この処理時間が所定の設定値よりも長
い場合には、故障であると判定するようにしたため、ハ
ードウエア構成は非常に単純になる。As described above, according to the failure detection apparatus for an event-driven processing apparatus according to the present invention, the processing time for the currently executed event processing is measured using a single counter, and this processing is performed. If the time is longer than a predetermined set value, it is determined that a failure has occurred, so that the hardware configuration is very simple.

【図面の簡単な説明】[Brief description of the drawings]

【図１】一般的なイベントドリブン型処理装置の基本概
念を示す図である。FIG. 1 is a diagram showing a basic concept of a general event-driven processing apparatus.

【図２】本発明に係る故障検出の基本概念を示すタイミ
ングチャートである。FIG. 2 is a timing chart showing a basic concept of failure detection according to the present invention.

【図３】優先順位に基づく割り込みが起こった場合に、
本発明に係る故障検出を適用する方法を示すタイミング
チャートである。FIG. 3 shows that when an interrupt based on priority occurs.
5 is a timing chart showing a method for applying the fault detection according to the present invention.

【図４】本発明に係る故障検出装置におけるカウンタの
状態遷移図である。FIG. 4 is a state transition diagram of a counter in the failure detection device according to the present invention.

【図５】本発明に係る故障検出装置の具体的なハードウ
エア構成を示す回路図である。FIG. 5 is a circuit diagram showing a specific hardware configuration of the failure detection device according to the present invention.

【符号の説明】[Explanation of symbols]

１０…未処理イベント数カウントブロック １１…ＯＲ回路 １２…演算ユニット １３…レジスタ １４〜１６…論理出力ユニット ２０…処理時間カウントブロック ２１，２２…ＡＮＤ回路 ２３…フリップフロップ ２４…ウオッチドッグタイマ ２５…ＮＯＲ回路 ３０…故障判定ブロック ３１…故障レジスタ ３２…ＯＲ回路 ３３，３４…ＡＮＤ回路 DESCRIPTION OF SYMBOLS 10 ... Unprocessed event number count block 11 ... OR circuit 12 ... Operation unit 13 ... Register 14-16 ... Logic output unit 20 ... Processing time count block 21,22 ... AND circuit 23 ... Flip-flop 24 ... Watchdog timer 25 ... NOR Circuit 30: Failure determination block 31: Failure register 32: OR circuit 33, 34: AND circuit

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G01M 17/007 B60R 16/02 Continuation of front page (58) Field surveyed (Int. Cl. ⁷ , DB name) G01M 17/007 B60R 16/02

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 イベントの発生を示すイベント発生信号
が与えられたときに、発生したイベントの優先順位を考
慮して、この発生したイベントに対する所定の処理を実
行して処理完了信号を出力するイベントドリブン型処理
装置、の故障を検出する装置であって、 処理が完了していないイベント数ｎをカウントする未処
理イベント数カウント手段と、 初期値「０」から所定のクロック信号をカウントする機
能を有し、前記未処理イベント数ｎが０の状態において
イベント発生信号が与えられた時点でカウント動作を開
始し、前記未処理イベント数ｎが１の状態において処理
完了信号が与えられた時点でカウント動作を停止し、か
つ、イベント発生信号または処理完了信号が与えられる
たびにカウント値を初期値「０」に戻す処理時間カウン
ト手段と、 前記処理時間カウント手段のカウント値が所定の設定値
を越えた場合に故障検出信号を出力する故障判定手段
と、 を備えることを特徴とするイベントドリブン型処理装置
の故障検出装置。When an event occurrence signal indicating the occurrence of an event is given, an event that outputs a processing completion signal by executing a predetermined process for the occurred event in consideration of the priority of the occurred event A device for detecting a failure of a driven type processing device, comprising: an unprocessed event number counting means for counting the number of events n for which processing is not completed; and a function for counting a predetermined clock signal from an initial value “0”. When the number of unprocessed events n is 0, a count operation is started when an event occurrence signal is given, and when the number of unprocessed events n is 1, a count operation is given when a process completion signal is given. Processing time count that stops the operation and returns the count value to the initial value “0” each time an event occurrence signal or a processing completion signal is given Stage and the processing failure detection device of the count value is event-driven processing unit, characterized in that it comprises a failure determining means for outputting a failure detection signal when it exceeds a predetermined setting value of the time counting means.