JPH098783A - Clock interruption detection system - Google Patents

Abstract

PURPOSE: To reduce circuit scale and costs by composing a system of a clock interruption detection circuit for using the same frame pulse as a reference pulse for clock interruption detection and a frequency divider for dividing the frequency of the frame pulse. CONSTITUTION: This system is constituted by providing plural clock interruption detection circuits 1-3, and different clocks 4-6 and the same frame pulses 10 are respectively inputted to the clock interruption detection circuits 1-3. Namely, the frame pulse 10 is used as the reference pulse for the clock interruption detection and the same frame pulse 10 is commonly used at the clock interruption detection circuits 1-3. In this case, the frame pulse 10 is inputted through a frequency divider 11 to the clock interruption detection circuit 1. Besides, the frame pulse 10 is inputted through a frequency divider 12 to the respective clock interruption detection circuits 2 and 3. Therefore, the frame pulse 10 for clock interruption detection can be shared among the plural clock interruption detection circuits 1-3.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、クロック断検出システ
ムに関し、特に、伝送装置におけるクロック断の状態を
検出するための複数のクロック断検出回路を備えたクロ
ック断検出システムに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a clock loss detection system, and more particularly to a clock loss detection system including a plurality of clock loss detection circuits for detecting a clock loss state in a transmission device.

【０００２】[0002]

【従来の技術】伝送装置、例えばデジタル伝送装置で
は、クロック発生回路などから受信したクロック、また
は受信したデータから抽出したクロックによって動作す
る構成としている。このような伝送回路に使用されるク
ロック断検出回路としては、例えば、特開平５−３１６
０８８号公報に記載されたものが知られている。この従
来の回路を図４に示す。このクロック断検出回路は、回
路構成を簡単にすることで回路基板上における占有面積
を少なくしてコストを抑制することを目的としたもので
あり、第１のクロック監視手段４１、第２のクロック監
視手段４２、並びに判定手段４３などから構成される。2. Description of the Related Art A transmission apparatus, for example, a digital transmission apparatus is configured to operate by a clock received from a clock generation circuit or the like or a clock extracted from received data. An example of a clock loss detection circuit used in such a transmission circuit is, for example, Japanese Patent Laid-Open No. 5-316.
The one described in Japanese Patent No. 088 is known. This conventional circuit is shown in FIG. This clock break detection circuit is intended to reduce the cost by reducing the occupied area on the circuit board by simplifying the circuit configuration. The first clock monitoring means 41 and the second clock The monitoring unit 42 and the determination unit 43 are included.

【０００３】第１のクロック監視手段４１は、クロック
ＩＣＫとフレームパルスＩＦＰとを入力して、フレーム
パルスＩＦＰがローレベルの場合に、クロックＩＣＫの
クロック断を検出して、第１の検出パルスＰ１を出力す
る。第２のクロック監視手段４２は、クロックＩＣＫと
フレームパルスＩＦＰとを入力して、フレームパルスＩ
ＦＰがハイレベルの場合に、クロックＩＣＫのクロック
断を検出して、第２の検出パルスＰ２を出力する。判定
手段３は、第１の検出パルスＰ１、第２の検出パルスＰ
２、並びにフレームパルスＩＦＰを入力し、フレームパ
ルスＩＦＰの所定周期毎にクロック断信号ＯＣＬＫＤＮ
を出力するか否かを判定する。The first clock monitoring means 41 inputs the clock ICK and the frame pulse IFP, detects the clock interruption of the clock ICK when the frame pulse IFP is at a low level, and detects the first detection pulse P1. Is output. The second clock monitoring means 42 inputs the clock ICK and the frame pulse IFP and inputs the frame pulse I
When FP is at the high level, the clock interruption of the clock ICK is detected and the second detection pulse P2 is output. The determination means 3 includes a first detection pulse P1 and a second detection pulse P
2, and the frame pulse IFP is input, and the clock break signal OCLKDN is generated at every predetermined cycle of the frame pulse IFP.
Is output.

【０００４】この従来のクロック断検出回路では、第１
のクロック監視手段１によって、フレームパルスＩＦＰ
がローレベルの場合にクロックＩＣＫを監視し、クロッ
クＩＣＫが入力されなかった場合には、第１の検出パル
スＰ１を出力する。また、第２の監視手段２によって、
フレームパルスＩＦＰがハイレベルの場合にクロックＩ
ＣＫを監視し、クロックＩＣＫが入力されなかった場合
には第２の検出パルスＰ２を監視する。そして、判定手
段３は、ハイレベルの第１の検出パルスＰ１またはＰ２
が入力された場合に、フレームパルスＩＦＰに同期して
ハイレベルのクロック断信号ＯＣＬＫＤＮを出力する。In this conventional clock loss detection circuit, the first
Of the frame pulse IFP by the clock monitoring means 1 of
Is low level, the clock ICK is monitored, and when the clock ICK is not input, the first detection pulse P1 is output. Also, by the second monitoring means 2,
Clock I when frame pulse IFP is at high level
CK is monitored, and if the clock ICK is not input, the second detection pulse P2 is monitored. Then, the determination means 3 uses the high-level first detection pulse P1 or P2.
Is input, the high level clock interruption signal OCLKDN is output in synchronization with the frame pulse IFP.

【０００５】[0005]

【発明が解決しようとする課題】ところで、例えばデジ
タル伝送装置、あるいは発振器の出力により動作するＣ
ＰＵまたはディスクリートＩＣなどにより機能するデジ
タル回路などを搭載した警報装置や制御装置において
は、伝送路クロックや発振器の出力クロックなどの複数
のクロック断検出をすることが必要となる。By the way, for example, a digital transmission device, or a C operated by an output of an oscillator.
In an alarm device or control device equipped with a digital circuit or the like that functions as a PU or a discrete IC, it is necessary to detect a plurality of clock breaks such as a transmission path clock and an oscillator output clock.

【０００６】ところが、上記従来のクロック断検出回路
は、クロック断検出の対象となるクロックが１本の場合
を想定したものなので、上記のように複数のクロック断
検出が必要とされる場合において、これらのクロック断
検出時間がそれぞれ異なった場合には、各クロック断検
出回路毎に異なるクロックが必要となる。このため、ク
ロック断検出の基準となるフレームパルスの発生源がク
ロック断検出回路毎に必要となり、回路規模やコスト高
を招くという問題があった。この結果、上記の警報装置
や制御装置などにおける、フレームパルスの発生源とな
る発振器などの実装部品が増加してしまう。However, since the above-described conventional clock loss detection circuit assumes a case where there is only one clock subject to clock loss detection, when a plurality of clock loss detections are required as described above, If these clock loss detection times differ, different clocks are required for each clock loss detection circuit. Therefore, a frame pulse generation source serving as a reference for clock loss detection is required for each clock loss detection circuit, which causes a problem of increase in circuit scale and cost. As a result, the number of mounted components such as oscillators, which are the source of frame pulses, increases in the above-mentioned alarm device and control device.

【０００７】本発明の課題は、上記問題点に鑑み、クロ
ック断検出時間の異なる複数のクロック断を検出するク
ロック断検出システムにおける回路規模及びコストの低
減を図ることにある。In view of the above problems, it is an object of the present invention to reduce the circuit scale and cost in a clock loss detection system that detects a plurality of clock losses with different clock loss detection times.

【０００８】[0008]

【課題を解決するための手段】本発明のクロック断検出
システムは、それぞれ異なるクロックが入力されるとと
もに、同じフレームパルスをクロック断検出の基準パル
スとして使用する複数のクロック断検出回路と、前記複
数のクロック断検出回路の少なくとも１つのフレームパ
ルス入力端子に設けられた前記フレームパルスを分周す
る分周器とからなることを特徴とする。ここで、分周回
路は、フレームパルスを１／Ｎに分周するものであり、
Ｎはクロック断検出回路におけるクロック断検出時間に
応じて選定されるものである。A clock loss detection system according to the present invention is provided with a plurality of clock loss detection circuits which respectively receive different clocks and use the same frame pulse as a reference pulse for clock loss detection. And a frequency divider provided at at least one frame pulse input terminal of the clock loss detection circuit for frequency-dividing the frame pulse. Here, the frequency dividing circuit divides the frame pulse into 1 / N,
N is selected according to the clock loss detection time in the clock loss detection circuit.

【０００９】[0009]

【作用】本発明のクロック断検出システムでは、複数の
クロック断検出回路にそれぞれ異なるクロックと同じフ
レームパルスが入力され、複数のクロック断検出回路
は、フレームパルスを基準パルスとしてそれぞれクロッ
ク断検出を行う。そして、クロック断検出回路に設けら
れた分周回路によって、各クロック断検出回路における
クロック断検出時間が異なる場合でも同じフレームパル
スをクロック断検出の基準パルスとして使用することが
できる。この結果、クロック断検出回路におけるクロッ
ク断検出時間が異なる場合においてもクロック断検出用
のフレームパルスを複数のクロック断検出回路において
共用することができる。In the clock loss detection system of the present invention, the same frame pulse as a different clock is input to each of the plurality of clock loss detection circuits, and each of the plurality of clock loss detection circuits performs clock loss detection using the frame pulse as a reference pulse. . The same frame pulse can be used as a reference pulse for clock loss detection even when the clock loss detection time in each clock loss detection circuit is different by the frequency dividing circuit provided in the clock loss detection circuit. As a result, even if the clock loss detection time in the clock loss detection circuit is different, the frame pulse for clock loss detection can be shared by the plurality of clock loss detection circuits.

【００１０】[0010]

【実施例】以下に、本発明のクロック断検出システムの
実施例を説明する。図１に、本発明のクロック断検出シ
ステムの実施例を示す。このクロック断検出システム
は、複数のクロック断検出回路１〜３を備えて構成さ
れ、また、クロック断検出回路１〜３には、異なるクロ
ック４〜６、並びに同じフレームパルス１０がそれぞれ
入力されている。つまり、クロック断検出の基準パルス
としてフレームパルス１０を用い、同じフレームパルス
１０をクロック断検出回路１〜３において共通に使用し
ている。ここで、クロック断検出回路１においては、フ
レームパルス１０は分周回路１１を介して入力されてい
る。また、クロック断検出回路２と３においては、フレ
ームパルス１０は分周回路１２を介してそれぞれ入力さ
れている。Embodiments of the clock loss detection system of the present invention will be described below. FIG. 1 shows an embodiment of the clock loss detection system of the present invention. The clock loss detection system is configured to include a plurality of clock loss detection circuits 1 to 3, and different clocks 4 to 6 and the same frame pulse 10 are input to the clock loss detection circuits 1 to 3, respectively. There is. That is, the frame pulse 10 is used as a reference pulse for clock loss detection, and the same frame pulse 10 is commonly used in the clock loss detection circuits 1 to 3. Here, in the clock loss detection circuit 1, the frame pulse 10 is input via the frequency dividing circuit 11. Further, in the clock loss detection circuits 2 and 3, the frame pulse 10 is input via the frequency dividing circuit 12, respectively.

【００１１】クロック断検出回路１〜３は、例えば図４
に示す従来のデジタル回路とそれぞれ同じ構成のもので
ある。つまり、第１のクロック監視手段４１、第２のク
ロック監視手段４２、並びに判定手段４３などから構成
される。そして、第１のクロック監視手段４１によって
フレームパルスＩＦＰがローレベルのときにクロックＩ
ＦＰを監視し、クロックＩＣＫが入力されない場合にク
ロック断を検出して第１の検出パルスＰ１を出力する。
また、第２のクロック監視手段４２によってフレームパ
ルスＩＦＰがハイレベルのときにクロックＩＣＫを監視
し、クロックＩＣＫが入力されない場合にクロック断を
検出して第２の検出パルスＰ２を出力する。判定手段３
は、ハイレベルの第１の検出パルスＰ１または第２の検
出パルスＰ２が入力したときに、フレームパルスＩＦＰ
に同期してハイレベルのクロック断信号ＯＣＬＫＤＮを
出力する。The clock loss detection circuits 1 to 3 are, for example, as shown in FIG.
It has the same structure as the conventional digital circuit shown in FIG. That is, it is composed of the first clock monitoring means 41, the second clock monitoring means 42, the judging means 43, and the like. Then, when the frame pulse IFP is at the low level, the first clock monitoring means 41 causes the clock I
The FP is monitored, and when the clock ICK is not input, the clock interruption is detected and the first detection pulse P1 is output.
Further, the second clock monitoring means 42 monitors the clock ICK when the frame pulse IFP is at the high level, and detects the clock interruption and outputs the second detection pulse P2 when the clock ICK is not input. Judgment means 3
Is the frame pulse IFP when the high level first detection pulse P1 or second detection pulse P2 is input.
And outputs a high level clock disconnection signal OCLKDN.

【００１２】このようにして、クロック断検出回路１〜
３は、それぞれクロック４〜６の入力が一定時間、つま
り所定の断検出時間以上断状態である場合に、それぞれ
クロック断信号７〜９を出力する。そして、クロック４
〜６はそれぞれ異なる断検出時間を必要とするものであ
る。In this way, the clock loss detection circuits 1 to 1
3 outputs clock disconnection signals 7 to 9, respectively, when the inputs of clocks 4 to 6 are in a disconnection state for a fixed time, that is, a disconnection detection time longer than a predetermined time. And clock 4
6 to 6 require different disconnection detection times.

【００１３】ここで、この種の断検出時間は、フレーム
周期の整数倍の±５０％程度の精度で問題がないのが一
般的であり、優先順次をつけられる程度で足りる。そこ
で、断検出時間の違いは、分周回路１１あるいは１２に
よってフレームパルス長を例えば２倍にのばすことによ
り断検出時間を２倍にしてやることで、十分機能を満た
すことができる。Here, this kind of disconnection detection time generally has no problem with an accuracy of about ± 50%, which is an integral multiple of the frame period, and it is sufficient to give priority order. Therefore, the disconnection detection time can be sufficiently fulfilled by doubling the disconnection detection time by, for example, doubling the frame pulse length by the frequency dividing circuit 11 or 12.

【００１４】なお、図１に示した実施例では、クロック
断検出回路１〜３にはそれぞれ分周回路１１または１２
を介してフレームパルス１２が入力されているが、本発
明はこのような構成に限定されず、種々の態様が可能で
ある。このことを図２を参照して説明すれば次の通りで
ある。In the embodiment shown in FIG. 1, each of the clock loss detection circuits 1 to 3 has a frequency dividing circuit 11 or 12, respectively.
Although the frame pulse 12 is input via the above, the present invention is not limited to such a configuration, and various modes are possible. This will be described below with reference to FIG.

【００１５】図２は、本発明に係るクロック断検出シス
テムにおいて分周器を省いた構成の一例を示したもので
ある。つまり、クロック断検出システムは、複数のクロ
ック断検出回路２１〜２３を備えて構成され、また、ク
ロック断検出回路２１〜２３には、異なるクロック２４
〜２６、並びに同じフレームパルス２０がそれぞれ入力
されている。そして、本発明においては、この図２の構
成において、クロック検出回路２１〜２３の内の少なく
とも１つにおいて、フレームパルス２０を分周回路を介
して入力する構成とすれば良いのである。FIG. 2 shows an example of a configuration in which the frequency divider is omitted in the clock loss detection system according to the present invention. That is, the clock loss detection system is configured to include a plurality of clock loss detection circuits 21 to 23, and the clock loss detection circuits 21 to 23 have different clocks 24.
26 to 26 and the same frame pulse 20 are input. Further, in the present invention, in the configuration of FIG. 2, at least one of the clock detection circuits 21 to 23 may be configured to input the frame pulse 20 via the frequency dividing circuit.

【００１６】図３は、本発明のクロック断検出システム
を警報装置に適用した例を示したものである。この例で
は、警報装置内のクロック断検出システムを構成する複
数のクロック断検出回路は複数のパッケージ３０１〜３
０ｎ上にそれぞれ設けられている。つまり、パッケージ
３０１を例にとれば、パッケージ３０１上には１つのク
ロック断検出回路３１が設けられている。クロック断検
出回路３１は、入力されたクロック３２を、フレームパ
ルス３８を基準パルスとしてクロック断検出をする。FIG. 3 shows an example in which the clock loss detection system of the present invention is applied to an alarm device. In this example, the plurality of clock loss detection circuits that constitute the clock loss detection system in the alarm device include a plurality of packages 301 to 301.
0n respectively. That is, taking the package 301 as an example, one clock break detection circuit 31 is provided on the package 301. The clock loss detection circuit 31 detects the clock loss of the input clock 32 using the frame pulse 38 as a reference pulse.

【００１７】クロック断検出回路３１のクロック断信号
は、パラレル／シリアル（Ｐ／Ｓ）変換器３３に入力さ
れる。パラレル／シリアル変換器３３は、並列入力され
た上記のクロック断信号と他のアラーム信号３４を直列
に変換し、デコーダ３６により制御される論理回路（増
幅器）３５を経て警報シリアル信号３７として出力され
る。The clock loss signal of the clock loss detection circuit 31 is input to the parallel / serial (P / S) converter 33. The parallel / serial converter 33 serially converts the clock input signal and the other alarm signal 34, which are input in parallel, and outputs the alarm serial signal 37 via a logic circuit (amplifier) 35 controlled by a decoder 36. It

【００１８】ここで、各パッケージ３０１〜３０ｎ上の
クロック断検出回路は、同じフレームパルス３８をクロ
ック断検出の基準パルスとしている。この場合、少なく
とも１つのパッケージ３０１〜３０ｎ上のクロック断検
出回路の少なくとも１つは、上記のような分周回路を介
してフレームパルス３８が入力される。このように、フ
レームパルスを複数のパッケージ３０１〜３０ｎにおい
てクロック断検出用としてそれぞれ使用することによ
り、回路の大幅な削減が図れる。Here, the clock break detection circuit on each of the packages 301 to 30n uses the same frame pulse 38 as a reference pulse for clock break detection. In this case, the frame pulse 38 is input to at least one of the clock loss detection circuits on at least one of the packages 301 to 30n via the frequency dividing circuit as described above. As described above, by using the frame pulse for detecting the clock break in each of the plurality of packages 301 to 30n, the circuit can be significantly reduced.

【００１９】[0019]

【発明の効果】以上の説明から明らかなように、本発明
によれば、複数のクロック断検出回路を必要とするクロ
ック断検出システムにおいて、クロック断検出回路にお
けるクロック断検出時間が異なる場合においても、クロ
ック断検出用のフレームパルスを複数のクロック断検出
回路において共用することができる結果、回路規模及び
コストの低減を図ることができる。As is apparent from the above description, according to the present invention, in a clock loss detection system that requires a plurality of clock loss detection circuits, even when the clock loss detection times in the clock loss detection circuits are different. Since the frame pulse for clock loss detection can be shared by a plurality of clock loss detection circuits, the circuit scale and cost can be reduced.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明のクロック断検出システムの実施例の説
明図。FIG. 1 is an explanatory diagram of an embodiment of a clock loss detection system of the present invention.

【図２】本発明に係るクロック断検出システムの説明
図。FIG. 2 is an explanatory diagram of a clock loss detection system according to the present invention.

【図３】本発明のクロック断検出システムを警報装置に
適用した例の説明図。FIG. 3 is an explanatory diagram of an example in which the clock loss detection system of the present invention is applied to an alarm device.

【図４】従来のクロック断検出回路の説明図。FIG. 4 is an explanatory diagram of a conventional clock loss detection circuit.

【符号の説明】[Explanation of symbols]

１〜３，２１〜２３ クロック断検出回路 ４〜６，２４〜２６ クロック １０，２０ フレームパルス １１，１２ 分周回路 ４１ 第１のクロック監視手段 ４２ 第２のクロック監視手段 ４３ 判定手段 1 to 3, 21 to 23 Clock loss detection circuit 4 to 6, 24 to 26 clock 10, 20 frame pulse 11, 12 frequency divider circuit 41 First clock monitoring means 42 Second clock monitoring means 43 Judging means

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】 それぞれ異なるクロックが入力されると
ともに、同じフレームパルスをクロック断検出の基準パ
ルスとして使用する複数のクロック断検出回路と、 前記複数のクロック断検出回路の少なくとも１つのフレ
ームパルス入力端子に設けられた前記フレームパルスを
分周する分周器とからなることを特徴とするクロック断
検出システム。1. A plurality of clock loss detection circuits which respectively input different clocks and use the same frame pulse as a reference pulse for clock loss detection, and at least one frame pulse input terminal of the plurality of clock loss detection circuits. A clock loss detection system comprising: a frequency divider provided in the frequency divider for dividing the frame pulse. 【請求項２】 前記分周回路は前記フレームパルスを１
／Ｎに分周するものであり、前記Ｎが前記クロック断検
出回路におけるクロック断検出時間に応じて選定される
ことを特徴とする請求項１記載のクロック断検出システ
ム。2. The frequency divider circuit divides the frame pulse by one.
The clock loss detection system according to claim 1, wherein the frequency is divided into / N, and the N is selected according to a clock loss detection time in the clock loss detection circuit.