JPH08288843A - Pll synthesizer - Google Patents
Pll synthesizerInfo
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- JPH08288843A JPH08288843A JP7083999A JP8399995A JPH08288843A JP H08288843 A JPH08288843 A JP H08288843A JP 7083999 A JP7083999 A JP 7083999A JP 8399995 A JP8399995 A JP 8399995A JP H08288843 A JPH08288843 A JP H08288843A
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- JP
- Japan
- Prior art keywords
- output
- storage means
- voltage
- counter
- signal
- Prior art date
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- Pending
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はチャージポンプを有する
ＰＬＬシンセサイザに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a PLL synthesizer having a charge pump.
【０００２】[0002]
【従来の技術】ＰＬＬシンセサイザはラジオや携帯用電
話機等に多く使用されている。このＰＬＬシンセサイザ
には位相比較器からの位相差信号を低域濾波器への電圧
に変換するチャージポンプがある。このチャージポンプ
は例えば実公昭５８−２２３４３号公報に開示される如
く、２つのＦＥＴ（Field Effect Transisitor）で構成
される。チャージポンプの動作について説明する。図５
は図６に示す様なチャージポンプ（１５）を有するＰＬ
Ｌシンセサイザのブロック図であり、図７は位相比較器
（φ／Ｄ）（５）とチャージポンプ（１５）の動作を示
すタイミングチャートである。これらの図のfpはプログ
ラマブル分周器で分周された電圧制御発振器からの出力
であり、frは分周器で分周された基準周波数発振器から
の出力である。fp及びfrが位相比較器に入力されると、
fpの位相がfrよりも進んでいる間だけ位相比較器のアッ
プ信号PuがLowとなり、fpの位相がfrよりも遅れている
間は位相比較器のダウン信号PdがLowとなる。fpとfrが
いずれもHighであればチャージポンプの各ＦＥＴは共に
オフ状態にあり、低域濾波器（１２）のコンデンサーは
一定電位を保持し、ロックを保持する。しかし、PuがLo
wになると低域濾波器（１２）のコンデンサーを充電さ
せ、PdがLowになると低域濾波器のコンデンサーを放電
させる。かくして、電圧制御発振器からは常に安定した
発振周波数を得ることができる。2. Description of the Related Art PLL synthesizers are widely used in radios, mobile phones and the like. This PLL synthesizer has a charge pump that converts the phase difference signal from the phase comparator into a voltage to the low pass filter. This charge pump is composed of two FETs (Field Effect Transistors) as disclosed in, for example, Japanese Utility Model Publication 58-22343. The operation of the charge pump will be described. Figure 5
Is a PL having a charge pump (15) as shown in FIG.
FIG. 7 is a block diagram of the L synthesizer, and FIG. 7 is a timing chart showing the operations of the phase comparator (φ / D) (5) and the charge pump (15). In these figures, fp is the output from the voltage controlled oscillator divided by the programmable frequency divider, and fr is the output from the reference frequency oscillator divided by the frequency divider. When fp and fr are input to the phase comparator,
The up signal Pu of the phase comparator is low only while the phase of fp is ahead of fr, and the down signal Pd of the phase comparator is low while the phase of fp is behind fr. When both fp and fr are High, both FETs of the charge pump are in the off state, and the capacitor of the low pass filter (12) holds a constant potential and holds the lock. But Pu is Lo
When it becomes w, the capacitor of the low-pass filter (12) is charged, and when Pd becomes Low, the capacitor of the low-pass filter is discharged. Thus, a stable oscillation frequency can always be obtained from the voltage controlled oscillator.
【０００３】[0003]
【発明が解決しようとする課題】従来のチャージポンプ
は上述のようなアナログのＦＥＴで構成されているため
に、制御回路で制御したり、チャージポンプの値を記憶
することが容易ではなかった。このために、チャージポ
ンプの値に基づいて、省電力や温度補正等のＰＬＬ動作
の制御が困難であった。また、チャージポンプの制御は
困難であった為、従来のＰＬＬ制御は分周比の変更が行
われた場合、そのときの状態から帰還制御を開始するた
めに、分周比の変更が大きく行われた場合は、ロックア
ップ時間が長くかかるという問題があった。Since the conventional charge pump is composed of the analog FET as described above, it is not easy to control it by the control circuit or store the value of the charge pump. Therefore, it is difficult to control the PLL operation such as power saving and temperature correction based on the value of the charge pump. Further, since it is difficult to control the charge pump, in the conventional PLL control, when the division ratio is changed, the feedback control is started from the state at that time, so that the division ratio is largely changed. If this happens, there was a problem that the lockup time would be long.
【０００４】さらに、上述の如く従来例のチャージポン
プは充電と放電により低域濾波器の制御電圧を補正して
いたために、ロックアップ時間を短縮するには低域濾波
器（１２）の時定数を変化させる必要があった。このた
めに、図８に示すようにチャージポンプ（１５），（１
６）を２つ設けてこれをＣＯＮＴ信号で切り替えたり、
抵抗を２つ設けてこれをスイッチ（１７）で切り替える
必要があった。Further, as described above, the conventional charge pump corrects the control voltage of the low-pass filter by charging and discharging, so that the time constant of the low-pass filter (12) can be shortened in order to shorten the lockup time. Had to change. To this end, charge pumps (15), (1
6) Two are provided and switched by the CONT signal,
It was necessary to provide two resistors and switch them with the switch (17).
【０００５】[0005]
【課題を解決するための手段】本発明はかかる点に鑑み
てなされたもので、その第１の特徴は、チャージポンプ
が、前記アップ信号Pu及びダウン信号Pdの位相差をカウ
ントするカウンタと、該カウンタの出力値を保持するラ
ッチと、該ラッチの出力をアナログ信号に変換するデジ
タルアナログコンバータとで構成されることである。The present invention has been made in view of the above points, and a first feature thereof is that a charge pump counts a phase difference between the up signal Pu and the down signal Pd, and It is composed of a latch that holds the output value of the counter and a digital-analog converter that converts the output of the latch into an analog signal.
【０００６】第２の特徴は、前記カウンタの出力に係る
データを記憶する記憶手段と、該記憶手段に基づき前記
制御電圧の変動を制御する制御回路を備えたことであ
る。A second feature is that the storage means for storing the data relating to the output of the counter and the control circuit for controlling the fluctuation of the control voltage based on the storage means are provided.
【０００７】第３の特徴は前記カウンタの出力値とプロ
グラマブル分周器の分周比の相関関係を記憶する記憶手
段と、分周比の変更があるとき、前記記憶手段に基づき
変更する分周比に対応する前記カウンタの出力値でもっ
て前記ラッチを制御する制御回路を備えることである。A third feature is that the storage means for storing the correlation between the output value of the counter and the division ratio of the programmable frequency divider, and the frequency division which is changed based on the storage means when the division ratio is changed. A control circuit for controlling the latch by the output value of the counter corresponding to the ratio is provided.
【０００８】第４の特徴は記憶手段とを備え、前記制御
回路は、ラッチの出力を前記記憶手段に記憶させ、前記
記憶手段に記憶されたラッチの出力をデジタルアナログ
コンバータに出力し、電圧制御発振器とデジタルアナロ
グコンバータ間の少なくとも１箇所を遮断することであ
る。A fourth characteristic is that the control circuit stores the output of the latch in the storage means, outputs the output of the latch stored in the storage means to the digital-analog converter, and controls the voltage. It is to cut off at least one place between the oscillator and the digital-analog converter.
【０００９】第５の特徴はプログラマブル分周器を不動
作にさせることにより省電力動作を行わせる制御回路
と、記憶手段とを備え、前記制御回路は、省電力動作直
前の前記カウンタの出力を前記記憶手段に記憶させ、省
電力動作時に前記記憶手段に基づき前記ラッチを制御す
ることにより、省電力動作直前の前記低域濾波器の出力
制御電圧を保持することである。A fifth feature is provided with a control circuit for performing a power saving operation by disabling the programmable frequency divider, and a storage means, wherein the control circuit outputs the output of the counter immediately before the power saving operation. This is to hold the output control voltage of the low-pass filter immediately before the power saving operation by storing it in the storage means and controlling the latch based on the storage means during the power saving operation.
【００１０】第６の特徴は温度補正可能な基準周波数発
振器と、所定の分周比における前記カウンタの出力値と
基準周波数発振器の温度の相関関係を記憶する記憶手段
と、前記記憶手段に基づき所定の分周比における前記カ
ウンタの出力値でもって基準周波数発振器を温度補正す
る制御回路を備えることである。A sixth feature is that a temperature-correctable reference frequency oscillator, storage means for storing the correlation between the output value of the counter and the temperature of the reference frequency oscillator at a predetermined frequency division ratio, and a predetermined value based on the storage means. A control circuit for correcting the temperature of the reference frequency oscillator with the output value of the counter at the frequency division ratio of
【００１１】[0011]
【作用】チャージポンプを制御や出力の記憶が容易なも
ので構成することができる。これにより、プログラマブ
ル分周器を不動作にする省電力や、ロックアップ時間の
短縮や、基準周波数発振器を温度補正させる。The function of the charge pump can easily be controlled and the output can be stored. This saves power by disabling the programmable frequency divider, shortens lockup time, and corrects the temperature of the reference frequency oscillator.
【００１２】[0012]
【実施例】本発明の実施例を図に基づき説明する。図１
はＰＬＬシンセサイザのブロック図である。（１）は電
圧制御発振器（ＶＣＯ）であり、所望の周波数を外部に
出力する。（２）はプログラマブル分周器（Ｐ／Ｄ）で
あり、電圧制御発振器（１）の出力を可変的に分周す
る。（３）は温度補償水晶発振器（ＴＣＸＯ）であり、
発振周波数を微調整可能である。（４）は分周器であ
り、温度補償水晶発振器（３）の出力を分周する。
（５）は位相比較器（φ／Ｄ）であり、分周された電圧
制御発振器（１）の出力fpと分周された温度補償水晶発
振器（３）の出力frの位相差及びロックの検出を出力す
る。位相差はアップ信号Puとダウン信号Pdで出力され
る。（６）はチャージポンプであり、位相比較器（５）
からのアップ信号Pu及びダウン信号Pdを電圧に変換す
る。位相比較器（５）とチャージポンプ（６）を合わせ
て広義の位相比較器（７）という。これに対し、チャー
ジポンプ（６）を含まない（５）は狭義の位相比較器で
ある。ここでは、狭義の位相比較器を単に位相比較器と
いう。Embodiments of the present invention will be described with reference to the drawings. FIG.
FIG. 3 is a block diagram of a PLL synthesizer. (1) is a voltage controlled oscillator (VCO), which outputs a desired frequency to the outside. A programmable frequency divider (P / D) (2) variably divides the output of the voltage controlled oscillator (1). (3) is a temperature-compensated crystal oscillator (TCXO),
The oscillation frequency can be finely adjusted. (4) is a frequency divider, which divides the output of the temperature-compensated crystal oscillator (3).
(5) is a phase comparator (φ / D), which detects a phase difference between the frequency-divided output fp of the voltage-controlled oscillator (1) and the frequency-divided output of the temperature-compensated crystal oscillator (3) and lock. Is output. The phase difference is output by the up signal Pu and the down signal Pd. (6) is a charge pump, and a phase comparator (5)
The up signal Pu and the down signal Pd from are converted into a voltage. The phase comparator (5) and the charge pump (6) are collectively called a phase comparator (7) in a broad sense. On the other hand, (5) which does not include the charge pump (6) is a phase detector in a narrow sense. Here, the phase comparator in the narrow sense is simply called a phase comparator.
【００１３】チャージポンプ（６）はクロックパルス
（８），アップダウンカウンタ（Up/Downカウンタ）
（９），ラッチ（Latch）（１０）とデジタルアナログ
コンバータ（ＤＡＣ）（１１）より構成される。アップ
ダウンカウンタ（９）は位相比較器（５）からのアップ
信号Pu及びダウン信号Pdより各位相差をカウントする。
クロックパルス（８）はアップダウンカウンタ（９）の
カウントのための基準パルス信号を送出する。ラッチ
（１０）はアップダウンカウンタ（９）の出力を保持す
る。即ち、アップダウンカウンタ（９）の出力を一時的
に記憶することができる。デジタルアナログコンバータ
（１１）はデジタル信号であるラッチ（１０）の出力を
カウント値に応じた電圧に変更する。（１２）は低域濾
波器（ＬＰＦ）であり、デジタルアナログコンバータ
（１１）の出力電圧に基づいて電圧制御発振器（１）へ
の制御電圧を補正する。The charge pump (6) is a clock pulse (8) and an up / down counter (Up / Down counter).
(9), Latch (10) and digital-analog converter (DAC) (11). The up / down counter (9) counts each phase difference from the up signal Pu and the down signal Pd from the phase comparator (5).
The clock pulse (8) sends out a reference pulse signal for counting of the up / down counter (9). The latch (10) holds the output of the up / down counter (9). That is, the output of the up / down counter (9) can be temporarily stored. The digital-analog converter (11) changes the output of the latch (10), which is a digital signal, to a voltage according to the count value. A low-pass filter (LPF) (12) corrects the control voltage to the voltage controlled oscillator (1) based on the output voltage of the digital-analog converter (11).
【００１４】（１３）は制御回路であり、各部を制御す
る。（１４）はＲＡＭやＲＯＭ等の記憶手段であり、制
御回路（１３）の動作に必要なデータを記憶する。例え
ば、アップダウンカウンタ（９）の出力に対する分周比
や温度の相関関係を記憶する。(13) is a control circuit, which controls each part. Reference numeral (14) is a storage means such as a RAM or a ROM, which stores data necessary for the operation of the control circuit (13). For example, the correlation of the frequency division ratio and the temperature with respect to the output of the up / down counter (9) is stored.
【００１５】１２は位相比較器（５）とアップダウンカ
ウンタ（９）の動作を示すタイミングチャートである。
プログラマブル分周器（２）の出力fp及び分周器（４）
の出力frが位相比較器（５）に入力されると、fpの位相
がfrよりも進んでいる間だけ位相比較器（５）のアップ
信号PuがLowとなり、fpの位相がfrよりも遅れている間
は位相比較器（５）のダウン信号PdがLowとなる。PuとP
dのLowのパルス幅はfpとfrの位相差を示している。この
パルス幅をクロックパルス（８）と論理素子（インバー
タとＡＮＤゲート）によりHighのパルス幅で表す信号
（Pu’及びPd’）に変換する。アップダウンカウンタ
（９）はこのPu’及びPd’のパルス数をカウントしてそ
の値をデシタル信号として出力する。アップダウンカウ
ンタ（９）のデジタル出力信号はラッチ（１０）にて保
持され、デジタルアナログコンバータ（１１）にてカウ
ント値（位相差）に応じた電圧（アナログ）に変換され
る。この電圧にて低域濾波器（１２）の制御電圧が補正
される。Reference numeral 12 is a timing chart showing the operations of the phase comparator (5) and the up / down counter (9).
Output fp of programmable frequency divider (2) and frequency divider (4)
When the output fr of is input to the phase comparator (5), the up signal Pu of the phase comparator (5) becomes Low only while the phase of fp is ahead of fr, and the phase of fp lags behind fr. During this period, the down signal Pd of the phase comparator (5) becomes Low. Pu and P
The low pulse width of d indicates the phase difference between fp and fr. This pulse width is converted into signals (Pu 'and Pd') represented by a high pulse width by the clock pulse (8) and the logic element (inverter and AND gate). The up-down counter (9) counts the number of pulses of Pu 'and Pd' and outputs the value as a digital signal. The digital output signal of the up / down counter (9) is held by the latch (10) and converted into a voltage (analog) according to the count value (phase difference) by the digital-analog converter (11). The control voltage of the low pass filter (12) is corrected by this voltage.
【００１６】このようにして、fpの位相がfrよりも進ん
でおれば低域濾波器（１２）の制御電圧が上昇させら
れ、fpの位相がfrよりも遅れている間は低域濾波器（１
２）の制御電圧が降下させられる。かくして、電圧制御
発振器からは常に安定した発振周波数を得ることができ
る。In this way, if the phase of fp is ahead of fr, the control voltage of the low-pass filter (12) is raised, and while the phase of fp is behind fr, the low-pass filter is delayed. (1
The control voltage of 2) is lowered. Thus, a stable oscillation frequency can always be obtained from the voltage controlled oscillator.
【００１７】以上が本発明の基本構成と基本動作であ
り、以下のような特徴を有する。The above is the basic configuration and basic operation of the present invention, and has the following features.
【００１８】従来例のチャージポンプは充電と放電に
より低域濾波器（１２）の制御電圧を補正していたため
に、ロックアップ時間を短縮するには低域濾波器（１
２）の時定数を変化させる必要があった。このために、
図８に示すようにチャージポンプを２つ設けてこれを切
り替えたり、抵抗を２つ設けてこれを切り替える必要が
あった。しかしながら、本発明のチャージポンプは直接
電圧を発生するために、また、電圧制御発振器（１）に
対する印加電圧のスピードアップ／スピードダウンはク
ロックパルス（８）の速度に依存するために低域濾波器
（１２）の時定数を考慮する必要はなく、従来のように
チャージポンプや抵抗を２重にもったり、これを切り替
える動作は必要としない。Since the charge pump of the conventional example corrects the control voltage of the low-pass filter (12) by charging and discharging, the low-pass filter (1
It was necessary to change the time constant of 2). For this,
As shown in FIG. 8, it is necessary to provide two charge pumps and switch them, or to provide two resistors and switch them. However, since the charge pump of the present invention directly generates the voltage, and the speedup / speeddown of the applied voltage to the voltage controlled oscillator (1) depends on the speed of the clock pulse (8), the low-pass filter is used. It is not necessary to consider the time constant of (12), and it is not necessary to double the charge pumps and resistors or to switch them as in the conventional case.
【００１９】チャージポンプ（６）内部での処理がデ
ジタル信号であるために、マイクロコンピュータやＲＡ
Ｍや論理素子等を使用したデジタル制御が容易である。Since the processing inside the charge pump (6) is a digital signal, the microcomputer or RA
Digital control using M and logic elements is easy.
【００２０】従来のＰＬＬ制御は、分周比の変更が行
われた場合、そのときの状態から帰還制御を開始するた
めに、分周比の変更が大きく行われた場合は、ロックア
ップ時間が長くかかる。本発明の制御回路（１３）は、
図３に示す如く、キー操作等にて分周比の設定変更が行
われた場合（Ｓ１のＹ）、記憶手段（１４）より分周比
とアップダウンカウンタ（９）の出力値との相関関係を
読み出す（Ｓ２）。相関関係はそれそれの分周比に対応
したアップダウンカウンタ（９）出力値の表形式でもよ
く、最小二乗法等の統計学による関数でもよい。この相
関関係により、分周比の変化値に対応するアップダウン
カウンタ（９）の変化値を計算し、この値をアップダウ
ンカウンタ（９）へ出力する（Ｓ３）。この値を初期値
として、ＰＬＬの帰還動作を行う（Ｓ４）。In the conventional PLL control, when the frequency division ratio is changed, the feedback control is started from the state at that time. Therefore, when the frequency division ratio is largely changed, the lockup time is increased. It takes a long time. The control circuit (13) of the present invention is
As shown in FIG. 3, when the setting of the frequency division ratio is changed by a key operation or the like (Y in S1), the correlation between the frequency division ratio and the output value of the up / down counter (9) from the storage means (14). The relationship is read (S2). The correlation may be in a tabular form of output values of the up / down counter (9) corresponding to the frequency division ratio thereof, or may be a function based on statistics such as the least square method. Based on this correlation, the change value of the up / down counter (9) corresponding to the change value of the frequency division ratio is calculated, and this value is output to the up / down counter (9) (S3). With this value as the initial value, the feedback operation of the PLL is performed (S4).
【００２１】更に、位相比較器（５）からのロックアッ
プ信号により（Ｓ５のＹ）、このときのアップダウンカ
ウンタ（９）の出力値でもって、記憶手段（１４）の前
記相関関係のデータを更新（学習）する（Ｓ６）。Further, by the lock-up signal from the phase comparator (5) (Y of S5), the correlation data of the storage means (14) is obtained by the output value of the up-down counter (9) at this time. Update (learn) (S6).
【００２２】従来は、ループによる動作をしないと減衰
の収束値が分からなかった。しかし、本発明はアップダ
ウンカウンタ（９）やラッチ（１０）がデジタル信号で
あるために容易に想定する電圧をチャージポンプ（６）
から出力することができる。このために、ロックアップ
時間を短縮することができ、特に、分周比の変更が大き
く行われた場合の効果は絶大である。Conventionally, the convergence value of the attenuation cannot be known unless the loop operation is performed. However, in the present invention, since the up / down counter (9) and the latch (10) are digital signals, the voltage that is easily assumed is the charge pump (6).
Can be output from. Therefore, the lock-up time can be shortened, and the effect is particularly great when the frequency division ratio is largely changed.
【００２３】クロックパルス（８）とラッチ（１０）
は出力がデジタルであるため、制御回路（１３）はこの
出力値を記憶手段（１４）に記憶させ、記憶させた出力
値を次の回路に入力することが容易である。そして、電
圧制御発振器（１）とチャージポンプ（６）間を遮断し
ても、低域濾波器（１２）の制御電圧を保持することが
できる。Clock pulse (8) and latch (10)
Since the output is digital, the control circuit (13) can easily store this output value in the storage means (14) and input the stored output value to the next circuit. Then, even if the voltage-controlled oscillator (1) and the charge pump (6) are cut off, the control voltage of the low-pass filter (12) can be held.
【００２４】例えば、図４に示す如く、制御回路（１
３）は、位相比較器（５）からのロック信号を受信する
と（Ｓ７）、ラッチ（１０）の出力値を記憶手段（１
４）に記憶させ（Ｓ８）、この出力値を記憶手段（１
４）より読み出してデジタルアナログコンバータ（１
１）に出力する（Ｓ９）。そして、ラッチ（１０）とデ
ジタルアナログコンバータ（１１）の間を遮断し（Ｓ１
０）、位相比較器（５）とチャージポンプ（６）の間を
遮断する（Ｓ１１）。次に、プログラマブル分周器
（２）への電源の供給（図示せず）を遮断してこれを不
動作にする（Ｓ１２）。For example, as shown in FIG. 4, the control circuit (1
When the lock signal from the phase comparator (5) is received (S7), the output signal of the latch (10) is stored in the storage means (1).
4), and the output value is stored in the storage means (1).
4) Read from the digital-to-analog converter (1
It is output to 1) (S9). Then, the connection between the latch (10) and the digital-analog converter (11) is cut off (S1
0), the phase comparator (5) and the charge pump (6) are shut off (S11). Next, the power supply (not shown) to the programmable frequency divider (2) is cut off to make it inoperative (S12).
【００２５】このようにして、ループが遮断され、プロ
グラマブル分周器（２）が不動作となるが、記憶されて
いるラッチ（１０）の出力値により低域濾波器（１２）
の制御電圧を保持することができる。そして、ループが
遮断されることにより、位相比較器（５）の変化による
ノイズがなくなり、また、ノイズが生じてもノイズがル
ープすることはなく、ノイズに強いＰＬＬシンセサイザ
を供給することができる。更に、プログラマブル分周器
（２）を不動作にすることにより、消費電力を少なくす
ることができる。In this way, the loop is broken and the programmable frequency divider (2) becomes inoperative, but the stored output value of the latch (10) causes the low-pass filter (12) to be operated.
The control voltage can be held. Then, since the loop is cut off, noise due to changes in the phase comparator (5) is eliminated, and even if noise occurs, the noise does not loop, and a PLL synthesizer that is resistant to noise can be supplied. Furthermore, power consumption can be reduced by disabling the programmable frequency divider (2).
【００２６】上述の例では特に消費電力大きいプログラ
マブル分周器（２）のみを不動作にしたが、分周器
（４）や位相比較器（５）やアップダウンカウンタ
（９）を不動作にしても低域濾波器の出力制御電圧を保
持することができる。In the above-mentioned example, only the programmable frequency divider (2), which has a particularly large power consumption, is disabled, but the frequency divider (4), the phase comparator (5) and the up / down counter (9) are disabled. However, the output control voltage of the low pass filter can be held.
【００２７】また、上述の例ではラッチ（１０）の出力
値に基づきＤＡＣ（１１）を制御したが、アップダウン
カウンタ（９）の出力値に基づきラッチ（１０）を制御
（９）してもよい。Although the DAC (11) is controlled based on the output value of the latch (10) in the above example, the latch (10) is controlled (9) based on the output value of the up / down counter (9). Good.
【００２８】基準周波数発振器から出力される周波数
は温度により僅か変化する。このために制御回路（１
３）は、予め記憶手段（１４）に所定の分周比における
アップダウンカウンタの出力値と基準周波数発振器の温
度の相関関係を記憶させておく。そして、記憶手段（１
４）より読み出した相関関係を用いて、設定されている
分周比とアップダウンカウンタの出力値より基準周波数
発振器を温度補正する。これにより、精度の高い温度制
御が可能となる。The frequency output from the reference frequency oscillator slightly changes with temperature. For this purpose, the control circuit (1
In 3), the storage means (14) stores in advance the correlation between the output value of the up / down counter and the temperature of the reference frequency oscillator at a predetermined frequency division ratio. Then, the storage means (1
Using the correlation read from 4), the reference frequency oscillator is temperature-corrected based on the set frequency division ratio and the output value of the up / down counter. This enables highly accurate temperature control.
【００２９】[0029]
【発明の効果】チャージポンプ（６）内部での処理がデ
ジタル信号であるために、マイクロコンピュータやＲＡ
Ｍや論理素子等を使用したデジタル制御が容易である。
この記憶や制御により、省電力や温度補正を行うことが
できる。また、ノイズに強いＰＬＬシンセサイザーを供
給することができる。Since the processing inside the charge pump (6) is a digital signal, the microcomputer and RA
Digital control using M and logic elements is easy.
By this storage and control, power saving and temperature correction can be performed. Further, it is possible to supply a PLL synthesizer that is resistant to noise.
【００３０】更に、ロックアップ時間を短縮するため
に、チャージポンプを２つ設けてこれを切り替えたり、
抵抗を２つ設けてこれを切り替えたりする対策を必要と
しない。Further, in order to shorten the lockup time, two charge pumps are provided and switched,
There is no need to take measures to provide two resistors and switch between them.
【図面の簡単な説明】[Brief description of drawings]
【図１】本発明の実施例を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of the present invention.
【図２】実施例のタイミングチャートである。FIG. 2 is a timing chart of an example.
【図３】実施例の制御回路のロックアップタイムが早い
動作を示す図である。FIG. 3 is a diagram showing an operation in which the lockup time of the control circuit of the embodiment is fast.
【図４】実施例の制御回路のノイズに強く且つ省電力と
なる動作を示す図である。FIG. 4 is a diagram showing an operation of the control circuit of the embodiment that is resistant to noise and saves power.
【図５】従来のチャージポンプを有するＰＬＬシンセサ
イザーの構成を示すブロック図である。FIG. 5 is a block diagram showing a configuration of a PLL synthesizer having a conventional charge pump.
【図６】従来のチャージポンプの構成を示す図である。FIG. 6 is a diagram showing a configuration of a conventional charge pump.
【図７】従来のタイミングチャートである。FIG. 7 is a conventional timing chart.
【図８】従来のロックアップタイムを早める対策を施し
たブロック図である。FIG. 8 is a block diagram in which conventional measures are taken to accelerate the lockup time.
１ 電圧制御発振器 ２ プログラマブル分周器 ３ 温度補償水晶発振器 ４ 分周器 ５ 位相比較器 ６ チャージポンプ ７ 位相比較器 ８ クロックパルス ９ アップダウンカウンタ １０ ラッチ １１ デジタルシグナルコンバータ １２ 低域濾波器 １３ 制御回路 １４ 記憶手段 1 Voltage Controlled Oscillator 2 Programmable Frequency Divider 3 Temperature Compensated Crystal Oscillator 4 Frequency Divider 5 Phase Comparator 6 Charge Pump 7 Phase Comparator 8 Clock Pulse 9 Up / Down Counter 10 Latch 11 Digital Signal Converter 12 Low-pass Filter 13 Control Circuit 14 storage means
Claims (6)
出力を可変的に分周するプログラマブル分周器と、基準
周波数発振器と、該周波数発振器からの出力とプログラ
マブル分周器の出力の位相差を検出し該位相差をパルス
幅で示すアップ信号Pu及びダウン信号Pdを出力する位相
比較器と、該位相比較器からのアップ信号Pu及びダウン
信号Pdを電圧に変換するチャージポンプと、該チャージ
ポンプの電圧を電圧制御発振器への制御電圧に変換する
低域濾波器で構成されたＰＬＬシンセサイザにおいて、 前記チャージポンプが、前記アップ信号Pu及びダウン信
号Pdの位相差をカウントするカウンタと、該カウンタの
出力値を保持するラッチと、該ラッチの出力をアナログ
信号に変換するデジタルアナログコンバータとで構成さ
れることを特徴とするＰＬＬシンセサイザ。1. A voltage controlled oscillator, a programmable frequency divider that variably divides the output of the voltage controlled oscillator, a reference frequency oscillator, and a phase difference between the output from the frequency oscillator and the output of the programmable frequency divider. And a phase comparator that outputs an up signal Pu and a down signal Pd that indicate the phase difference by a pulse width, a charge pump that converts the up signal Pu and the down signal Pd from the phase comparator into a voltage, and the charge A PLL synthesizer configured by a low-pass filter for converting a voltage of a pump into a control voltage for a voltage controlled oscillator, wherein the charge pump counts a phase difference between the up signal Pu and the down signal Pd, and the counter. And a digital analog converter for converting the output of the latch into an analog signal. LL synthesizer.
する記憶手段と、該記憶手段に基づき前記制御電圧の変
動を制御する制御回路を備えたことを特徴とする請求項
１に記載するＰＬＬシンセサイザ。2. The PLL synthesizer according to claim 1, further comprising a storage unit that stores data related to the output of the counter, and a control circuit that controls the variation of the control voltage based on the storage unit. .
分周器の分周比の相関関係を記憶する記憶手段と、分周
比の変更があるとき、前記記憶手段に基づき変更する分
周比に対応する前記カウンタの出力値でもって前記ラッ
チを制御する制御回路を備えることを特徴とする請求項
１に記載するＰＬＬシンセサイザ。3. Storage means for storing the correlation between the output value of the counter and the division ratio of the programmable frequency divider, and when the division ratio is changed, it corresponds to the division ratio changed based on the storage means. 2. The PLL synthesizer according to claim 1, further comprising a control circuit that controls the latch with an output value of the counter that operates.
回路は、ラッチの出力を前記記憶手段に記憶させ、前記
記憶手段に記憶されたラッチの出力をデジタルアナログ
コンバータに出力し、電圧制御発振器とデジタルアナロ
グコンバータ間の少なくとも１箇所を遮断することを特
徴とする請求項１に記載するＰＬＬシンセサイザ。4. A control circuit and a storage means are provided, wherein the control circuit stores the output of the latch in the storage means, outputs the output of the latch stored in the storage means to a digital-analog converter, and performs voltage control. The PLL synthesizer according to claim 1, wherein at least one place between the oscillator and the digital-analog converter is cut off.
せることにより省電力動作を行わせる制御回路と、記憶
手段とを備え、前記制御回路は、省電力動作直前の前記
カウンタの出力を前記記憶手段に記憶させ、省電力動作
時に前記記憶手段に基づき前記ラッチを制御することに
より、省電力動作直前の前記低域濾波器の出力制御電圧
を保持することを特徴とする請求項１に記載するＰＬＬ
シンセサイザ。5. A control circuit for performing a power saving operation by disabling the programmable frequency divider, and a storage means, wherein the control circuit stores the output of the counter immediately before the power saving operation. 2. The output control voltage of the low-pass filter immediately before the power saving operation is held by storing the output control voltage in the means, and controlling the latch based on the storage means during the power saving operation. PLL
Synthesizer.
定の分周比における前記カウンタの出力値と基準周波数
発振器の温度の相関関係を記憶する記憶手段と、前記記
憶手段に基づき所定の分周比における前記カウンタの出
力値でもって基準周波数発振器を温度補正する制御回路
を備えることを特徴とする請求項１に記載するＰＬＬシ
ンセサイザ。6. A temperature-correctable reference frequency oscillator, storage means for storing a correlation between an output value of the counter and a temperature of the reference frequency oscillator at a predetermined frequency division ratio, and a predetermined frequency division based on the storage means. 2. The PLL synthesizer according to claim 1, further comprising a control circuit for correcting the temperature of the reference frequency oscillator with the output value of the counter in the ratio.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7083999A JPH08288843A (en) | 1995-04-10 | 1995-04-10 | Pll synthesizer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7083999A JPH08288843A (en) | 1995-04-10 | 1995-04-10 | Pll synthesizer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08288843A true JPH08288843A (en) | 1996-11-01 |
Family
ID=13818235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7083999A Pending JPH08288843A (en) | 1995-04-10 | 1995-04-10 | Pll synthesizer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08288843A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6781469B2 (en) | 2002-09-13 | 2004-08-24 | Mediatek Incorporation | Phase-locked loop having phase detector error signal reshaping and method thereof |
| US7551037B2 (en) | 2004-12-02 | 2009-06-23 | Sharp Kabushiki Kaisha | PLL circuit having reduced pull-in time |
| JP2009189016A (en) * | 2008-02-05 | 2009-08-20 | Sony Corp | System and method for implementing digital phase-locked loop |
| DE102009046398A1 (en) | 2008-11-12 | 2010-05-20 | Kabushiki Kaisha Toyota Jidoshokki, Kariya | PLL |
| JP2011120000A (en) * | 2009-12-03 | 2011-06-16 | Casio Electronics Co Ltd | Clock signal generating device, electronic device, and pll (phase locked loop) control device |
-
1995
- 1995-04-10 JP JP7083999A patent/JPH08288843A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6781469B2 (en) | 2002-09-13 | 2004-08-24 | Mediatek Incorporation | Phase-locked loop having phase detector error signal reshaping and method thereof |
| US7551037B2 (en) | 2004-12-02 | 2009-06-23 | Sharp Kabushiki Kaisha | PLL circuit having reduced pull-in time |
| JP2009189016A (en) * | 2008-02-05 | 2009-08-20 | Sony Corp | System and method for implementing digital phase-locked loop |
| DE102009046398A1 (en) | 2008-11-12 | 2010-05-20 | Kabushiki Kaisha Toyota Jidoshokki, Kariya | PLL |
| JP2011120000A (en) * | 2009-12-03 | 2011-06-16 | Casio Electronics Co Ltd | Clock signal generating device, electronic device, and pll (phase locked loop) control device |
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