JPH08288503A - プレーナ型高耐圧縦型素子を有する半導体装置およびその製造方法 - Google Patents
プレーナ型高耐圧縦型素子を有する半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【目的】 高耐圧でかつ消費電力が小さく、素子形成面
積の小さいIGBTを提供する。 【構成】 表面降伏を起こしやすい部分には、n--型半
導体層38を設け、その下部にn-型半導体層36を設
ける。これによりn--型半導体層38における理論耐圧
はn-型半導体層36における理論耐圧よりも高くな
り、この分だけ、表面降伏電圧を高くできる。また、n
--型半導体層38の下には、より抵抗の低いn-型半導
体層36がある。したがって、IGBTの消費電力を決
定する領域は抵抗が低くなり、消費電力が小さくなる。
積の小さいIGBTを提供する。 【構成】 表面降伏を起こしやすい部分には、n--型半
導体層38を設け、その下部にn-型半導体層36を設
ける。これによりn--型半導体層38における理論耐圧
はn-型半導体層36における理論耐圧よりも高くな
り、この分だけ、表面降伏電圧を高くできる。また、n
--型半導体層38の下には、より抵抗の低いn-型半導
体層36がある。したがって、IGBTの消費電力を決
定する領域は抵抗が低くなり、消費電力が小さくなる。
Description
【0001】
【産業上の利用分野】この発明は、プレーナ型高耐圧縦
型素子を有する半導体装置に関するものであり、特に、
高耐圧でかつ消費電力を小さくできる基板構造に関す
る。
型素子を有する半導体装置に関するものであり、特に、
高耐圧でかつ消費電力を小さくできる基板構造に関す
る。
【0002】
【従来の技術】従来、プレーナ型高耐圧縦型素子を有す
る半導体装置として、図6に示す高耐圧IGBT80
(Insulated Gate Bipolar Transistor)が知られてい
る。IGBT80は、MOSFETの高入力インピーダ
ンス特性およびバイポーラトランジスタの低飽和電圧特
性を合せ持った半導体装置である。
る半導体装置として、図6に示す高耐圧IGBT80
(Insulated Gate Bipolar Transistor)が知られてい
る。IGBT80は、MOSFETの高入力インピーダ
ンス特性およびバイポーラトランジスタの低飽和電圧特
性を合せ持った半導体装置である。
【0003】IGBT80の半導体基板82は、p+型
半導体層82a、n+型層82b、およびn-型層82c
を備えている。n-型層82cには、p型領域10が形
成されており、p型領域10には、n+型領域11が形
成されている。n-型半導体層82cの表面は、ゲート
酸化膜17で覆われている。
半導体層82a、n+型層82b、およびn-型層82c
を備えている。n-型層82cには、p型領域10が形
成されており、p型領域10には、n+型領域11が形
成されている。n-型半導体層82cの表面は、ゲート
酸化膜17で覆われている。
【0004】IGBT80は、ゲートエミッタ間電圧を
正バイアスにするとMOSFETがオンとなり、pnp
トランジスタのベース電流が供給され、全体としてオン
状態となる。
正バイアスにするとMOSFETがオンとなり、pnp
トランジスタのベース電流が供給され、全体としてオン
状態となる。
【0005】ところで、IGBT80においては、理論
耐圧以下でも基板表面付近で降伏がおこる。これは、基
板表面においては、酸化膜等の絶縁膜との界面における
電荷などの不純物により、バルク内に比べると空乏層が
薄いからである。
耐圧以下でも基板表面付近で降伏がおこる。これは、基
板表面においては、酸化膜等の絶縁膜との界面における
電荷などの不純物により、バルク内に比べると空乏層が
薄いからである。
【0006】このような表面付近の降伏を防止する為に
は、n-型層82cの不純物濃度を低くして、その分理
論耐圧を高くすることも考えられるが、これでは、n-
型層82cにおける抵抗がR0が大きくなり、消費電力
が大きくなる。このため、従来は、フィールドリミティ
ングリング(FLR)83やフィールドプレート(F
P)(図示せず)を用いて、高耐圧と消費電力の双方と
を満足できるようにしている。
は、n-型層82cの不純物濃度を低くして、その分理
論耐圧を高くすることも考えられるが、これでは、n-
型層82cにおける抵抗がR0が大きくなり、消費電力
が大きくなる。このため、従来は、フィールドリミティ
ングリング(FLR)83やフィールドプレート(F
P)(図示せず)を用いて、高耐圧と消費電力の双方と
を満足できるようにしている。
【0007】
【発明が解決しようとする課題】しかしながら、上記I
GBT80においては、次のような問題点があった。前
記フィールドリミティングリング(FLR)やフィール
ドプレート(FP)を用いることは、その分素子形成部
が大きくなるので、半導体装置として大きくなる。
GBT80においては、次のような問題点があった。前
記フィールドリミティングリング(FLR)やフィール
ドプレート(FP)を用いることは、その分素子形成部
が大きくなるので、半導体装置として大きくなる。
【0008】このような問題は、前記IGBTだけでな
く、プレーナ型高耐圧縦型素子を有する半導体装置全般
におこりうる。
く、プレーナ型高耐圧縦型素子を有する半導体装置全般
におこりうる。
【0009】この発明は、上記のような問題点を解決
し、高耐圧でかつ消費電力が小さく、さらに素子形成面
積の小さいプレーナ型高耐圧縦型素子を有する半導体装
置およびその製造方法を提供することを目的とする。
し、高耐圧でかつ消費電力が小さく、さらに素子形成面
積の小さいプレーナ型高耐圧縦型素子を有する半導体装
置およびその製造方法を提供することを目的とする。
【0010】
【課題を解決するための手段】請求項1のプレーナ型高
耐圧縦型素子を有する半導体装置においては、第1導電
型不純物層、前記第1導電型不純物層の上に形成され、
前記第1導電型不純物層より不純物濃度が低い第1導電
型極低濃度不純物層、前記第1導電型極低濃度不純物層
内に形成された第2導電型不純物領域、を備えたことを
特徴とする。
耐圧縦型素子を有する半導体装置においては、第1導電
型不純物層、前記第1導電型不純物層の上に形成され、
前記第1導電型不純物層より不純物濃度が低い第1導電
型極低濃度不純物層、前記第1導電型極低濃度不純物層
内に形成された第2導電型不純物領域、を備えたことを
特徴とする。
【0011】請求項2のプレーナ型高耐圧縦型素子を有
する半導体装置においては、前記第1導電型不純物層
は、第1導電型高濃度不純物層およびこの第1導電型高
濃度不純物層の上に形成された第1導電型低濃度不純物
層から構成されていることを特徴とする。
する半導体装置においては、前記第1導電型不純物層
は、第1導電型高濃度不純物層およびこの第1導電型高
濃度不純物層の上に形成された第1導電型低濃度不純物
層から構成されていることを特徴とする。
【0012】請求項3のプレーナ型高耐圧縦型素子を有
する半導体装置においては、さらに、前記第1導電型高
濃度不純物層の下に形成された第2導電型高濃度不純物
層、前記第2導電型不純物領域内に形成された第1導電
型不純物領域、前記第2導電型不純物領域表面を覆うゲ
ート酸化膜、前記ゲート酸化膜の上に形成されるゲート
電極であって、しきい値を越える電圧が印加されると、
前記第2導電型高濃度不純物層表面に第1導電型電路を
形成し、前記第1導電型不純物領域と前記第1導電型極
低濃度不純物層とを導通状態とするゲート電極、を備え
たことを特徴とする。
する半導体装置においては、さらに、前記第1導電型高
濃度不純物層の下に形成された第2導電型高濃度不純物
層、前記第2導電型不純物領域内に形成された第1導電
型不純物領域、前記第2導電型不純物領域表面を覆うゲ
ート酸化膜、前記ゲート酸化膜の上に形成されるゲート
電極であって、しきい値を越える電圧が印加されると、
前記第2導電型高濃度不純物層表面に第1導電型電路を
形成し、前記第1導電型不純物領域と前記第1導電型極
低濃度不純物層とを導通状態とするゲート電極、を備え
たことを特徴とする。
【0013】請求項4のプレーナ型高耐圧縦型素子を有
する半導体装置においては、前記第2導電型不純物領域
の底面が、前記第1導電型不純物層にまで及んでいるこ
とを特徴とする。
する半導体装置においては、前記第2導電型不純物領域
の底面が、前記第1導電型不純物層にまで及んでいるこ
とを特徴とする。
【0014】請求項5のプレーナ型高耐圧縦型素子を有
する半導体装置の製造方法においては、第1導電型の不
純物が低濃度添加された半導体基板の表面に、第1導電
型の不純物を熱拡散させ、第1導電型高濃度不純物層を
形成し、前記第1導電型高濃度不純物層を形成したのと
は逆側の半導体基板表面に、エピタキシャル成長法を用
いて、前記半導体基板より不純物濃度の低い第1導電型
極低濃度不純物層を形成し、前記第1導電型極低濃度不
純物層内に第2導電型不純物領域を形成すること、を特
徴とする。
する半導体装置の製造方法においては、第1導電型の不
純物が低濃度添加された半導体基板の表面に、第1導電
型の不純物を熱拡散させ、第1導電型高濃度不純物層を
形成し、前記第1導電型高濃度不純物層を形成したのと
は逆側の半導体基板表面に、エピタキシャル成長法を用
いて、前記半導体基板より不純物濃度の低い第1導電型
極低濃度不純物層を形成し、前記第1導電型極低濃度不
純物層内に第2導電型不純物領域を形成すること、を特
徴とする。
【0015】請求項6のプレーナ型高耐圧縦型素子を有
する半導体装置の製造方法においては、前記半導体基板
と隣接する面とは逆側の第1導電型高濃度不純物層表面
に、第2導電型の不純物を熱拡散させ、第2導電型高濃
度不純物層を形成し、前記第2導電型不純物領域内に第
1導電型不純物領域を形成し、前記第2導電型不純物領
域表面を覆うゲート酸化膜を形成し、しきい値を越える
電圧が印加されると、第2導電型高濃度不純物層表面に
第1導電型電路を形成され、これにより前記第1導電型
不純物領域と前記第1導電型極低濃度不純物層とを導通
状態とするゲート電極を、前記ゲート酸化膜の上に形成
すること、を特徴とする。
する半導体装置の製造方法においては、前記半導体基板
と隣接する面とは逆側の第1導電型高濃度不純物層表面
に、第2導電型の不純物を熱拡散させ、第2導電型高濃
度不純物層を形成し、前記第2導電型不純物領域内に第
1導電型不純物領域を形成し、前記第2導電型不純物領
域表面を覆うゲート酸化膜を形成し、しきい値を越える
電圧が印加されると、第2導電型高濃度不純物層表面に
第1導電型電路を形成され、これにより前記第1導電型
不純物領域と前記第1導電型極低濃度不純物層とを導通
状態とするゲート電極を、前記ゲート酸化膜の上に形成
すること、を特徴とする。
【0016】
【作用】請求項1のプレーナ型高耐圧縦型素子を有する
半導体装置においては、前記第2導電型不純物領域は、
前記第1導電型極低濃度不純物層内に形成されており、
この第1導電型極低濃度不純物層は、前記第1導電型不
純物層より不純物濃度が低い。理論耐圧は、不純物濃度
と反比例の関係にあるので、前記第1導電型極低濃度不
純物層における理論耐圧は前記第1導電型不純物層にお
ける理論耐圧よりも高くなる。この高くなった理論耐圧
の分だけ、表面降伏電圧を高くすることができる。ま
た、前記表面降伏電圧を高くする為に表面付近に形成さ
れた第1導電型極低濃度不純物層の下は、この第1導電
型極低濃度不純物層よりも抵抗の低い前記第1導電型不
純物層である。したがって、前記第1導電型不純物層極
低濃度の下部に前記第1導電型不純物層を設けない場合
と比べて、消費電力を小さくすることができる。
半導体装置においては、前記第2導電型不純物領域は、
前記第1導電型極低濃度不純物層内に形成されており、
この第1導電型極低濃度不純物層は、前記第1導電型不
純物層より不純物濃度が低い。理論耐圧は、不純物濃度
と反比例の関係にあるので、前記第1導電型極低濃度不
純物層における理論耐圧は前記第1導電型不純物層にお
ける理論耐圧よりも高くなる。この高くなった理論耐圧
の分だけ、表面降伏電圧を高くすることができる。ま
た、前記表面降伏電圧を高くする為に表面付近に形成さ
れた第1導電型極低濃度不純物層の下は、この第1導電
型極低濃度不純物層よりも抵抗の低い前記第1導電型不
純物層である。したがって、前記第1導電型不純物層極
低濃度の下部に前記第1導電型不純物層を設けない場合
と比べて、消費電力を小さくすることができる。
【0017】請求項2のプレーナ型高耐圧縦型素子を有
する半導体装置においては、前記第1導電型不純物層
は、第1導電型高濃度不純物層およびこの第1導電型高
濃度不純物層の上に形成された第1導電型低濃度不純物
層から構成されている。このように、前記表面降伏電圧
を高くする為に表面付近に形成された第1導電型極低濃
度不純物層の下は、この第1導電型極低濃度不純物層よ
りも抵抗の低い第1導電型低濃度不純物層を設けること
により、耐圧を確保しつつ消費電力を小さくすることが
できる。
する半導体装置においては、前記第1導電型不純物層
は、第1導電型高濃度不純物層およびこの第1導電型高
濃度不純物層の上に形成された第1導電型低濃度不純物
層から構成されている。このように、前記表面降伏電圧
を高くする為に表面付近に形成された第1導電型極低濃
度不純物層の下は、この第1導電型極低濃度不純物層よ
りも抵抗の低い第1導電型低濃度不純物層を設けること
により、耐圧を確保しつつ消費電力を小さくすることが
できる。
【0018】請求項3のプレーナ型高耐圧縦型素子を有
する半導体装置においては、さらに、前記第1導電型高
濃度不純物層の下に形成された第2導電型高濃度不純物
層、前記第2導電型不純物領域内に形成された第1導電
型不純物領域、前記第2導電型不純物領域表面を覆うゲ
ート酸化膜、および前記ゲート酸化膜の上に形成される
前記ゲート電極を備えている。したがって、表面降伏電
圧が高く、かつ消費電力が小さいIGBTを得ることが
できる。
する半導体装置においては、さらに、前記第1導電型高
濃度不純物層の下に形成された第2導電型高濃度不純物
層、前記第2導電型不純物領域内に形成された第1導電
型不純物領域、前記第2導電型不純物領域表面を覆うゲ
ート酸化膜、および前記ゲート酸化膜の上に形成される
前記ゲート電極を備えている。したがって、表面降伏電
圧が高く、かつ消費電力が小さいIGBTを得ることが
できる。
【0019】請求項4のプレーナ型高耐圧縦型素子を有
する半導体装置においては、前記第2導電型不純物領域
の底面が、前記第1導電型不純物層にまで及んでいる。
したがって、基板内部の抵抗を低くできるので、消費電
力をより小さくすることができる。
する半導体装置においては、前記第2導電型不純物領域
の底面が、前記第1導電型不純物層にまで及んでいる。
したがって、基板内部の抵抗を低くできるので、消費電
力をより小さくすることができる。
【0020】請求項5のプレーナ型高耐圧縦型素子を有
する半導体装置の製造方法においては、第1導電型不純
物が低濃度添加された半導体基板の表面に第1導電型の
不純物を熱拡散させて第1導電型高濃度不純物層を形成
し、前記第1導電型高濃度不純物層を形成したのとは逆
側の半導体基板表面にエピタキシャル成長法を用いて第
1導電型極低濃度不純物層を形成している。すなわち、
第1導電型高濃度不純物層を熱拡散にて形成しているの
で、前記半導体基板を形成するのに、エピタキシャル成
長工程が1回ですむ。したがって、前記半導体基板をす
べてエピタキシャル成長にて形成する場合と比べて、工
程を簡略化できる。
する半導体装置の製造方法においては、第1導電型不純
物が低濃度添加された半導体基板の表面に第1導電型の
不純物を熱拡散させて第1導電型高濃度不純物層を形成
し、前記第1導電型高濃度不純物層を形成したのとは逆
側の半導体基板表面にエピタキシャル成長法を用いて第
1導電型極低濃度不純物層を形成している。すなわち、
第1導電型高濃度不純物層を熱拡散にて形成しているの
で、前記半導体基板を形成するのに、エピタキシャル成
長工程が1回ですむ。したがって、前記半導体基板をす
べてエピタキシャル成長にて形成する場合と比べて、工
程を簡略化できる。
【0021】また、このように熱拡散を用いて形成した
半導体基板においては、前記半導体基板と前記第1導電
型高濃度不純物層との不純物濃度の境界がなだらかにな
る。したがって、短パルスに対しても強く、安全動作領
域が広くなる。
半導体基板においては、前記半導体基板と前記第1導電
型高濃度不純物層との不純物濃度の境界がなだらかにな
る。したがって、短パルスに対しても強く、安全動作領
域が広くなる。
【0022】請求項6のプレーナ型高耐圧縦型素子を有
する半導体装置の製造方法においては、前記半導体基板
と隣接する面とは逆側の第1導電型高濃度不純物層表面
に、第2導電型の不純物を熱拡散させ、第2導電型高濃
度不純物層を形成し、前記第2導電型不純物領域内に第
1導電型不純物領域を形成し、前記第2導電型不純物領
域表面を覆うゲート酸化膜を形成し、ゲート電極を前記
ゲート酸化膜の上に形成する。したがって、表面降伏電
圧が高くかつ消費電力を小さいIGBTを簡単な工程で
得ることができる。
する半導体装置の製造方法においては、前記半導体基板
と隣接する面とは逆側の第1導電型高濃度不純物層表面
に、第2導電型の不純物を熱拡散させ、第2導電型高濃
度不純物層を形成し、前記第2導電型不純物領域内に第
1導電型不純物領域を形成し、前記第2導電型不純物領
域表面を覆うゲート酸化膜を形成し、ゲート電極を前記
ゲート酸化膜の上に形成する。したがって、表面降伏電
圧が高くかつ消費電力を小さいIGBTを簡単な工程で
得ることができる。
【0023】
【実施例】本発明の一実施例を図面に基づいて説明す
る。図2、図3に本発明の一実施例であるIGBT1の
製造方法を示す。
る。図2、図3に本発明の一実施例であるIGBT1の
製造方法を示す。
【0024】図2Aに示すように、不純物濃度が3×1
013/cm3〜5×1014/cm3程度のn-型半導体基板3
6を準備する。つぎに図2Bに示すように、このn-型
半導体基板36の表面にヒ素、リン、アンチモン等のn
型不純物を拡散させ、不純物濃度1×1014〜1×10
17/cm3程度のn+型半導体層34を形成する。このn+
型半導体層34の厚みは10μm〜50μmが望まし
く、さらに好ましくは、約20μmである。
013/cm3〜5×1014/cm3程度のn-型半導体基板3
6を準備する。つぎに図2Bに示すように、このn-型
半導体基板36の表面にヒ素、リン、アンチモン等のn
型不純物を拡散させ、不純物濃度1×1014〜1×10
17/cm3程度のn+型半導体層34を形成する。このn+
型半導体層34の厚みは10μm〜50μmが望まし
く、さらに好ましくは、約20μmである。
【0025】つぎに、図2Cに示すように、このn+型
半導体層34の上に、ホウ素等のp型不純物を拡散さ
せ、不純物濃度1×1019/cm3程度のp+型半導体層3
3を形成する。このp+型半導体層33の厚みについて
は、10μm〜30μm程度でよいが、薄すぎることが
なければ、その厚みは自由である。
半導体層34の上に、ホウ素等のp型不純物を拡散さ
せ、不純物濃度1×1019/cm3程度のp+型半導体層3
3を形成する。このp+型半導体層33の厚みについて
は、10μm〜30μm程度でよいが、薄すぎることが
なければ、その厚みは自由である。
【0026】つぎに、図3Aに示すように、n-型半導
体基板36のn+型半導体層34とは逆側の表面に、エ
ピタキシャル成長法を用いてn--型半導体層38を形成
する。n--型半導体層38の不純物濃度は、3×1013
/cm3程度とn-型半導体基板36よりさらに不純物濃度
を低くする。n--型半導体層38の厚みは10μm〜5
0μmが望ましく、さらに好ましくは、約20μmであ
る。厚すぎると抵抗が大きくなり、薄すぎると耐圧が低
くなるからである。
体基板36のn+型半導体層34とは逆側の表面に、エ
ピタキシャル成長法を用いてn--型半導体層38を形成
する。n--型半導体層38の不純物濃度は、3×1013
/cm3程度とn-型半導体基板36よりさらに不純物濃度
を低くする。n--型半導体層38の厚みは10μm〜5
0μmが望ましく、さらに好ましくは、約20μmであ
る。厚すぎると抵抗が大きくなり、薄すぎると耐圧が低
くなるからである。
【0027】このようにして、p+型半導体層33の上
に、n+型半導体層34、n-型半導体層36、およびn
--型半導体層38を有する半導体基板2が形成される。
すなわち、本実施例においては、p+型半導体層33が
第2導電型高濃度不純物層を、n+型半導体層34が第
1導電型高濃度不純物層を、n-型半導体層36が第1
導電型低濃度不純物層を、n--型半導体層38が第1導
電型極低濃度不純物層を構成する。
に、n+型半導体層34、n-型半導体層36、およびn
--型半導体層38を有する半導体基板2が形成される。
すなわち、本実施例においては、p+型半導体層33が
第2導電型高濃度不純物層を、n+型半導体層34が第
1導電型高濃度不純物層を、n-型半導体層36が第1
導電型低濃度不純物層を、n--型半導体層38が第1導
電型極低濃度不純物層を構成する。
【0028】つぎに、図3Bに示すように、この半導体
基板2のn--型半導体層38内に、p型領域10をイオ
ン注入または拡散法を用いて形成する。n+型領域11
についても同様である。すなわち、本実施例において
は、p型領域10が前記第2導電型不純物領域を、n+
型領域11が前記第1導電型不純物領域を構成する。
基板2のn--型半導体層38内に、p型領域10をイオ
ン注入または拡散法を用いて形成する。n+型領域11
についても同様である。すなわち、本実施例において
は、p型領域10が前記第2導電型不純物領域を、n+
型領域11が前記第1導電型不純物領域を構成する。
【0029】その後、表面に、シリコン酸化膜17を形
成し、ゲート電極13およびエミッタ電極12、コレク
タ電極14を形成する。このようにして、図1に示すI
GBT1が製造される。
成し、ゲート電極13およびエミッタ電極12、コレク
タ電極14を形成する。このようにして、図1に示すI
GBT1が製造される。
【0030】この様な製造方法により、従来必要であっ
たIGBTのベース領域のエピタキシャル成長工程が不
要となるので、製造時間が短縮化され、約6割のコスト
で製造可能となった。
たIGBTのベース領域のエピタキシャル成長工程が不
要となるので、製造時間が短縮化され、約6割のコスト
で製造可能となった。
【0031】図1に示すIGBT1は半導体基板2に形
成されている。半導体基板2においては、p+型半導体
層33の上に、n+型半導体層34、n-型半導体層3
6、およびn--型半導体層38が順次形成されている。
n--型半導体層38には、p型領域10が形成されてい
る。p型領域10には、n+型領域11が形成されてい
る。n--型半導体層38の表面は、ゲート酸化膜17で
覆われている。ゲート酸化膜17の上には、ゲート電極
13およびエミッタ電極12が設けられている。
成されている。半導体基板2においては、p+型半導体
層33の上に、n+型半導体層34、n-型半導体層3
6、およびn--型半導体層38が順次形成されている。
n--型半導体層38には、p型領域10が形成されてい
る。p型領域10には、n+型領域11が形成されてい
る。n--型半導体層38の表面は、ゲート酸化膜17で
覆われている。ゲート酸化膜17の上には、ゲート電極
13およびエミッタ電極12が設けられている。
【0032】ゲート電極13に、しきい値を越える電圧
を印加すると、第一導電型電路であるチャネル領域16
がオン状態となり、コレクタ電極14からエミッタ電極
12に電流が流れる。
を印加すると、第一導電型電路であるチャネル領域16
がオン状態となり、コレクタ電極14からエミッタ電極
12に電流が流れる。
【0033】なお、この実施例では第1導電型をn型と
し、第2導電型をp型とした。
し、第2導電型をp型とした。
【0034】IGBT1の半導体基板2における各半導
体層の不純物濃度と層厚を以下に示す。
体層の不純物濃度と層厚を以下に示す。
【0035】1)n--型半導体層38 不純物濃度:3×1013/cm3程度 深さ:基板表面から約20μm程度 2)n-型半導体層36 不純物濃度:3×1013/cm3〜5×1014/cm3程度 深さ:基板表面から約120μm程度 3)n+型半導体層34 不純物濃度:1×1014〜1×1017/cm3程度 深さ:厚み約20μm程度 4)p+型半導体層33 不純物濃度:1×1019/cm3程度 深さ:基板表面から約250μm程度 各半導体層の深さと不純物濃度との関係を、図4に示
す。横軸Xが基板表面からの距離で、縦軸Yが不純物濃
度である。
す。横軸Xが基板表面からの距離で、縦軸Yが不純物濃
度である。
【0036】このように、IGBT1においては、高耐
圧素子のpn接合面m(図1参照)が形成されるn--型
半導体層38は、n-型半導体層36よりも不純物濃度
が低い。理論耐圧は、不純物濃度と反比例の関係にあ
る。したがって、n--型半導体層38における理論耐圧
はn-型半導体層36における理論耐圧よりも高くな
る。この高くなった理論耐圧の分だけ、表面降伏電圧を
高くすることができる。これにより、前記FLR等を用
いることなく、表面降伏電圧を高くすることができる。
圧素子のpn接合面m(図1参照)が形成されるn--型
半導体層38は、n-型半導体層36よりも不純物濃度
が低い。理論耐圧は、不純物濃度と反比例の関係にあ
る。したがって、n--型半導体層38における理論耐圧
はn-型半導体層36における理論耐圧よりも高くな
る。この高くなった理論耐圧の分だけ、表面降伏電圧を
高くすることができる。これにより、前記FLR等を用
いることなく、表面降伏電圧を高くすることができる。
【0037】一方、図1に示す様に、前記表面降伏電圧
を高くする為に表面付近に形成されたn--型半導体層3
8の下には、n-型半導体層36が形成されている。n-
型半導体層36は、n--型半導体層38よりも抵抗が低
いので、このn--型半導体層38の下にn-型半導体層
36を設けない場合と比べて、消費電力を小さくするこ
とができる。
を高くする為に表面付近に形成されたn--型半導体層3
8の下には、n-型半導体層36が形成されている。n-
型半導体層36は、n--型半導体層38よりも抵抗が低
いので、このn--型半導体層38の下にn-型半導体層
36を設けない場合と比べて、消費電力を小さくするこ
とができる。
【0038】特に、IGBT1においては、消費電力
は、n--型半導体層38の抵抗R1とn-型半導体層3
6の抵抗R2との和(R1+R2)によって決定され
る。ここで、n--型半導体層38の比抵抗は不純物濃度
の違いにより、n-型半導体層36の比抵抗の約2〜1
0倍と大きいが、n--型半導体層38における厚みH1
は、n-型半導体層36の厚みH2と比べて、非常に薄
く、抵抗値R1+R2は、ほぼ抵抗R2によって決定さ
れる。
は、n--型半導体層38の抵抗R1とn-型半導体層3
6の抵抗R2との和(R1+R2)によって決定され
る。ここで、n--型半導体層38の比抵抗は不純物濃度
の違いにより、n-型半導体層36の比抵抗の約2〜1
0倍と大きいが、n--型半導体層38における厚みH1
は、n-型半導体層36の厚みH2と比べて、非常に薄
く、抵抗値R1+R2は、ほぼ抵抗R2によって決定さ
れる。
【0039】なお、p型領域10の拡散深さを深くし
て、n-型半導体層36まで拡散することにより、抵抗
値R1を最小とすることができる。これにより、より消
費電力が小さいIGBTを得ることができる。
て、n-型半導体層36まで拡散することにより、抵抗
値R1を最小とすることができる。これにより、より消
費電力が小さいIGBTを得ることができる。
【0040】なお、この場合、n--型半導体層38の深
さを浅くすることにより、p型領域10の拡散深さを浅
くすることができる。一般に、耐圧の為には、p型領域
10の厚みは厚い方がよい。しかし、この実施例では、
基板表面にn--型半導体層38を形成し、このn--型半
導体層38内にp型領域10を拡散させることにより、
耐圧を高くしているので、p型領域10の厚みを薄くし
ても、充分な耐圧を得ることができる。この結果、p型
領域10の拡散時間を短くできるので、製造時間を短縮
化できる。
さを浅くすることにより、p型領域10の拡散深さを浅
くすることができる。一般に、耐圧の為には、p型領域
10の厚みは厚い方がよい。しかし、この実施例では、
基板表面にn--型半導体層38を形成し、このn--型半
導体層38内にp型領域10を拡散させることにより、
耐圧を高くしているので、p型領域10の厚みを薄くし
ても、充分な耐圧を得ることができる。この結果、p型
領域10の拡散時間を短くできるので、製造時間を短縮
化できる。
【0041】このように基板表面にn--型半導体層38
を形成することにより、消費電力をほとんど増大させる
ことなく、高耐圧でかつ小さな素子形成面積のIGBT
を得ることができる。
を形成することにより、消費電力をほとんど増大させる
ことなく、高耐圧でかつ小さな素子形成面積のIGBT
を得ることができる。
【0042】なお、図2A〜図3Bに示す製造方法にお
いては、n-型半導体基板36の表面に、n+型半導体層
34およびp+型半導体層33を熱拡散にて形成し、さ
らに、n-型半導体基板36のn+型半導体層34とは逆
側の表面に、エピタキシャル成長法を用いてn--型半導
体層38を形成している。すなわち、準備した半導体基
板にさらに、3層の半導体層を付加した半導体基板2を
形成するのに、エピタキシャル成長工程が1回で、他は
熱拡散にて形成している。したがって、前記3層全てを
エピタキシャル成長させる場合と比べて、工程が簡略化
できる。
いては、n-型半導体基板36の表面に、n+型半導体層
34およびp+型半導体層33を熱拡散にて形成し、さ
らに、n-型半導体基板36のn+型半導体層34とは逆
側の表面に、エピタキシャル成長法を用いてn--型半導
体層38を形成している。すなわち、準備した半導体基
板にさらに、3層の半導体層を付加した半導体基板2を
形成するのに、エピタキシャル成長工程が1回で、他は
熱拡散にて形成している。したがって、前記3層全てを
エピタキシャル成長させる場合と比べて、工程が簡略化
できる。
【0043】また、エピタキシャル成長にて形成される
n--型半導体層38は、n-型半導体基板36のn+型半
導体層34とは逆側の表面に形成している。すなわち、
拡散形成した半導体層の上にn--型半導体層38を形成
するものではないので、熱履歴による結晶欠陥の影響も
ほとんどない。
n--型半導体層38は、n-型半導体基板36のn+型半
導体層34とは逆側の表面に形成している。すなわち、
拡散形成した半導体層の上にn--型半導体層38を形成
するものではないので、熱履歴による結晶欠陥の影響も
ほとんどない。
【0044】また、このように熱拡散を用いた半導体基
板においては、n-型半導体基板36とn+型半導体層3
4との不純物濃度の境界がなだらかになる(図4のS参
照)。したがって、短パルスに対しても強く、安全動作
領域が広くなる。
板においては、n-型半導体基板36とn+型半導体層3
4との不純物濃度の境界がなだらかになる(図4のS参
照)。したがって、短パルスに対しても強く、安全動作
領域が広くなる。
【0045】なお、IGBT1の半導体基板2の製造方
法については、通常の製造方法で製造してもよい。すな
わち、p+型半導体基板の上に、n+型半導体層、n-型
半導体層、およびn--型半導体層を順次エピタキシャル
成長させて、半導体基板2を形成してもよい。この場
合、n+型半導体層とn-型半導体層との不純物濃度の境
界が急峻となる。
法については、通常の製造方法で製造してもよい。すな
わち、p+型半導体基板の上に、n+型半導体層、n-型
半導体層、およびn--型半導体層を順次エピタキシャル
成長させて、半導体基板2を形成してもよい。この場
合、n+型半導体層とn-型半導体層との不純物濃度の境
界が急峻となる。
【0046】また、本実施例においては、プレーナ型高
耐圧縦型素子を有する半導体装置として、IGBTを採
用した場合について説明したが、本発明をIGBTを有
する半導体装置として採用してもよい。
耐圧縦型素子を有する半導体装置として、IGBTを採
用した場合について説明したが、本発明をIGBTを有
する半導体装置として採用してもよい。
【0047】なお、本発明は、プレーナ型高耐圧縦型素
子を有する半導体装置であれば、どのような半導体装
置、例えば、パワーMOSFET、ダイオード、サイリ
スタ等に応用することができる。上記実施例において
は、本発明をIGBTに採用した場合について説明した
ので、n-型半導体基板36の表面に、第1導電型高濃
度不純物層であるn+型半導体層34の下に、第2導電
型高濃度不純物層であるp+型半導体層33が形成され
ており、また、p型領域10内にn+型領域11が形成
されており、さらに、ゲート酸化膜17、およびゲート
電極13が形成されている。しかし、IGBT以外のプ
レーナ型高耐圧縦型素子を有する半導体装置であれば、
前記p+型半導体層33、n+型領域11、ゲート酸化膜
17、およびゲート電極13がない他のプレーナ型高耐
圧縦型素子を有する半導体装置に応用することもでき
る。さらに、前記第1導電型高濃度不純物層が通常の第
1導電型不純物層であるプレーナ型高耐圧縦型素子を有
する半導体装置に応用することもできる。
子を有する半導体装置であれば、どのような半導体装
置、例えば、パワーMOSFET、ダイオード、サイリ
スタ等に応用することができる。上記実施例において
は、本発明をIGBTに採用した場合について説明した
ので、n-型半導体基板36の表面に、第1導電型高濃
度不純物層であるn+型半導体層34の下に、第2導電
型高濃度不純物層であるp+型半導体層33が形成され
ており、また、p型領域10内にn+型領域11が形成
されており、さらに、ゲート酸化膜17、およびゲート
電極13が形成されている。しかし、IGBT以外のプ
レーナ型高耐圧縦型素子を有する半導体装置であれば、
前記p+型半導体層33、n+型領域11、ゲート酸化膜
17、およびゲート電極13がない他のプレーナ型高耐
圧縦型素子を有する半導体装置に応用することもでき
る。さらに、前記第1導電型高濃度不純物層が通常の第
1導電型不純物層であるプレーナ型高耐圧縦型素子を有
する半導体装置に応用することもできる。
【0048】本発明をパワーMOSFETに応用したプ
レーナ型高耐圧縦型素子を有する半導体装置を図5に示
す。
レーナ型高耐圧縦型素子を有する半導体装置を図5に示
す。
【0049】図5に示すパワーMOSFETは、半導体
基板42をドレインとして用いる縦型のFETであり、
半導体基板42は、n+型半導体層42a,n-型半導体
層42bおよびn--型半導体層42cを有している。半
導体基板42には、ソース48、ソース電極46、ゲー
トPolySi層47、およびゲート絶縁膜(SiO
2)43が形成されている。
基板42をドレインとして用いる縦型のFETであり、
半導体基板42は、n+型半導体層42a,n-型半導体
層42bおよびn--型半導体層42cを有している。半
導体基板42には、ソース48、ソース電極46、ゲー
トPolySi層47、およびゲート絶縁膜(SiO
2)43が形成されている。
【0050】すなわち、本実施例においては、n+型半
導体層42aが前記第1導電型高濃度不純物層を、n-
型半導体層42bが前記第1導電型低濃度不純物層を、
n--型半導体層42cが前記第1導電型極低濃度不純物
層を、p型領域10が前記第2導電型不純物領域を構成
する。
導体層42aが前記第1導電型高濃度不純物層を、n-
型半導体層42bが前記第1導電型低濃度不純物層を、
n--型半導体層42cが前記第1導電型極低濃度不純物
層を、p型領域10が前記第2導電型不純物領域を構成
する。
【0051】このパワーMOSFETは、ゲートPol
ySi層47に、しきい値電圧を越える電圧を印加する
と、チャネル領域44にチャネルが形成され、ドレイン
42からソース48に電流が流れる。
ySi層47に、しきい値電圧を越える電圧を印加する
と、チャネル領域44にチャネルが形成され、ドレイン
42からソース48に電流が流れる。
【0052】これらの場合も、消費電力をほとんど増大
させることなく、高耐圧でかつ小さな素子形成面積の高
耐圧素子を得ることができる。
させることなく、高耐圧でかつ小さな素子形成面積の高
耐圧素子を得ることができる。
【0053】また、その他、高耐圧ダイオード、サイリ
スタ(SCR)、IPD(インテリジェント・パワー・
デバイス),IPM(インテリジェント・パワー・モジ
ュール),IPS(インテリジェント・パワー・スイッ
チ)等に採用してもよい。
スタ(SCR)、IPD(インテリジェント・パワー・
デバイス),IPM(インテリジェント・パワー・モジ
ュール),IPS(インテリジェント・パワー・スイッ
チ)等に採用してもよい。
【0054】なお、素子の大きさが大きくなっても、よ
り高耐圧の半導体装置を望む場合には、前記各実施例に
おいて、前記フィールドリミティングリングや前記フィ
ールドプレートを併用すればよい。これにより、消費電
力をほとんど増大させることなく、より高耐圧のプレー
ナ型高耐圧縦型素子を有する半導体装置を得ることがで
きる。
り高耐圧の半導体装置を望む場合には、前記各実施例に
おいて、前記フィールドリミティングリングや前記フィ
ールドプレートを併用すればよい。これにより、消費電
力をほとんど増大させることなく、より高耐圧のプレー
ナ型高耐圧縦型素子を有する半導体装置を得ることがで
きる。
【0055】
【発明の効果】請求項1のプレーナ型高耐圧縦型素子を
有する半導体装置においては、前記第2導電型不純物領
域は、前記第1導電型極低濃度不純物層内に形成されて
おり、この第1導電型極低濃度不純物層は、前記第1導
電型不純物層より不純物濃度が低い。したがって、表面
降伏電圧を高くすることができる。また、前記第1導電
型極低濃度不純物層の下は前記第1導電型不純物層であ
るので、消費電力を小さくすることができる。すなわ
ち、高耐圧でかつ消費電力が小さく、素子形成面積の小
さいプレーナ型高耐圧縦型素子を有する半導体装置を提
供することができる。
有する半導体装置においては、前記第2導電型不純物領
域は、前記第1導電型極低濃度不純物層内に形成されて
おり、この第1導電型極低濃度不純物層は、前記第1導
電型不純物層より不純物濃度が低い。したがって、表面
降伏電圧を高くすることができる。また、前記第1導電
型極低濃度不純物層の下は前記第1導電型不純物層であ
るので、消費電力を小さくすることができる。すなわ
ち、高耐圧でかつ消費電力が小さく、素子形成面積の小
さいプレーナ型高耐圧縦型素子を有する半導体装置を提
供することができる。
【0056】請求項2のプレーナ型高耐圧縦型素子を有
する半導体装置においては、前記第1導電型不純物層
は、第1導電型高濃度不純物層およびこの第1導電型高
濃度不純物層の上に形成された第1導電型低濃度不純物
層から構成されている。このように、前記表面降伏電圧
を高くする為に表面付近に形成された第1導電型極低濃
度不純物層の下は、この第1導電型極低濃度不純物層よ
りも抵抗の低い第1導電型低濃度不純物層を設けること
により、耐圧を確保しつつ消費電力を小さくすることが
できる。すなわち、より高耐圧でかつ消費電力が小さな
プレーナ型高耐圧縦型素子を有する半導体装置を提供す
ることができる。
する半導体装置においては、前記第1導電型不純物層
は、第1導電型高濃度不純物層およびこの第1導電型高
濃度不純物層の上に形成された第1導電型低濃度不純物
層から構成されている。このように、前記表面降伏電圧
を高くする為に表面付近に形成された第1導電型極低濃
度不純物層の下は、この第1導電型極低濃度不純物層よ
りも抵抗の低い第1導電型低濃度不純物層を設けること
により、耐圧を確保しつつ消費電力を小さくすることが
できる。すなわち、より高耐圧でかつ消費電力が小さな
プレーナ型高耐圧縦型素子を有する半導体装置を提供す
ることができる。
【0057】請求項3のプレーナ型高耐圧縦型素子を有
する半導体装置においては、さらに、前記第1導電型高
濃度不純物層の下に形成された第2導電型高濃度不純物
層、前記第2導電型不純物領域内に形成された第1導電
型不純物領域、前記第2導電型不純物領域表面を覆うゲ
ート酸化膜、および前記ゲート酸化膜の上に形成される
前記ゲート電極を備えている。したがって、表面降伏電
圧が高く、かつ消費電力が小さいIGBTを得ることが
できる。これにより、高耐圧でかつ消費電力が小さい、
素子形成面積の小さいIGBTを有する半導体装置を提
供することができる。
する半導体装置においては、さらに、前記第1導電型高
濃度不純物層の下に形成された第2導電型高濃度不純物
層、前記第2導電型不純物領域内に形成された第1導電
型不純物領域、前記第2導電型不純物領域表面を覆うゲ
ート酸化膜、および前記ゲート酸化膜の上に形成される
前記ゲート電極を備えている。したがって、表面降伏電
圧が高く、かつ消費電力が小さいIGBTを得ることが
できる。これにより、高耐圧でかつ消費電力が小さい、
素子形成面積の小さいIGBTを有する半導体装置を提
供することができる。
【0058】請求項4のプレーナ型高耐圧縦型素子を有
する半導体装置においては、前記第2導電型不純物領域
の底面が、前記第1導電型低濃度不純物層にまで及んで
いる。したがって、表面降伏電圧を高くしつつ、より消
費電力が小さなプレーナ型高耐圧縦型素子を有する半導
体装置を提供することができる。
する半導体装置においては、前記第2導電型不純物領域
の底面が、前記第1導電型低濃度不純物層にまで及んで
いる。したがって、表面降伏電圧を高くしつつ、より消
費電力が小さなプレーナ型高耐圧縦型素子を有する半導
体装置を提供することができる。
【0059】請求項5のプレーナ型高耐圧縦型素子を有
する半導体装置の製造方法においては、第1導電型不純
物が低濃度添加された半導体基板の表面に第1導電型の
不純物を熱拡散させて第1導電型高濃度不純物層を形成
し、前記第1導電型高濃度不純物層を形成したのとは逆
側の半導体基板表面にエピタキシャル成長法を用いて第
1導電型極低濃度不純物層を形成している。したがっ
て、エピタキシャル成長工程が1回ですみ、工程を簡略
化できる。
する半導体装置の製造方法においては、第1導電型不純
物が低濃度添加された半導体基板の表面に第1導電型の
不純物を熱拡散させて第1導電型高濃度不純物層を形成
し、前記第1導電型高濃度不純物層を形成したのとは逆
側の半導体基板表面にエピタキシャル成長法を用いて第
1導電型極低濃度不純物層を形成している。したがっ
て、エピタキシャル成長工程が1回ですみ、工程を簡略
化できる。
【0060】また、エピタキシャル成長にて形成される
第1導電型極低濃度不純物層は、前記半導体基板の第1
導電型極高濃度不純物層とは逆側の表面に形成している
ので、熱履歴による結晶欠陥の影響もほとんどない。
第1導電型極低濃度不純物層は、前記半導体基板の第1
導電型極高濃度不純物層とは逆側の表面に形成している
ので、熱履歴による結晶欠陥の影響もほとんどない。
【0061】また、前記半導体基板の表面に第1導電型
の不純物を熱拡散させて第1導電型高濃度不純物層を形
成しているので、前記半導体基板と前記第1導電型高濃
度不純物層との不純物濃度の境界がなだらかになる。し
たがって、短パルスに対しても強く、安全動作領域が広
くなる。
の不純物を熱拡散させて第1導電型高濃度不純物層を形
成しているので、前記半導体基板と前記第1導電型高濃
度不純物層との不純物濃度の境界がなだらかになる。し
たがって、短パルスに対しても強く、安全動作領域が広
くなる。
【0062】すなわち、高耐圧で、安定動作領域が広く
かつ消費電力が小さく、素子形成面積の小さいプレーナ
型高耐圧縦型素子を有する半導体装置の製造方法を提供
することができる。
かつ消費電力が小さく、素子形成面積の小さいプレーナ
型高耐圧縦型素子を有する半導体装置の製造方法を提供
することができる。
【0063】請求項6のプレーナ型高耐圧縦型素子を有
する半導体装置の製造方法においては、前記半導体基板
と隣接する面とは逆側の第1導電型高濃度不純物層表面
に、第2導電型の不純物を熱拡散させ、第2導電型高濃
度不純物層を形成し、前記第2導電型不純物領域内に第
1導電型不純物領域を形成し、前記第2導電型不純物領
域表面を覆うゲート酸化膜を形成し、ゲート電極を前記
ゲート酸化膜の上に形成する。したがって、表面降伏電
圧が高くかつ消費電力を小さいIGBTを簡単な工程で
得ることができる。これにより、高耐圧でかつ消費電力
が小さい、素子形成面積の小さいIGBTを有する半導
体装置の製造方法を提供することができる。
する半導体装置の製造方法においては、前記半導体基板
と隣接する面とは逆側の第1導電型高濃度不純物層表面
に、第2導電型の不純物を熱拡散させ、第2導電型高濃
度不純物層を形成し、前記第2導電型不純物領域内に第
1導電型不純物領域を形成し、前記第2導電型不純物領
域表面を覆うゲート酸化膜を形成し、ゲート電極を前記
ゲート酸化膜の上に形成する。したがって、表面降伏電
圧が高くかつ消費電力を小さいIGBTを簡単な工程で
得ることができる。これにより、高耐圧でかつ消費電力
が小さい、素子形成面積の小さいIGBTを有する半導
体装置の製造方法を提供することができる。
【図1】本発明の一実施例であるIGBT1の要部断面
図を示す図である。
図を示す図である。
【図2】本発明にかかるIGBT1の製造方法を示す工
程図である。
程図である。
【図3】本発明にかかるIGBT1の製造方法を示す工
程図である。
程図である。
【図4】本発明にかかるIGBT1における半導体層表
面からの深さと不純物濃度との関係を示す図である。
面からの深さと不純物濃度との関係を示す図である。
【図5】本発明をパワーMOSFETに応用した場合の
要部断面図である。
要部断面図である。
【図6】従来のIGBT80の要部断面図である。
2・・・・・・・・半導体基板 10・・・・・・・p型領域 11・・・・・・・n+型領域 13・・・・・・・ゲート電極13 17・・・・・・・ゲート酸化膜 33・・・・・・・p+型半導体層 34・・・・・・・n+型半導体層 36・・・・・・・n-型半導体層 38・・・・・・・n--型半導体層
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成8年4月22日
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】請求項3
【補正方法】変更
【補正内容】
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】請求項4
【補正方法】変更
【補正内容】
【手続補正3】
【補正対象書類名】明細書
【補正対象項目名】請求項6
【補正方法】変更
【補正内容】
【手続補正4】
【補正対象書類名】明細書
【補正対象項目名】0006
【補正方法】変更
【補正内容】
【0006】このような表面付近の降伏を防止する為に
は、n-型層82cの不純物濃度を低くして、その分理
論耐圧を高くすることも考えられるが、これでは、n-
型層82cにおける抵抗R0が大きくなり、消費電力が
大きくなる。このため、従来は、フィールドリミティン
グリング(FLR)やフィールドプレート(FP)(図
示せず)を用いて、高耐圧と消費電力の双方とを満足で
きるようにしている。
は、n-型層82cの不純物濃度を低くして、その分理
論耐圧を高くすることも考えられるが、これでは、n-
型層82cにおける抵抗R0が大きくなり、消費電力が
大きくなる。このため、従来は、フィールドリミティン
グリング(FLR)やフィールドプレート(FP)(図
示せず)を用いて、高耐圧と消費電力の双方とを満足で
きるようにしている。
【手続補正5】
【補正対象書類名】明細書
【補正対象項目名】0012
【補正方法】変更
【補正内容】
【0012】請求項3のプレーナ型高耐圧縦型素子を有
する半導体装置においては、さらに、前記第1導電型高
濃度不純物層の下に形成された第2導電型高濃度不純物
層、前記第2導電型不純物領域内に形成された第1導電
型不純物領域、前記第2導電型不純物領域表面を覆うゲ
ート酸化膜、前記ゲート酸化膜の上に形成されるゲート
電極であって、しきい値を越える電圧が印加されると、
前記第2導電型高濃度不純物領域表面に第1導電型電路
を形成し、前記第1導電型不純物領域と前記第1導電型
極低濃度不純物層とを導通状態とするゲート電極、を備
えたことを特徴とする。
する半導体装置においては、さらに、前記第1導電型高
濃度不純物層の下に形成された第2導電型高濃度不純物
層、前記第2導電型不純物領域内に形成された第1導電
型不純物領域、前記第2導電型不純物領域表面を覆うゲ
ート酸化膜、前記ゲート酸化膜の上に形成されるゲート
電極であって、しきい値を越える電圧が印加されると、
前記第2導電型高濃度不純物領域表面に第1導電型電路
を形成し、前記第1導電型不純物領域と前記第1導電型
極低濃度不純物層とを導通状態とするゲート電極、を備
えたことを特徴とする。
【手続補正6】
【補正対象書類名】明細書
【補正対象項目名】0013
【補正方法】変更
【補正内容】
【0013】請求項4のプレーナ型高耐圧縦型素子を有
する半導体装置においては、前記第2導電型不純物領域
の底面が、前記第1導電型低濃度不純物層にまで及んで
いることを特徴とする。
する半導体装置においては、前記第2導電型不純物領域
の底面が、前記第1導電型低濃度不純物層にまで及んで
いることを特徴とする。
【手続補正7】
【補正対象書類名】明細書
【補正対象項目名】0015
【補正方法】変更
【補正内容】
【0015】請求項6のプレーナ型高耐圧縦型素子を有
する半導体装置の製造方法においては、前記半導体基板
と隣接する面とは逆側の第1導電型高濃度不純物層表面
に、第2導電型の不純物を熱拡散させ、第2導電型高濃
度不純物層を形成し、前記第2導電型不純物領域内に第
1導電型不純物領域を形成し、前記第2導電型不純物領
域表面を覆うゲート酸化膜を形成し、しきい値を越える
電圧が印加されると、第2導電型高濃度不純物領域表面
に第1導電型電路を形成され、これにより前記第1導電
型不純物領域と前記第1導電型極低濃度不純物層とを導
通状態とするゲート電極を、前記ゲート酸化膜の上に形
成すること、を特徴とする。
する半導体装置の製造方法においては、前記半導体基板
と隣接する面とは逆側の第1導電型高濃度不純物層表面
に、第2導電型の不純物を熱拡散させ、第2導電型高濃
度不純物層を形成し、前記第2導電型不純物領域内に第
1導電型不純物領域を形成し、前記第2導電型不純物領
域表面を覆うゲート酸化膜を形成し、しきい値を越える
電圧が印加されると、第2導電型高濃度不純物領域表面
に第1導電型電路を形成され、これにより前記第1導電
型不純物領域と前記第1導電型極低濃度不純物層とを導
通状態とするゲート電極を、前記ゲート酸化膜の上に形
成すること、を特徴とする。
【手続補正8】
【補正対象書類名】明細書
【補正対象項目名】0019
【補正方法】変更
【補正内容】
【0019】請求項4のプレーナ型高耐圧縦型素子を有
する半導体装置においては、前記第2導電型不純物領域
の底面が、前記第1導電型低濃度不純物層にまで及んで
いる。したがって、基板内部の抵抗を低くできるので、
消費電力をより小さくすることができる。
する半導体装置においては、前記第2導電型不純物領域
の底面が、前記第1導電型低濃度不純物層にまで及んで
いる。したがって、基板内部の抵抗を低くできるので、
消費電力をより小さくすることができる。
【手続補正9】
【補正対象書類名】図面
【補正対象項目名】図6
【補正方法】変更
【補正内容】
【図6】 ─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成8年5月21日
【手続補正1】
【補正対象書類名】図面
【補正対象項目名】図5
【補正方法】変更
【補正内容】
【図5】
Claims (6)
- 【請求項1】プレーナ型高耐圧縦型素子を有する半導体
装置において、 第1導電型不純物層、 前記第1導電型不純物層の上に形成され、前記第1導電
型不純物層より不純物濃度が低い第1導電型極低濃度不
純物層、 前記第1導電型極低濃度不純物層内に形成された第2導
電型不純物領域、 を備えたことを特徴とするプレーナ型高耐圧縦型素子を
有する半導体装置。 - 【請求項2】請求項1のプレーナ型高耐圧縦型素子を有
する半導体装置において、 前記第1導電型不純物層は、第1導電型高濃度不純物層
およびこの第1導電型高濃度不純物層の上に形成された
第1導電型低濃度不純物層から構成されていること、 を特徴とするプレーナ型高耐圧縦型素子を有する半導体
装置。 - 【請求項3】請求項2のプレーナ型高耐圧縦型素子を有
する半導体装置において、 前記第1導電型高濃度不純物層の下に形成された第2導
電型高濃度不純物層、 前記第2導電型不純物領域内に形成された第1導電型不
純物領域、 前記第2導電型不純物領域表面を覆うゲート酸化膜、 前記ゲート酸化膜の上に形成されるゲート電極であっ
て、しきい値を越える電圧が印加されると、前記第2導
電型高濃度不純物層表面に第1導電型電路を形成し、前
記第1導電型不純物領域と前記第1導電型極低濃度不純
物層とを導通状態とするゲート電極、 を備えたことを特徴とするプレーナ型高耐圧縦型素子を
有する半導体装置。 - 【請求項4】請求項1、請求項2または請求項3のプレ
ーナ型高耐圧縦型素子を有する半導体装置において、 前記第2導電型不純物領域の底面が、前記第1導電型不
純物層にまで及んでいること、 を特徴とするプレーナ型高耐圧縦型素子を有する半導体
装置。 - 【請求項5】プレーナ型高耐圧縦型素子を有する半導体
装置の製造方法において、 第1導電型の不純物が低濃度添加された半導体基板の表
面に、第1導電型の不純物を熱拡散させ、第1導電型高
濃度不純物層を形成し、 前記第1導電型高濃度不純物層を形成したのとは逆側の
半導体基板表面に、エピタキシャル成長法を用いて、前
記半導体基板より不純物濃度の低い第1導電型極低濃度
不純物層を形成し、 前記第1導電型極低濃度不純物層内に第2導電型不純物
領域を形成すること、 を特徴とするプレーナ型高耐圧縦型素子を有する半導体
装置の製造方法。 - 【請求項6】請求項5のプレーナ型高耐圧縦型素子を有
する半導体装置の製造方法において、 前記半導体基板と隣接する面とは逆側の第1導電型高濃
度不純物層表面に、第2導電型の不純物を熱拡散させ、
第2導電型高濃度不純物層を形成し、 前記第2導電型不純物領域内に第1導電型不純物領域を
形成し、 前記第2導電型不純物領域表面を覆うゲート酸化膜を形
成し、 しきい値を越える電圧が印加されると、第2導電型高濃
度不純物層表面に第1導電型電路を形成され、これによ
り前記第1導電型不純物領域と前記第1導電型極低濃度
不純物層とを導通状態とするゲート電極を、前記ゲート
酸化膜の上に形成すること、 を特徴とするプレーナ型高耐圧縦型素子を有する半導体
装置の製造方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7085203A JPH08288503A (ja) | 1995-04-11 | 1995-04-11 | プレーナ型高耐圧縦型素子を有する半導体装置およびその製造方法 |
CA002191997A CA2191997A1 (en) | 1995-04-11 | 1996-04-11 | Semiconductor device having planar type high withstand voltage vertical devices, and production method thereof |
EP96909342A EP0766318A4 (en) | 1995-04-11 | 1996-04-11 | SEMICONDUCTOR HAVING VERTICAL PLANAR DEVICES WITH HIGH HOLDING VOLTAGE AND METHOD FOR PRODUCING SAID SEMICONDUCTOR |
PCT/JP1996/000997 WO1996032749A1 (fr) | 1995-04-11 | 1996-04-11 | Semiconducteur dote de dispositifs verticaux de type plan a tension de tenue elevee et procede de production dudit semiconducteur |
KR1019960707034A KR970704247A (ko) | 1995-04-11 | 1996-04-11 | 플레이너형 높은 항복전압 종형소자를 갖는 반도체장치 및 그 제조방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7085203A JPH08288503A (ja) | 1995-04-11 | 1995-04-11 | プレーナ型高耐圧縦型素子を有する半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08288503A true JPH08288503A (ja) | 1996-11-01 |
Family
ID=13852061
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7085203A Pending JPH08288503A (ja) | 1995-04-11 | 1995-04-11 | プレーナ型高耐圧縦型素子を有する半導体装置およびその製造方法 |
Country Status (5)
Country | Link |
---|---|
EP (1) | EP0766318A4 (ja) |
JP (1) | JPH08288503A (ja) |
KR (1) | KR970704247A (ja) |
CA (1) | CA2191997A1 (ja) |
WO (1) | WO1996032749A1 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012049575A (ja) * | 2011-12-08 | 2012-03-08 | Fuji Electric Co Ltd | 半導体装置 |
WO2012036247A1 (ja) * | 2010-09-17 | 2012-03-22 | 富士電機株式会社 | 半導体装置 |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3764343B2 (ja) * | 2001-02-28 | 2006-04-05 | 株式会社東芝 | 半導体装置の製造方法 |
JP2005191247A (ja) * | 2003-12-25 | 2005-07-14 | Nec Electronics Corp | 半導体基板及びそれを用いた半導体装置 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59132671A (ja) * | 1983-01-19 | 1984-07-30 | Nissan Motor Co Ltd | 縦型mosトランジスタ |
JPS62176168A (ja) * | 1986-01-30 | 1987-08-01 | Nippon Denso Co Ltd | 縦型mosトランジスタ |
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