JPH08286930A - データ処理システムにおいて割込待ち時間を選択的に制御するための方法および装置 - Google Patents
データ処理システムにおいて割込待ち時間を選択的に制御するための方法および装置Info
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- JPH08286930A JPH08286930A JP8088994A JP8899496A JPH08286930A JP H08286930 A JPH08286930 A JP H08286930A JP 8088994 A JP8088994 A JP 8088994A JP 8899496 A JP8899496 A JP 8899496A JP H08286930 A JPH08286930 A JP H08286930A
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- 238000000034 method Methods 0.000 title claims description 13
- 238000001514 detection method Methods 0.000 claims description 10
- 230000008569 process Effects 0.000 claims description 4
- 230000000977 initiatory effect Effects 0.000 claims 1
- 230000002542 deteriorative effect Effects 0.000 abstract 1
- 239000004020 conductor Substances 0.000 description 28
- 238000010586 diagram Methods 0.000 description 10
- 229910003460 diamond Inorganic materials 0.000 description 10
- 239000010432 diamond Substances 0.000 description 10
- 230000006870 function Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 238000004590 computer program Methods 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
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- G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
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Abstract
(57)【要約】
【課題】 データ処理システム１０内で割込待ち時間を
選択的に制御する方法および装置を提供する。 【解決手段】 １つの実施例においては、本発明は、割
込制御レジスタ・ビット・フィールド５０を用いて、あ
る命令の実行が終了する前に、その命令の実行が割込要
求によって中断されるか否かを判断する。本発明のある
実施例においては、第１組の命令は実行途中で中断さ
れ、第２組の命令は常に実行が完了することがある。ど
の命令が第１組の命令に属するかは、（たとえばレジス
タ・ビット・フィールド５２により）ユーザによるプロ
グラミングが可能であるか、あるいは固定される。デー
タ処理システム１０によっては、実行時間が最も長い命
令を第１組の命令の一部と定義して、割込待ち時間を短
縮すると便利である。
選択的に制御する方法および装置を提供する。 【解決手段】 １つの実施例においては、本発明は、割
込制御レジスタ・ビット・フィールド５０を用いて、あ
る命令の実行が終了する前に、その命令の実行が割込要
求によって中断されるか否かを判断する。本発明のある
実施例においては、第１組の命令は実行途中で中断さ
れ、第２組の命令は常に実行が完了することがある。ど
の命令が第１組の命令に属するかは、（たとえばレジス
タ・ビット・フィールド５２により）ユーザによるプロ
グラミングが可能であるか、あるいは固定される。デー
タ処理システム１０によっては、実行時間が最も長い命
令を第１組の命令の一部と定義して、割込待ち時間を短
縮すると便利である。
Description
【０００１】
【産業上の利用分野】本発明は、一般にデータ処理シス
テムに関し、さらに詳しくは、データ処理システムにお
いて割込待ち時間を選択的に制御するための方法および
装置に関する。
テムに関し、さらに詳しくは、データ処理システムにお
いて割込待ち時間を選択的に制御するための方法および
装置に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】割込
は、データ処理システムにおいて、特に多くのリアルタ
イム制御用途において現在よく用いられる。たとえば、
自動車のエンジンを制御するデータ処理システムは、ア
ンチロック・ブレーキング・システムにより自動車が横
すべりし始めたことが検出されると、アンチロック・ブ
レーキング・システムから割込要求を受信する。データ
処理システムが割込に応答するためにかかる最大時間量
を「最大割込待ち時間」と呼ぶ。多くのデータ処理シス
テムにおいては、データ処理システムの通常の動作性能
を低下させずに可能な限り最短の割込待ち時間を有する
ことが望ましい。
は、データ処理システムにおいて、特に多くのリアルタ
イム制御用途において現在よく用いられる。たとえば、
自動車のエンジンを制御するデータ処理システムは、ア
ンチロック・ブレーキング・システムにより自動車が横
すべりし始めたことが検出されると、アンチロック・ブ
レーキング・システムから割込要求を受信する。データ
処理システムが割込に応答するためにかかる最大時間量
を「最大割込待ち時間」と呼ぶ。多くのデータ処理シス
テムにおいては、データ処理システムの通常の動作性能
を低下させずに可能な限り最短の割込待ち時間を有する
ことが望ましい。
【０００３】多くのリアルタイム制御用途においては、
最大割込待ち時間は非常に重要であり、ある用途のため
にどのデータ処理システムを選定するかを決定すること
さえある。上記の例では、データ処理システムがアンチ
ロック・ブレーキング・システムからの割込に対して充
分迅速に応答することができなければ、割込待ち時間の
より短い別のデータ処理システムが選定され使用される
ことになる。そのため、データ処理技術においては、デ
ータ処理システムの正常な動作性能を大幅に低下させる
ことなく最大割込待ち時間を短縮することが非常に重要
である。
最大割込待ち時間は非常に重要であり、ある用途のため
にどのデータ処理システムを選定するかを決定すること
さえある。上記の例では、データ処理システムがアンチ
ロック・ブレーキング・システムからの割込に対して充
分迅速に応答することができなければ、割込待ち時間の
より短い別のデータ処理システムが選定され使用される
ことになる。そのため、データ処理技術においては、デ
ータ処理システムの正常な動作性能を大幅に低下させる
ことなく最大割込待ち時間を短縮することが非常に重要
である。
【０００４】
【実施例】データ処理システムにおいて割込待ち時間を
最小限に抑えることは、多くのリアルタイム制御用途に
とってきわめて重要である。データ処理システムは、１
つ以上の命令（すなわち長命令）を有することが多く、
この長命令は、他のより短い命令（すなわち短命令）を
実行するために要する時間に比べて、完全に実行するに
はかなりの量の時間が必要になる。待機中の割込要求に
応答する前に、長命令の実行を完了する時間が必要とさ
れるために、データ処理システムの割込待ち時間が長過
ぎることになる。本発明は、長命令の実行を中断して、
割込要求を処理して、割込待ち時間を短縮することを可
能にする。
最小限に抑えることは、多くのリアルタイム制御用途に
とってきわめて重要である。データ処理システムは、１
つ以上の命令（すなわち長命令）を有することが多く、
この長命令は、他のより短い命令（すなわち短命令）を
実行するために要する時間に比べて、完全に実行するに
はかなりの量の時間が必要になる。待機中の割込要求に
応答する前に、長命令の実行を完了する時間が必要とさ
れるために、データ処理システムの割込待ち時間が長過
ぎることになる。本発明は、長命令の実行を中断して、
割込要求を処理して、割込待ち時間を短縮することを可
能にする。
【０００５】本発明の１つの実施例においては、データ
処理システムは、各長命令の実行中のいくつかの時点で
割込要求が待機していないかチェックする。長命令の実
行が終了する前に割込要求が受け付けられると、データ
処理システムは長命令の実行を停止して、データ処理シ
ステムが長命令の実行を開始する前の状態にデータ処理
システムを戻す。その後で割込が処理される。割込の処
理が完了すると、同じ長命令の実行が再び開始される。
処理システムは、各長命令の実行中のいくつかの時点で
割込要求が待機していないかチェックする。長命令の実
行が終了する前に割込要求が受け付けられると、データ
処理システムは長命令の実行を停止して、データ処理シ
ステムが長命令の実行を開始する前の状態にデータ処理
システムを戻す。その後で割込が処理される。割込の処
理が完了すると、同じ長命令の実行が再び開始される。
【０００６】「バス」という用語は、データ，アドレ
ス，制御または状況など１つ以上の種々の情報を転送す
るために用いられる複数の信号または導体を指すために
用いられる。「アサート」，「ネゲート」という用語
は、それぞれ、信号，状況ビットまたは同様の装置を論
理的に真の状態にする場合と、論理的に偽の状態にする
場合に用いられる。論理的に真の状態が論理レベル１で
ある場合は、論理的に偽の状態は論理レベル０である。
また、論理的に真の状態が論理レベル０である場合は、
論理的に偽の状態は論理レベル１である。
ス，制御または状況など１つ以上の種々の情報を転送す
るために用いられる複数の信号または導体を指すために
用いられる。「アサート」，「ネゲート」という用語
は、それぞれ、信号，状況ビットまたは同様の装置を論
理的に真の状態にする場合と、論理的に偽の状態にする
場合に用いられる。論理的に真の状態が論理レベル１で
ある場合は、論理的に偽の状態は論理レベル０である。
また、論理的に真の状態が論理レベル０である場合は、
論理的に偽の状態は論理レベル１である。
【０００７】図面の説明 図１は、中央処理装置（ＣＰＵ）回路構成１２，メモリ
回路構成１４，タイマ回路構成１６，シリアル回路構成
１８，その他の回路構成２０およびシステム統合回路構
成２２を有するデータ処理システム１０を示し、これら
はすべてバス２４を介して互いに双方向に結合される。
回路構成１４，タイマ回路構成１６，シリアル回路構成
１８，その他の回路構成２０およびシステム統合回路構
成２２を有するデータ処理システム１０を示し、これら
はすべてバス２４を介して互いに双方向に結合される。
【０００８】ＣＰＵ１２は、１つ以上の集積回路端子３
０を介してデータ処理システム１０の外部に結合される
ことがある。メモリ１４は、１つ以上の集積回路端子３
２を介してデータ処理システム１０の外部に結合される
ことがある。タイマ１６は、１つ以上の集積回路端子３
４を介してデータ処理システム１０の外部に結合される
ことがある。シリアル回路構成１８、１つ以上の集積回
路端子３６を介してデータ処理システム１０の外部に結
合されることがある。また、その他の回路構成２０は、
１つ以上の集積回路端子３８を介してデータ処理システ
ム１０の外部に結合されることがある。システム統合回
路構成２２は、バス２６を介してデータ処理システム１
０の外部と双方向に結合される。システム統合回路２２
は、割込回路構成２８を具備する。割込回路構成２８
は、集積回路端子４０を介してデータ処理システム１０
の外部に結合されることがある。
０を介してデータ処理システム１０の外部に結合される
ことがある。メモリ１４は、１つ以上の集積回路端子３
２を介してデータ処理システム１０の外部に結合される
ことがある。タイマ１６は、１つ以上の集積回路端子３
４を介してデータ処理システム１０の外部に結合される
ことがある。シリアル回路構成１８、１つ以上の集積回
路端子３６を介してデータ処理システム１０の外部に結
合されることがある。また、その他の回路構成２０は、
１つ以上の集積回路端子３８を介してデータ処理システ
ム１０の外部に結合されることがある。システム統合回
路構成２２は、バス２６を介してデータ処理システム１
０の外部と双方向に結合される。システム統合回路２２
は、割込回路構成２８を具備する。割込回路構成２８
は、集積回路端子４０を介してデータ処理システム１０
の外部に結合されることがある。
【０００９】本発明のある実施例においては、データ処
理システム１０は、単独の集積回路上に形成されたデー
タ・プロセッサである。実施例によっては、データ処理
システム１０は単独のチップ・マイクロコントローラで
ある。別の実施例では、データ処理システム１０は、任
意の種類の電気回路構成を用いて組み込むことができ
る。メモリ１４は、どのような種類のメモリであっても
よい。データ処理システム１０の代替の実施例に含まれ
る回路構成のブロックは、もっと多いことも、少ないこ
とも、あるいは異なる種類のものである場合もある。た
とえば、データ処理システム１０の代替の実施例は、メ
モリ１４，タイマ１６，シリアル１８またはその他の回
路構成２０をもたない場合もある。本発明の実施例に
は、ＣＰＵ１２の一部として割込回路構成２８を具備す
るものや、システム統合回路構成２２を具備するもの、
具備しないものがある。
理システム１０は、単独の集積回路上に形成されたデー
タ・プロセッサである。実施例によっては、データ処理
システム１０は単独のチップ・マイクロコントローラで
ある。別の実施例では、データ処理システム１０は、任
意の種類の電気回路構成を用いて組み込むことができ
る。メモリ１４は、どのような種類のメモリであっても
よい。データ処理システム１０の代替の実施例に含まれ
る回路構成のブロックは、もっと多いことも、少ないこ
とも、あるいは異なる種類のものである場合もある。た
とえば、データ処理システム１０の代替の実施例は、メ
モリ１４，タイマ１６，シリアル１８またはその他の回
路構成２０をもたない場合もある。本発明の実施例に
は、ＣＰＵ１２の一部として割込回路構成２８を具備す
るものや、システム統合回路構成２２を具備するもの、
具備しないものがある。
【００１０】集積回路端子３０，３２，３４，３６，３
８，４０は、電気信号をデータ処理システム１０との間
にやり取りすることができる任意の種類の装置である。
たとえば、集積回路端子３０，３２，３４，３６，３
８，４０は、集積回路ピン，ハンダ・バンプ，ワイヤ導
体などとすることができる。また、バス２６は、集積回
路端子を介して、データ処理システム１０との間に電気
信号を伝える。
８，４０は、電気信号をデータ処理システム１０との間
にやり取りすることができる任意の種類の装置である。
たとえば、集積回路端子３０，３２，３４，３６，３
８，４０は、集積回路ピン，ハンダ・バンプ，ワイヤ導
体などとすることができる。また、バス２６は、集積回
路端子を介して、データ処理システム１０との間に電気
信号を伝える。
【００１１】図２は、本発明の１つの実施例による図１
の割込回路構成２８を示す。本発明の１つの実施例にお
いては、割込回路構成２８はレジスタ回路構成６４を備
え、これはバス２４と双方向に結合されるので、レジス
タ６４にはＣＰＵ１２（図１参照）によって読み取りお
よび書き込みができる。割込回路構成２８にはまた、割
込制御回路構成６０も含まれ、これは割込に関連するバ
ス信号を受信および／または供給するためにバス２４と
結合される。割込回路構成２８には、集積回路端子４０
を介してデータ処理システム１０の外部から割込要求を
受信する割込受信回路構成６２も含まれる。
の割込回路構成２８を示す。本発明の１つの実施例にお
いては、割込回路構成２８はレジスタ回路構成６４を備
え、これはバス２４と双方向に結合されるので、レジス
タ６４にはＣＰＵ１２（図１参照）によって読み取りお
よび書き込みができる。割込回路構成２８にはまた、割
込制御回路構成６０も含まれ、これは割込に関連するバ
ス信号を受信および／または供給するためにバス２４と
結合される。割込回路構成２８には、集積回路端子４０
を介してデータ処理システム１０の外部から割込要求を
受信する割込受信回路構成６２も含まれる。
【００１２】本発明の１つの実施例においては、割込受
信回路構成６２は、バス２４と割込制御回路構成６０と
に結合され、着信割込要求に関する情報を提供する。本
発明の代替の実施例においては、割込受信回路構成６２
は、バス２４には結合されず、代わりに、割込受信回路
構成６２が割込要求を受信して、１つ以上の導体６８を
介して割込要求情報を割込制御回路構成６０に送る。次
に割込制御回路構成６０は、バス２４上の割込関連信号
をアサートするか否か、さらに、いつアサートするかを
決定する。レジスタ６４は、導体６６を介して、制御お
よび／または状況情報を割込制御回路構成６０に送る。
信回路構成６２は、バス２４と割込制御回路構成６０と
に結合され、着信割込要求に関する情報を提供する。本
発明の代替の実施例においては、割込受信回路構成６２
は、バス２４には結合されず、代わりに、割込受信回路
構成６２が割込要求を受信して、１つ以上の導体６８を
介して割込要求情報を割込制御回路構成６０に送る。次
に割込制御回路構成６０は、バス２４上の割込関連信号
をアサートするか否か、さらに、いつアサートするかを
決定する。レジスタ６４は、導体６６を介して、制御お
よび／または状況情報を割込制御回路構成６０に送る。
【００１３】１つの実施例においては、レジスタ６４
は、いくつかのレジスタ・ビット・フィールド５０，５
２，５４，５６，５８を備え、これらはそれぞれ制御値
を格納する格納回路を具備する。図２に示されるレジス
タ６４には、制御に用いられる５つのレジスタ・フィー
ルド（５０，５２，５４，５６，５８）が含まれるが、
本発明の代替の実施例では、より多くの、またはより少
ない、または異なるレジスタ・ビット・フィールドを用
いることもある。さらに、図２に示される５つのレジス
タ・ビット・フィールド５０，５２，５４，５６，５８
は、制御のために用いられるが、レジスタ６４の代替の
実施例には状況に用いられるもの、あるいは状況と制御
の両方に用いられるレジスタ・ビット・フィールドが含
まれることもある。さらに、本発明の代替の実施例は、
１つ以上の別々のレジスタ内にビット・フィールド５
０，５２，５４，５６，５８を配置することもある。ま
た、本発明の異なる実施例では、図２に示されるレジス
タ・ビット・フィールド５０，５２，５４，５６，５８
のそれぞれに関して、任意の数のビットを備えることも
ある。本発明のある実施例では、１つ以上のレジスタ・
ビット・フィールドの制御機能を、より少数のレジスタ
・ビット・フィールドに合成および符号化することもで
きる。
は、いくつかのレジスタ・ビット・フィールド５０，５
２，５４，５６，５８を備え、これらはそれぞれ制御値
を格納する格納回路を具備する。図２に示されるレジス
タ６４には、制御に用いられる５つのレジスタ・フィー
ルド（５０，５２，５４，５６，５８）が含まれるが、
本発明の代替の実施例では、より多くの、またはより少
ない、または異なるレジスタ・ビット・フィールドを用
いることもある。さらに、図２に示される５つのレジス
タ・ビット・フィールド５０，５２，５４，５６，５８
は、制御のために用いられるが、レジスタ６４の代替の
実施例には状況に用いられるもの、あるいは状況と制御
の両方に用いられるレジスタ・ビット・フィールドが含
まれることもある。さらに、本発明の代替の実施例は、
１つ以上の別々のレジスタ内にビット・フィールド５
０，５２，５４，５６，５８を配置することもある。ま
た、本発明の異なる実施例では、図２に示されるレジス
タ・ビット・フィールド５０，５２，５４，５６，５８
のそれぞれに関して、任意の数のビットを備えることも
ある。本発明のある実施例では、１つ以上のレジスタ・
ビット・フィールドの制御機能を、より少数のレジスタ
・ビット・フィールドに合成および符号化することもで
きる。
【００１４】図２に示される本発明の実施例において
は、レジスタ６４は、割込制御（ＩＣ：interrupt cont
rol ）レジスタ・ビット・フィールド５０，割込可能命
令（ＩＩ：interruptable instruction ）レジスタ・ビ
ット・フィールド５２，割込イネーブル・レジスタ・ビ
ット・フィールド５６，割込マスク（ＩＭ：interruptm
ask）レジスタ・ビット・フィールド５８およびその他
の状況／制御ビット５４を備える。
は、レジスタ６４は、割込制御（ＩＣ：interrupt cont
rol ）レジスタ・ビット・フィールド５０，割込可能命
令（ＩＩ：interruptable instruction ）レジスタ・ビ
ット・フィールド５２，割込イネーブル・レジスタ・ビ
ット・フィールド５６，割込マスク（ＩＭ：interruptm
ask）レジスタ・ビット・フィールド５８およびその他
の状況／制御ビット５４を備える。
【００１５】図３は、本発明の１つの実施例による図１
の中央処理装置（ＣＰＵ）１２の一部分を示す。図３に
示されるＣＰＵ１２の部分には、制御回路構成７０，１
つ以上の命令ラッチ７４および１つ以上のレジスタ７６
が含まれ、これらはそれぞれ導体８０を介してバス２４
と双方向に結合される。命令ラッチ７４は、導体８６を
介して命令解読回路構成７２に結合される。命令解読回
路構成７２は、導体８８を介して制御回路構成７０に結
合される。演算論理装置（ＡＬＵ）７８は、導体９０を
介して制御回路構成７０と双方向に結合される。レジス
タ７６は、導体９２を介して制御回路構成７０と双方向
に結合される。また、レジスタ７６は、導体９４を介し
てＡＬＵ７８と双方向に結合される。本発明のある実施
例では、ＣＰＵ１２を１つ以上の集積回路端子３０を介
してデータ処理システム１０の外部に結合することもあ
る。
の中央処理装置（ＣＰＵ）１２の一部分を示す。図３に
示されるＣＰＵ１２の部分には、制御回路構成７０，１
つ以上の命令ラッチ７４および１つ以上のレジスタ７６
が含まれ、これらはそれぞれ導体８０を介してバス２４
と双方向に結合される。命令ラッチ７４は、導体８６を
介して命令解読回路構成７２に結合される。命令解読回
路構成７２は、導体８８を介して制御回路構成７０に結
合される。演算論理装置（ＡＬＵ）７８は、導体９０を
介して制御回路構成７０と双方向に結合される。レジス
タ７６は、導体９２を介して制御回路構成７０と双方向
に結合される。また、レジスタ７６は、導体９４を介し
てＡＬＵ７８と双方向に結合される。本発明のある実施
例では、ＣＰＵ１２を１つ以上の集積回路端子３０を介
してデータ処理システム１０の外部に結合することもあ
る。
【００１６】図４は、本発明の１つの実施例による図３
の制御回路構成７０の一部分を示す。制御回路構成７０
は、プログラム可能割込制御情報のための格納回路であ
る回路１０２を備え、命令を実行するシーケンサである
回路１００を備え、命令境界検出回路である回路１０４
を備える。シーケンサ１００は、１つ以上の導体１１６
を介してバス２４と双方向に結合される。格納回路１０
２は、１つ以上の導体１１４を介してバス２４と双方向
に結合される。格納回路１０２は、１つ以上の導体１１
８を介してシーケンサ１００と双方向に結合される。命
令境界検出回路１０４は、１つ以上の導体１２０を介し
てシーケンサ１００と双方向に結合される。命令境界検
出回路１０４とシーケンサ１００は、両方とも１つ以上
の導体８８を介して命令解読回路構成７２に結合され
る。
の制御回路構成７０の一部分を示す。制御回路構成７０
は、プログラム可能割込制御情報のための格納回路であ
る回路１０２を備え、命令を実行するシーケンサである
回路１００を備え、命令境界検出回路である回路１０４
を備える。シーケンサ１００は、１つ以上の導体１１６
を介してバス２４と双方向に結合される。格納回路１０
２は、１つ以上の導体１１４を介してバス２４と双方向
に結合される。格納回路１０２は、１つ以上の導体１１
８を介してシーケンサ１００と双方向に結合される。命
令境界検出回路１０４は、１つ以上の導体１２０を介し
てシーケンサ１００と双方向に結合される。命令境界検
出回路１０４とシーケンサ１００は、両方とも１つ以上
の導体８８を介して命令解読回路構成７２に結合され
る。
【００１７】命令境界検出回路１０４は、１つ以上の導
体１０６を介してレジスタ７６からの情報を受信するよ
う結合され、シーケンサ１００は、１つ以上の導体１０
８を介してレジスタ７６と双方向に結合される。導体９
２（図３参照）は導体１０６，１０８（図４参照）を含
む。命令境界検出回路１０４は、１つ以上の導体１１０
を介してＡＬＵ７８から情報を受信するよう結合され、
シーケンサ１００は、１つ以上の導体１１２を介してＡ
ＬＵ７８と双方向に結合される。導体９０（図３参照）
は、導体１１０，１１２（図４参照）を含む。
体１０６を介してレジスタ７６からの情報を受信するよ
う結合され、シーケンサ１００は、１つ以上の導体１０
８を介してレジスタ７６と双方向に結合される。導体９
２（図３参照）は導体１０６，１０８（図４参照）を含
む。命令境界検出回路１０４は、１つ以上の導体１１０
を介してＡＬＵ７８から情報を受信するよう結合され、
シーケンサ１００は、１つ以上の導体１１２を介してＡ
ＬＵ７８と双方向に結合される。導体９０（図３参照）
は、導体１１０，１１２（図４参照）を含む。
【００１８】シーケンサ１００は、種々の回路構成、た
とえば状態装置，ランダム論理，プログラム可能論理ア
レイなどの回路構成を用いて実現することができる。シ
ーケンサ１００は、レジスタ７６およびＡＬＵ７８に制
御信号を提供して、命令ラッチ７４により受信された命
令を実行する機能を果たす。データ処理システム１０に
よっては、命令ラッチ７４が１つしかないものや、デー
タ処理システム１０がパイプライン化されたり、複数の
命令ラッチ７４を有するものがある。データ処理システ
ム１０がパイプライン化されている場合は、第１命令の
実行は次の命令の解読と重複することがある。
とえば状態装置，ランダム論理，プログラム可能論理ア
レイなどの回路構成を用いて実現することができる。シ
ーケンサ１００は、レジスタ７６およびＡＬＵ７８に制
御信号を提供して、命令ラッチ７４により受信された命
令を実行する機能を果たす。データ処理システム１０に
よっては、命令ラッチ７４が１つしかないものや、デー
タ処理システム１０がパイプライン化されたり、複数の
命令ラッチ７４を有するものがある。データ処理システ
ム１０がパイプライン化されている場合は、第１命令の
実行は次の命令の解読と重複することがある。
【００１９】図５および図６は、本発明の１つの実施例
によりデータ処理システム内で割込待ち時間を選択的に
制御する方法を流れ図に示す。図５および図６を参照し
て、偏平な楕円２００〜２０１は、流れ図の始点と終点
を表す。円２０５〜２０８は、流れ図内の特定の点を表
す。円２１０〜２１３は、流れ図の中の特定点への移行
を表す。ダイヤ形２１５〜２２０は、流れ図中の意志決
定点を表す。矩形２２５〜２３５は、データ処理システ
ム内で割込待ち時間を選択的に制御するために実行され
るステップを表す。
によりデータ処理システム内で割込待ち時間を選択的に
制御する方法を流れ図に示す。図５および図６を参照し
て、偏平な楕円２００〜２０１は、流れ図の始点と終点
を表す。円２０５〜２０８は、流れ図内の特定の点を表
す。円２１０〜２１３は、流れ図の中の特定点への移行
を表す。ダイヤ形２１５〜２２０は、流れ図中の意志決
定点を表す。矩形２２５〜２３５は、データ処理システ
ム内で割込待ち時間を選択的に制御するために実行され
るステップを表す。
【００２０】好適な実施例の動作 本発明の動作を以下に説明する。データ処理システム内
で割込待ち時間を最小限に抑えることは、多くのリアル
タイム制御用途できわめて重要なことである。データ処
理システムは、１つ以上の命令（すなわち長命令）を有
することが多く、これらは他のより短い命令（すなわち
短命令）と比べて完全に実行するには、かなりの量の時
間を必要とする。待機中の割込要求に応答する前に、長
命令の実行を終了する時間が必要とされるために、デー
タ処理システムの割込待ち時間が長過ぎることになる。
本発明は、長命令の実行を中断して、割込要求を処理し
て割込待ち時間を短縮することを可能にする。
で割込待ち時間を最小限に抑えることは、多くのリアル
タイム制御用途できわめて重要なことである。データ処
理システムは、１つ以上の命令（すなわち長命令）を有
することが多く、これらは他のより短い命令（すなわち
短命令）と比べて完全に実行するには、かなりの量の時
間を必要とする。待機中の割込要求に応答する前に、長
命令の実行を終了する時間が必要とされるために、デー
タ処理システムの割込待ち時間が長過ぎることになる。
本発明は、長命令の実行を中断して、割込要求を処理し
て割込待ち時間を短縮することを可能にする。
【００２１】１つの実施例においては、本発明は割込制
御レジスタ・ビット・フィールド５０（図２参照）を用
いて、ある命令の実行が完了する前にその命令の実行を
割込要求により中断するか否かを決定する。本発明のあ
る実施例では、第１組の命令が実行途中で中断され、第
２組の命令は常に実行を完了する場合がある。どの命令
が第１組の命令に属するかは、たとえば図２のレジスタ
・ビット・フィールド５２によってユーザによるプログ
ラミングが可能であるか、あるいは固定される。データ
処理システム（１０）によっては、最も長い実行時間を
有する命令を第１組の命令、すなわち割込可能な命令の
一部と定義して、割込待ち時間を短縮すると便利であ
る。
御レジスタ・ビット・フィールド５０（図２参照）を用
いて、ある命令の実行が完了する前にその命令の実行を
割込要求により中断するか否かを決定する。本発明のあ
る実施例では、第１組の命令が実行途中で中断され、第
２組の命令は常に実行を完了する場合がある。どの命令
が第１組の命令に属するかは、たとえば図２のレジスタ
・ビット・フィールド５２によってユーザによるプログ
ラミングが可能であるか、あるいは固定される。データ
処理システム（１０）によっては、最も長い実行時間を
有する命令を第１組の命令、すなわち割込可能な命令の
一部と定義して、割込待ち時間を短縮すると便利であ
る。
【００２２】本発明の１つの実施例においては、データ
処理システムは、各長命令の実行中のいくつかの時点で
割込要求が待機中であるか否かをチェックする。長命令
の実行が終了する前に割込要求が受け付けられると、デ
ータ処理システムは長命令の実行を停止して、データ処
理システムを長命令の実行を開始する前の状態に戻す。
それから割込が処理される。割込の処理が終了すると、
同じ長命令の実行が再び開始される。
処理システムは、各長命令の実行中のいくつかの時点で
割込要求が待機中であるか否かをチェックする。長命令
の実行が終了する前に割込要求が受け付けられると、デ
ータ処理システムは長命令の実行を停止して、データ処
理システムを長命令の実行を開始する前の状態に戻す。
それから割込が処理される。割込の処理が終了すると、
同じ長命令の実行が再び開始される。
【００２３】図３と図５のステップ２２５とを参照し
て、命令ラッチ７４はバス２４を介して第１命令を受信
する。第１命令は、データ処理システム１０が実行可能
な任意の命令とすることができる。第１命令は、一次プ
ログラム内のものでも、サブルーチン内のものでも、割
込処理ルーチン内のものでも、他の任意の同様のコンピ
ュータ・プログラム内のものでもよい。バス２４は、内
部からデータ処理システム１０に対して（たとえば図１
のメモリ１４から）命令を送ることも、あるいは、バス
２６およびシステム統合回路構成２２を介して外部から
データ処理システム１０に送ることもできる。
て、命令ラッチ７４はバス２４を介して第１命令を受信
する。第１命令は、データ処理システム１０が実行可能
な任意の命令とすることができる。第１命令は、一次プ
ログラム内のものでも、サブルーチン内のものでも、割
込処理ルーチン内のものでも、他の任意の同様のコンピ
ュータ・プログラム内のものでもよい。バス２４は、内
部からデータ処理システム１０に対して（たとえば図１
のメモリ１４から）命令を送ることも、あるいは、バス
２６およびシステム統合回路構成２２を介して外部から
データ処理システム１０に送ることもできる。
【００２４】図３と図５のステップ２２６とを参照し
て、命令ラッチ７４が第１命令を命令解読回路構成７２
に送る。命令解読回路構成７２は、第１命令を解読し、
その結果の信号を制御回路構成７０に、導体８８を介し
て送る。次に、制御回路構成７０は、制御信号をレジス
タ７６およびＡＬＵ７８に送ることによって第１命令の
実行を開始し、第１命令の演算を実行する。たとえば、
第１命令は、加算命令または乗算命令であり、制御回路
構成７０は適切な信号をレジスタ７６およびＡＬＵ７８
に送り、必要な演算を行う。
て、命令ラッチ７４が第１命令を命令解読回路構成７２
に送る。命令解読回路構成７２は、第１命令を解読し、
その結果の信号を制御回路構成７０に、導体８８を介し
て送る。次に、制御回路構成７０は、制御信号をレジス
タ７６およびＡＬＵ７８に送ることによって第１命令の
実行を開始し、第１命令の演算を実行する。たとえば、
第１命令は、加算命令または乗算命令であり、制御回路
構成７０は適切な信号をレジスタ７６およびＡＬＵ７８
に送り、必要な演算を行う。
【００２５】図２を参照して、割込受信回路構成６２
は、集積回路端子４０を監視して、データ処理システム
１０の外部の装置（図示せず）が割込を要求しているか
否かを判断することができる。また、割込受信回路構成
６２は、バス２４を監視して、データ処理システム１０
内部のいずれかの回路構成（たとえば図１の１６，１８
または２０）が割込を要求しているか否かを判断するこ
ともある。
は、集積回路端子４０を監視して、データ処理システム
１０の外部の装置（図示せず）が割込を要求しているか
否かを判断することができる。また、割込受信回路構成
６２は、バス２４を監視して、データ処理システム１０
内部のいずれかの回路構成（たとえば図１の１６，１８
または２０）が割込を要求しているか否かを判断するこ
ともある。
【００２６】次に、割込受信回路構成６２は、割込要求
が行われたか否かに関する情報を割込制御回路構成６０
に送る。図５の決定ダイヤ形２１５を参照して、割込制
御回路構成は、レジスタ６４から導体６６を介して割込
イネーブル制御ビット５６を受信し、割込がイネーブル
であるか否かを判断する。ステップ２２８を参照して、
割込がイネーブルでない場合は、ＣＰＵ１２（図３参
照）は、割込要求を受信せず、第１命令の実行が割込な
しに通常の方法で終了する。ステップ２３５を参照し
て、命令の実行が、次の命令の取り出し，受信，解読お
よび実行と続行される。
が行われたか否かに関する情報を割込制御回路構成６０
に送る。図５の決定ダイヤ形２１５を参照して、割込制
御回路構成は、レジスタ６４から導体６６を介して割込
イネーブル制御ビット５６を受信し、割込がイネーブル
であるか否かを判断する。ステップ２２８を参照して、
割込がイネーブルでない場合は、ＣＰＵ１２（図３参
照）は、割込要求を受信せず、第１命令の実行が割込な
しに通常の方法で終了する。ステップ２３５を参照し
て、命令の実行が、次の命令の取り出し，受信，解読お
よび実行と続行される。
【００２７】図５の決定ダイヤ形２１６を参照して、割
込がイネーブルの場合は、割込制御回路構成６０は、割
込受信回路構成６２からの入力信号６８をチェックし
て、割込要求が受信されて待機中であるか否かを判断す
る。割込要求が受信されていない場合は、ＣＰＵ１２
（図３参照）は割込要求を受信せず、第１命令の実行は
割込なしに通常の方法で終了する（図５のステップ２２
８，図６のステップ２３５参照）。
込がイネーブルの場合は、割込制御回路構成６０は、割
込受信回路構成６２からの入力信号６８をチェックし
て、割込要求が受信されて待機中であるか否かを判断す
る。割込要求が受信されていない場合は、ＣＰＵ１２
（図３参照）は割込要求を受信せず、第１命令の実行は
割込なしに通常の方法で終了する（図５のステップ２２
８，図６のステップ２３５参照）。
【００２８】図５の決定ダイヤ形２１７を参照して、割
込が受信されて待機中の場合は、割込制御回路構成６０
は、レジスタ６４から導体６６を介して割込マスク制御
ビット５８を受信し、受信された割込がマスクされてい
るか否かを判断する。割込のマスキングは、データ処理
技術では周知のものである。たとえば受信された割込
が、割込マスク制御ビット５８により決定された閾値優
先度より低い優先レベルを持つために割込がマスクされ
ている場合、ＣＰＵ１２（図３参照）は割込要求を受信
せず、第１命令の実行が割込なしに通常の方法で終了す
る（図５のステップ２２８，図６のステップ２３５参
照）。しかし、図５のステップ２２９を参照して、たと
えば受信された割込要求が、割込マスク制御ビット５８
によって決定された閾値優先度より高い優先レベルを持
つために、受信された割込要求がマスクされていない場
合は、この割込要求が受け付けられ、ＣＰＵ１２（図３
参照）は、割込制御回路構成６０からバス２４を介して
割込要求を受信する。
込が受信されて待機中の場合は、割込制御回路構成６０
は、レジスタ６４から導体６６を介して割込マスク制御
ビット５８を受信し、受信された割込がマスクされてい
るか否かを判断する。割込のマスキングは、データ処理
技術では周知のものである。たとえば受信された割込
が、割込マスク制御ビット５８により決定された閾値優
先度より低い優先レベルを持つために割込がマスクされ
ている場合、ＣＰＵ１２（図３参照）は割込要求を受信
せず、第１命令の実行が割込なしに通常の方法で終了す
る（図５のステップ２２８，図６のステップ２３５参
照）。しかし、図５のステップ２２９を参照して、たと
えば受信された割込要求が、割込マスク制御ビット５８
によって決定された閾値優先度より高い優先レベルを持
つために、受信された割込要求がマスクされていない場
合は、この割込要求が受け付けられ、ＣＰＵ１２（図３
参照）は、割込制御回路構成６０からバス２４を介して
割込要求を受信する。
【００２９】図６の決定ダイヤ形２１８を参照して、割
込要求が受け付けられると、割込回路構成２８は、ＣＰ
Ｕ１２内の制御回路構成７０（図３参照）に対して、バ
ス２４および導体８０を介して割込要求を送る。また、
本発明の１つの実施例においては、割込回路構成２８
は、割込制御ビット５０および割込可能命令制御ビット
５２をも、レジスタ６４から、バス２４および導体８０
を介して、ＣＰＵ１２内の制御回路構成７０（図３参
照）に送る。本発明の代替の実施例においては、割込制
御ビット５０および割込可能命令制御ビット５２は、シ
ステム統合回路構成２２内のレジスタ６４ではなく、格
納回路１０２（図４参照）またはＣＰＵ１２内のレジス
タ７６（図３参照）に位置することがある。
込要求が受け付けられると、割込回路構成２８は、ＣＰ
Ｕ１２内の制御回路構成７０（図３参照）に対して、バ
ス２４および導体８０を介して割込要求を送る。また、
本発明の１つの実施例においては、割込回路構成２８
は、割込制御ビット５０および割込可能命令制御ビット
５２をも、レジスタ６４から、バス２４および導体８０
を介して、ＣＰＵ１２内の制御回路構成７０（図３参
照）に送る。本発明の代替の実施例においては、割込制
御ビット５０および割込可能命令制御ビット５２は、シ
ステム統合回路構成２２内のレジスタ６４ではなく、格
納回路１０２（図４参照）またはＣＰＵ１２内のレジス
タ７６（図３参照）に位置することがある。
【００３０】決定ダイヤ形２１８を参照して、制御回路
構成７０は、第１命令が割込可能命令であるか否かを判
定する。本発明の１つの実施例においては、Ｎ個の割込
可能命令の組に含まれる１つ以上の命令が、制御回路構
成７０内の回路構成によってあらかじめ決定され固定さ
れる。たとえば、本発明の１つの実施例においては、Ｎ
個の割込可能命令の組は、乗算命令，複数データのメモ
リからのロード命令および複数データのメモリへの格納
命令を含む。
構成７０は、第１命令が割込可能命令であるか否かを判
定する。本発明の１つの実施例においては、Ｎ個の割込
可能命令の組に含まれる１つ以上の命令が、制御回路構
成７０内の回路構成によってあらかじめ決定され固定さ
れる。たとえば、本発明の１つの実施例においては、Ｎ
個の割込可能命令の組は、乗算命令，複数データのメモ
リからのロード命令および複数データのメモリへの格納
命令を含む。
【００３１】本発明のある実施例においては、Ｎ個の割
込可能命令の組には、実行するために最大数のＡＬＵサ
イクルを必要とするもの、あるいは最大全体時間を必要
とするものが含まれることもある。本発明のある実施例
においては、すべての命令が割込可能であるので、どの
命令が割込可能であるかを特定するために割込可能命令
制御ビット５２（図２参照）が必要でない場合もある。
本発明の他の実施例においては、第１組のＮ個の命令が
割込可能であり、第２組のＫ個の命令が割込可能でない
こともある。本発明のさらに別の実施例においては、割
込可能命令制御ビット５２を、割込可能でない第２組の
Ｋ個の命令を特定するために用いることもある。割込可
能命令制御ビット５２をこのように用いて、どの命令が
割込可能であり、どの命令が割込可能でないかに関する
情報を制御回路構成７０に送る命令選択値を格納するこ
ともできる。
込可能命令の組には、実行するために最大数のＡＬＵサ
イクルを必要とするもの、あるいは最大全体時間を必要
とするものが含まれることもある。本発明のある実施例
においては、すべての命令が割込可能であるので、どの
命令が割込可能であるかを特定するために割込可能命令
制御ビット５２（図２参照）が必要でない場合もある。
本発明の他の実施例においては、第１組のＮ個の命令が
割込可能であり、第２組のＫ個の命令が割込可能でない
こともある。本発明のさらに別の実施例においては、割
込可能命令制御ビット５２を、割込可能でない第２組の
Ｋ個の命令を特定するために用いることもある。割込可
能命令制御ビット５２をこのように用いて、どの命令が
割込可能であり、どの命令が割込可能でないかに関する
情報を制御回路構成７０に送る命令選択値を格納するこ
ともできる。
【００３２】再び決定ダイヤ形２１８を参照して、制御
回路構成７０は、第１命令が割込可能命令であるか否か
を判断する。第１命令が割込可能命令でない場合は、第
１命令の実行は割り込みなしに通常の方法で終了する
（図６のステップ２３０参照）。次に、割込要求は第１
命令と次の命令との間の命令境界において処理される
（図６のステップ２３４参照）。そして最後に、通常の
命令実行が、次の命令の取り出し，受信，解読および実
行と続行される（図６のステップ２３５参照）。
回路構成７０は、第１命令が割込可能命令であるか否か
を判断する。第１命令が割込可能命令でない場合は、第
１命令の実行は割り込みなしに通常の方法で終了する
（図６のステップ２３０参照）。次に、割込要求は第１
命令と次の命令との間の命令境界において処理される
（図６のステップ２３４参照）。そして最後に、通常の
命令実行が、次の命令の取り出し，受信，解読および実
行と続行される（図６のステップ２３５参照）。
【００３３】決定ダイヤ形２１９を参照して、第１命令
が割込可能命令である場合、制御回路構成７０は、割込
制御ビット５０の値を決定する。本発明の１つの実施例
においては、割込制御ビット５０が第１値（たとえばバ
イナリ０）を有する場合、第１命令の実行は割込なしに
通常の方法で終了する（図６のステップ２３０参照）。
次に割込要求は第１命令と次の命令との間の命令境界で
処理される（図６のステップ２３４参照）。そして最後
に、通常の命令実行が、次の命令の取り出し，受信，解
読および実行と続行される（図６のステップ２３５参
照）。
が割込可能命令である場合、制御回路構成７０は、割込
制御ビット５０の値を決定する。本発明の１つの実施例
においては、割込制御ビット５０が第１値（たとえばバ
イナリ０）を有する場合、第１命令の実行は割込なしに
通常の方法で終了する（図６のステップ２３０参照）。
次に割込要求は第１命令と次の命令との間の命令境界で
処理される（図６のステップ２３４参照）。そして最後
に、通常の命令実行が、次の命令の取り出し，受信，解
読および実行と続行される（図６のステップ２３５参
照）。
【００３４】図４の命令境界検出回路１０４を用いて、
レジスタ７６と、ＡＬＵ７８と、シーケンサ１００の状
態とを監視して、第１命令と第２命令との間の命令境界
にいつ到達したかを判定することができることに注目さ
れたい。本発明の代替の実施例においては、命令境界検
出回路１０４の機能をシーケンサ１００の機能と組み合
わせて１つの回路を形成することもできることに注目さ
れたい。
レジスタ７６と、ＡＬＵ７８と、シーケンサ１００の状
態とを監視して、第１命令と第２命令との間の命令境界
にいつ到達したかを判定することができることに注目さ
れたい。本発明の代替の実施例においては、命令境界検
出回路１０４の機能をシーケンサ１００の機能と組み合
わせて１つの回路を形成することもできることに注目さ
れたい。
【００３５】決定ダイヤ形２１９をさらに参照して、割
込制御ビット５０が第２値（たとえばバイナリ１）を有
する場合、制御回路構成７０は、第１命令の実行が終了
したか否かをチェックする（図６の決定ダイヤ形２２０
参照）。本発明の１つの実施例においては、命令境界検
出回路１０４（図４参照）は、第１命令の実行が終了し
たか否かを判定する。第１命令の実行が終了した場合
は、割込要求が第１命令と次の命令との間の命令境界で
処理され（図６のステップ２３４参照）、通常の命令実
行が、次の命令の取り出し，受信，解読および実行と続
行される（図６のステップ２３５参照）。
込制御ビット５０が第２値（たとえばバイナリ１）を有
する場合、制御回路構成７０は、第１命令の実行が終了
したか否かをチェックする（図６の決定ダイヤ形２２０
参照）。本発明の１つの実施例においては、命令境界検
出回路１０４（図４参照）は、第１命令の実行が終了し
たか否かを判定する。第１命令の実行が終了した場合
は、割込要求が第１命令と次の命令との間の命令境界で
処理され（図６のステップ２３４参照）、通常の命令実
行が、次の命令の取り出し，受信，解読および実行と続
行される（図６のステップ２３５参照）。
【００３６】しかし、第１命令の実行が終了していない
場合は（図６のステップ２３１参照）、第１命令の実行
は第１命令と次の命令との間の命令境界の前で停止され
る。そのため、割込処理は、第１命令が実行を完了させ
る間に遅延されることはなく、割込待ち時間が短縮され
る。本発明の１つの実施例においては、第１命令の結果
の一部は放棄されて、データ処理システム１０は第１命
令の実行が開始される前と同じ状態に戻る（図６のステ
ップ２３２参照）。割込要求は、第１命令と次の命令と
の間の命令境界の前に処理される（図６のステップ２３
３参照）。割込要求の処理が完了すると、データ処理シ
ステム１０は第１命令を再度解読して、再度実行する
（図６の円２１２参照）。これは第１命令の実行がまだ
終了していないからである。
場合は（図６のステップ２３１参照）、第１命令の実行
は第１命令と次の命令との間の命令境界の前で停止され
る。そのため、割込処理は、第１命令が実行を完了させ
る間に遅延されることはなく、割込待ち時間が短縮され
る。本発明の１つの実施例においては、第１命令の結果
の一部は放棄されて、データ処理システム１０は第１命
令の実行が開始される前と同じ状態に戻る（図６のステ
ップ２３２参照）。割込要求は、第１命令と次の命令と
の間の命令境界の前に処理される（図６のステップ２３
３参照）。割込要求の処理が完了すると、データ処理シ
ステム１０は第１命令を再度解読して、再度実行する
（図６の円２１２参照）。これは第１命令の実行がまだ
終了していないからである。
【００３７】一定の異常な状況下（たとえばシステムの
電力が低すぎて継続できない場合）では、ステップ２３
３で呼び出される割込サービス・ルーチンが、ソフトウ
ェアの流れを根本的に中断して、割り込まれた命令（す
なわち第１命令）に戻らないことがある。しかし、多く
の割込サービス・ルーチンは、最終的には割り込まれた
命令に戻る（すなわち円２０５）。
電力が低すぎて継続できない場合）では、ステップ２３
３で呼び出される割込サービス・ルーチンが、ソフトウ
ェアの流れを根本的に中断して、割り込まれた命令（す
なわち第１命令）に戻らないことがある。しかし、多く
の割込サービス・ルーチンは、最終的には割り込まれた
命令に戻る（すなわち円２０５）。
【００３８】第１命令の結果の一部が放棄されると、最
初からもう一度、第１命令の再解読および再実行を始め
なければならない（図５のステップ２２６参照）。しか
し、第１命令の結果の一部がセーブされていれば、第１
命令の実行は部分的な結果がセーブされた実行中の時点
を拾えばよい。たとえば、本発明のある実施例では、第
１命令が命令ラッチ７４（図３参照）内に依然として格
納されているので、再び取り出さなくてもよい場合があ
る。第２の待機中の割込がない場合（決定ダイヤ形２１
６参照）、第１命令の再実行が終了し（図５のステップ
２２８参照）、通常の命令実行が、次の命令の取り出
し，受信，解読および実行と続行される（図６のステッ
プ２３５参照）。
初からもう一度、第１命令の再解読および再実行を始め
なければならない（図５のステップ２２６参照）。しか
し、第１命令の結果の一部がセーブされていれば、第１
命令の実行は部分的な結果がセーブされた実行中の時点
を拾えばよい。たとえば、本発明のある実施例では、第
１命令が命令ラッチ７４（図３参照）内に依然として格
納されているので、再び取り出さなくてもよい場合があ
る。第２の待機中の割込がない場合（決定ダイヤ形２１
６参照）、第１命令の再実行が終了し（図５のステップ
２２８参照）、通常の命令実行が、次の命令の取り出
し，受信，解読および実行と続行される（図６のステッ
プ２３５参照）。
【００３９】本発明は、特定の実施例に関して図示およ
び説明されたが、当業者には更なる改良および改善が可
能であろう。そのため、本発明は図示された特定の形態
に限定されず、添付の請求項は、本発明の範囲から逸脱
しないすべての改良を包含するものであることを理解頂
きたい。
び説明されたが、当業者には更なる改良および改善が可
能であろう。そのため、本発明は図示された特定の形態
に限定されず、添付の請求項は、本発明の範囲から逸脱
しないすべての改良を包含するものであることを理解頂
きたい。
【図１】本発明の１つの実施例によるデータ処理システ
ム１０のブロック図である。
ム１０のブロック図である。
【図２】本発明の１つの実施例による図１の割込回路構
成２８のブロック図である。
成２８のブロック図である。
【図３】本発明の１つの実施例による図１の中央処理装
置（ＣＰＵ）１２の一部分のブロック図である。
置（ＣＰＵ）１２の一部分のブロック図である。
【図４】本発明の１つの実施例による図３の制御回路構
成７０の一部分のブロック図である。
成７０の一部分のブロック図である。
【図５】本発明の１つの実施例によりデータ処理システ
ム内で割込待ち時間を選択的に制御する方法の流れ図で
ある。
ム内で割込待ち時間を選択的に制御する方法の流れ図で
ある。
【図６】本発明の１つの実施例によりデータ処理システ
ム内で割込待ち時間を選択的に制御する方法の流れ図で
ある。
ム内で割込待ち時間を選択的に制御する方法の流れ図で
ある。
【符号の説明】 １０ データ処理システム １２ 中央処理装置（ＣＰＵ）回路構成 １４ メモリ回路構成 １６ タイマ回路構成 １８ シリアル回路構成 ２０ その他の回路構成 ２２ システム統合回路構成 ２４，２６ バス ２８ 割込回路構成 ３０，３２，３４，３６，３８，４０ 集積回路端子
Claims (3)
- 【請求項１】 データ処理システム（１０）を動作する
方法であって：第１命令を解読する段階（２２６）；第
１命令の実行を開始する段階（２２７）；第１命令の実
行中に割込要求を受け入れる段階（２２９）；格納回路
（５０）が第１値を格納する場合に、データ処理システ
ム（１０）を中断して、第１命令と第２命令との間の命
令境界において割込要求を処理する段階（２１８，２１
９，２３０）；および格納回路（５０）が第２値を格納
する場合に、データ処理システム（１０）を中断して、
第１命令と第２命令との間の命令境界において、あるい
はその前に割込要求を処理する段階（２１８，２１９，
２３１，２３４）；によって構成されることを特徴とす
る方法。 - 【請求項２】 割込要求を受け付ける割込回路構成（４
０）；割込制御値を格納する第１格納回路（５０）；第
１命令と第２命令との間の命令境界を検出する命令境界
検出回路（１０４）；および第１および第２命令の実行
を制御する制御回路構成（１００）であって、前記割込
回路構成（４０）と、前記第１格納回路（５０）と、前
記命令境界検出回路構成とに結合された制御回路構成
（１００）；によって構成され、割込制御値が第１値を
有して、前記割込回路構成（４０）が第１命令の実行中
に割込要求を受け入れる場合には、前記制御回路構成が
第１命令と第２命令との間の命令境界において割込要求
を処理し、割込制御値が第２値を有し、前記割込回路構
成（４０）が第１命令の実行中に割込要求を受け入れる
場合には、前記制御回路構成（１００）が第１命令と第
２命令との間の命令境界において、あるいはその前に割
込要求を処理することを特徴とするデータ・プロセッサ
（１０）。 - 【請求項３】 Ｎ，Ｋが正の整数であるとき第１組のＮ
個の命令を有し、第２組のＫ個の命令を有するデータ処
理システム（１０）を動作する方法であって：第１命令
の実行を開始する段階（２２７）；第１命令の実行中に
割込要求を受け付ける段階（２２９）；第１命令が第１
組のＮ個の命令に属し（２１８）、第１制御レジスタ・
ビット・フィールドが第１値を有する（２１９）場合
に：第１命令の実行を完了する段階（２３０）；第１割
込要求を処理する段階（２３４）；および第２命令の実
行を開始する段階（２３５）；を実行する段階；第１命
令が第１組のＮ個の命令に属し（２１８）、第１制御レ
ジスタ・フィールドが第２値を有し（２１９）、第１命
令の実行が完了していない場合（２２０）に：第１命令
の実行を停止する段階（２３１）；データ処理システム
（１０）を第１命令の実行が開始される前のデータ処理
システム（１０）の状態に戻す段階（２３２）；データ
処理システム（１０）を中断して第１割込要求（２３
３）を処理する段階（２３３）；および第１命令の実行
を開始する前記段階を反復する段階（２１２，２２
７）；を実行する段階；および第１命令が第２組のＫ個
の命令に属する場合（２１８）に：第１命令の実行を完
了する段階（２３０）；第１割込要求を処理する段階
（２３４）；および第２命令の実行を開始する段階（２
３５）；を実行する段階；によって構成されることを特
徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US414466 | 1995-03-31 | ||
| US08/414,466 US5889973A (en) | 1995-03-31 | 1995-03-31 | Method and apparatus for selectively controlling interrupt latency in a data processing system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08286930A true JPH08286930A (ja) | 1996-11-01 |
| JP3787385B2 JP3787385B2 (ja) | 2006-06-21 |
Family
ID=23641577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08899496A Expired - Fee Related JP3787385B2 (ja) | 1995-03-31 | 1996-03-19 | データ処理システムにおいて割込待ち時間を選択的に制御するための方法および装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5889973A (ja) |
| EP (1) | EP0735462A2 (ja) |
| JP (1) | JP3787385B2 (ja) |
| KR (1) | KR100405843B1 (ja) |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20041217 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050222 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050311 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050712 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20051012 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20051017 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060110 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060307 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060327 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100331 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100331 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110331 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120331 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130331 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130331 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140331 Year of fee payment: 8 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |