JPH0828115B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH0828115B2 JPH0828115B2 JP61268221A JP26822186A JPH0828115B2 JP H0828115 B2 JPH0828115 B2 JP H0828115B2 JP 61268221 A JP61268221 A JP 61268221A JP 26822186 A JP26822186 A JP 26822186A JP H0828115 B2 JPH0828115 B2 JP H0828115B2
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- data
- bit
- memory
- test mode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/26—Accessing multiple arrays
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体メモリ装置に関し、特に検出能力の
高いテスト回路レイアウトに関するものである。
高いテスト回路レイアウトに関するものである。
半導体メモリ装置の記憶容量は、２〜３年で４倍のペ
ースで急速に増大を続け、現在では記憶容量は1Mビット
あるいは4Mビットのものが製品化されつつある。そこで
顕在化してきた問題点の１つとしてテスト時間が挙げら
れる。たとえば記憶容量が４倍になった場合最も単純な
テストパターンにおいても４倍のテスト時間を要し、高
い品質を保証するためには、さらにパターン長の長いテ
ストを実施する必要がある。すなわち、大容量半導体メ
モリ装置においては、高度なファインパターン化が進
み、その結果、寄生素子効果の増大を生じ、一方高速動
作化も加わり、内部発生雑音の増大へとつながり、テス
トパターン長の長い複雑なテストを必要とする傾向が強
い。この場合には、記憶容量の増大比率よりもパターン
長の増大比率がはるかに大きくなるが普通である。テス
ト時間の増大は、製造コストの増大、生産能力の低下を
招き、好ましくない。
ースで急速に増大を続け、現在では記憶容量は1Mビット
あるいは4Mビットのものが製品化されつつある。そこで
顕在化してきた問題点の１つとしてテスト時間が挙げら
れる。たとえば記憶容量が４倍になった場合最も単純な
テストパターンにおいても４倍のテスト時間を要し、高
い品質を保証するためには、さらにパターン長の長いテ
ストを実施する必要がある。すなわち、大容量半導体メ
モリ装置においては、高度なファインパターン化が進
み、その結果、寄生素子効果の増大を生じ、一方高速動
作化も加わり、内部発生雑音の増大へとつながり、テス
トパターン長の長い複雑なテストを必要とする傾向が強
い。この場合には、記憶容量の増大比率よりもパターン
長の増大比率がはるかに大きくなるが普通である。テス
ト時間の増大は、製造コストの増大、生産能力の低下を
招き、好ましくない。
そこで、これに対し、いわゆるテスト回路と呼ばれる
方式が導入されるようになった。たとえば1Mワード×１
ビット構成のメモリについて４ビットずつ同時にテスト
が可能なように工夫したもので見かけ上256kワード×４
ビットのメモリをテストしているかのように扱えるた
め、テスト時間は、1Mビットのメモリであるにもかかわ
らず256kビットのメモリのテスト時間でテストできると
いう思想である。
方式が導入されるようになった。たとえば1Mワード×１
ビット構成のメモリについて４ビットずつ同時にテスト
が可能なように工夫したもので見かけ上256kワード×４
ビットのメモリをテストしているかのように扱えるた
め、テスト時間は、1Mビットのメモリであるにもかかわ
らず256kビットのメモリのテスト時間でテストできると
いう思想である。
従来の一般的回路構成を第４図を参照しながら説明す
る。以下1Mワード×１ビット構成のDRAMの例として説明
する。
る。以下1Mワード×１ビット構成のDRAMの例として説明
する。
１−トランジスタ型メモリセルの記憶容量素子の対極
は、通常シリコン基板上に容量ゲート絶縁膜を介して平
面的に延在する多結晶シリコン電極によって形成され、
複数のメモリセルが共有するが、第４図では、1,2がこ
れにあたり、ここでは、メモリセルプレートと呼ぶこと
とする。WL1,WL2は、ワード線で、通常多結晶シリコン
層で形成されている。図にはメモリセルプレート上１本
ずつ記されているのみであるが実際は、リフレッシュサ
イクルで決まる本数だけ平行にアレイされている。従っ
てここでは、それぞれメモリセルプレート上に512本ず
つワード線が配置されている。XDEC1,XDEC2は、行デコ
ーダで、それぞれメモリセルプレート上のワード線の中
から１本ずつ選択し、活性化するもので、外部から与え
られたアドレス情報に従って動作する。WL1,WL2は、選
択されたワード線と考えてよい。ワード線WL1,WL2と垂
直な方向に、配置されたD11,D12,D21,D22はデータ線で
あり、通常アルミあるいは多結晶シリコンで形成され
る。これらは、それぞれ▲▼，▲▼などと
いうふうに対をなしている。ワード線とデータ線対との
交点には、データ線対の内のどちらか一方のデータ線と
の交点にメモリセルが配置されている。たとえばワード
線WL1に関しては、データ線D11,D12との交点にメモリセ
ルMC11,MC12が配置されている。データ線対D11,▲
▼には、１個のセンスアンプSA11が配置され、センス
アンプ活性化信号SE1によって活性化され、メモリセルM
C11から読み出し動作によって生じたD11,▲▼間
の微小電位差を増幅する。第４図では、それぞれメモリ
セルプレート上にデータ線２対センスアンプ２台ずつ記
されているのみであるが、実際は、データ線対センスア
ンプは、それぞれメモリセルプレート毎に1024対、1024
台ずつアレイされ、センスアンプ活性化信号SE1,SE2
は、メモリセルプレート毎に共通は配線されている。第
４図中央のYDECは列デコーダであり、外部アドレス信号
に従い動作し、両側で2048対あるデータ線対の中から４
対を選択し、４対のI/OバスI/O1〜I/O3へ接続し、デー
タを転送する。第４図に示されているYDECは、選択され
た１台のみであるが、実際は、図中たて方向に512台存
在する。I/Oバスに転送されたデータは、データアンプD
A1〜DA4で増幅される。
は、通常シリコン基板上に容量ゲート絶縁膜を介して平
面的に延在する多結晶シリコン電極によって形成され、
複数のメモリセルが共有するが、第４図では、1,2がこ
れにあたり、ここでは、メモリセルプレートと呼ぶこと
とする。WL1,WL2は、ワード線で、通常多結晶シリコン
層で形成されている。図にはメモリセルプレート上１本
ずつ記されているのみであるが実際は、リフレッシュサ
イクルで決まる本数だけ平行にアレイされている。従っ
てここでは、それぞれメモリセルプレート上に512本ず
つワード線が配置されている。XDEC1,XDEC2は、行デコ
ーダで、それぞれメモリセルプレート上のワード線の中
から１本ずつ選択し、活性化するもので、外部から与え
られたアドレス情報に従って動作する。WL1,WL2は、選
択されたワード線と考えてよい。ワード線WL1,WL2と垂
直な方向に、配置されたD11,D12,D21,D22はデータ線で
あり、通常アルミあるいは多結晶シリコンで形成され
る。これらは、それぞれ▲▼，▲▼などと
いうふうに対をなしている。ワード線とデータ線対との
交点には、データ線対の内のどちらか一方のデータ線と
の交点にメモリセルが配置されている。たとえばワード
線WL1に関しては、データ線D11,D12との交点にメモリセ
ルMC11,MC12が配置されている。データ線対D11,▲
▼には、１個のセンスアンプSA11が配置され、センス
アンプ活性化信号SE1によって活性化され、メモリセルM
C11から読み出し動作によって生じたD11,▲▼間
の微小電位差を増幅する。第４図では、それぞれメモリ
セルプレート上にデータ線２対センスアンプ２台ずつ記
されているのみであるが、実際は、データ線対センスア
ンプは、それぞれメモリセルプレート毎に1024対、1024
台ずつアレイされ、センスアンプ活性化信号SE1,SE2
は、メモリセルプレート毎に共通は配線されている。第
４図中央のYDECは列デコーダであり、外部アドレス信号
に従い動作し、両側で2048対あるデータ線対の中から４
対を選択し、４対のI/OバスI/O1〜I/O3へ接続し、デー
タを転送する。第４図に示されているYDECは、選択され
た１台のみであるが、実際は、図中たて方向に512台存
在する。I/Oバスに転送されたデータは、データアンプD
A1〜DA4で増幅される。
以上は、メモリセルアレイから４ビットを選択し、４
ビットのデータの書き込みあるいは読み出しを行なう場
合一般的なレイアウト法である。このように隣接するデ
ータ線対を１台のYDECで選択してI/Oバスへ転送する方
式は、レイアウトの容易さ、チップ表面積使用効率の高
さなどから一般に広く用いられている。
ビットのデータの書き込みあるいは読み出しを行なう場
合一般的なレイアウト法である。このように隣接するデ
ータ線対を１台のYDECで選択してI/Oバスへ転送する方
式は、レイアウトの容易さ、チップ表面積使用効率の高
さなどから一般に広く用いられている。
1Mワード×ビット構成の通常のメモリとして動作する
場合は、回路群３により、４対のI/Oバスの中から１対
が選択され、入力端子Din上の外部入力データを選択さ
れた１対のI/Oバスに書き込むか、あるいは、選択され
た１対のI/Oバス上の信号を出力端子Doutに出力するこ
とになる。一方テストモード指令信号TEにより、４ビッ
ト並列テストモードに入った場合、書き込み動作時に
は、入力端子Din上の外部入力データを、４対のI/Oバス
すべてに書き込み、あるいは、読み出し動作時には、４
対のI/Oバス上に現われたデータを比較判定し、判定結
果を出力端子Doutに出力する。この判定の方法には、高
電位、低電位、フローティングなどさまざまな割り振り
方が考えられるし、また、４つのデータの一部をそのま
ま判定せず外部アドレスピンに出力する方法などさまざ
まあるがここではあまり重要でないので割愛する。
場合は、回路群３により、４対のI/Oバスの中から１対
が選択され、入力端子Din上の外部入力データを選択さ
れた１対のI/Oバスに書き込むか、あるいは、選択され
た１対のI/Oバス上の信号を出力端子Doutに出力するこ
とになる。一方テストモード指令信号TEにより、４ビッ
ト並列テストモードに入った場合、書き込み動作時に
は、入力端子Din上の外部入力データを、４対のI/Oバス
すべてに書き込み、あるいは、読み出し動作時には、４
対のI/Oバス上に現われたデータを比較判定し、判定結
果を出力端子Doutに出力する。この判定の方法には、高
電位、低電位、フローティングなどさまざまな割り振り
方が考えられるし、また、４つのデータの一部をそのま
ま判定せず外部アドレスピンに出力する方法などさまざ
まあるがここではあまり重要でないので割愛する。
重要な点は、半導体メモリ装置にテスト回路を搭載す
る際に、そのために外部ピン数を増加させられない点で
あり、その結果、並列テストを行なうビットには入力端
子Dinから与えられる外部入力データ、すなわち同一デ
ータを書き込むことになってしまう。
る際に、そのために外部ピン数を増加させられない点で
あり、その結果、並列テストを行なうビットには入力端
子Dinから与えられる外部入力データ、すなわち同一デ
ータを書き込むことになってしまう。
上述した従来のテスト回路のレイアウトは、メモリセ
ルアレイを構成する導体群、すなわち、メモリセルプレ
ート、ワードライン、制御信号線たとえばセンスアンプ
活性化信号などを共有する複数のビットが、テストモー
ド書き込み動作時に同時に選択されるという特徴を持っ
ており、かつ、通常動作には、これらは同時に選択され
ることは決してない。すなわち、実使用状態において
は、これらの複数のビットには、さまざまな組合わせの
データが書き込まれ、読み出される場合が多いのに対
し、テストモードでは自由なデータパターンは書き込め
ないという欠点がある。
ルアレイを構成する導体群、すなわち、メモリセルプレ
ート、ワードライン、制御信号線たとえばセンスアンプ
活性化信号などを共有する複数のビットが、テストモー
ド書き込み動作時に同時に選択されるという特徴を持っ
ており、かつ、通常動作には、これらは同時に選択され
ることは決してない。すなわち、実使用状態において
は、これらの複数のビットには、さまざまな組合わせの
データが書き込まれ、読み出される場合が多いのに対
し、テストモードでは自由なデータパターンは書き込め
ないという欠点がある。
半導体メモリ装置において書き込まれるデータパター
ンによる動作マージン差（いわゆるマージンのパターン
依存）は、微小信号を扱うメモリセルアレイ内に存在す
る浮遊結合容量および、導体層経由で伝達される雑音に
よるところが大きく、上述のようなテスト回路レイアウ
トの場合、テストモードで測定した動作マージンと、通
常モードにより測定した動作マージンとの差が、大きく
なってしまう場合がある。この場合、テストモードのみ
で測定したのでは、品質の低下を招く可能性があり、結
局通常モードにて動作マージンを確認しなければならな
いことになり、テスト時間短縮の効果は非常に小さくな
ってしまう。
ンによる動作マージン差（いわゆるマージンのパターン
依存）は、微小信号を扱うメモリセルアレイ内に存在す
る浮遊結合容量および、導体層経由で伝達される雑音に
よるところが大きく、上述のようなテスト回路レイアウ
トの場合、テストモードで測定した動作マージンと、通
常モードにより測定した動作マージンとの差が、大きく
なってしまう場合がある。この場合、テストモードのみ
で測定したのでは、品質の低下を招く可能性があり、結
局通常モードにて動作マージンを確認しなければならな
いことになり、テスト時間短縮の効果は非常に小さくな
ってしまう。
上述した従来のテスト回路レイアウトに対し、本発明
は、メモリセルマトリクスを複数の部分メモリセルマト
リクスに分割し、テストモードにて同一データしか書き
込めないビットを１つずつ各部分メモリセルマトリクス
に割り振り、テストモードの動作マージンのパターン依
存性の検出能力を通常モードと同等にした点に独創的内
容を有する。
は、メモリセルマトリクスを複数の部分メモリセルマト
リクスに分割し、テストモードにて同一データしか書き
込めないビットを１つずつ各部分メモリセルマトリクス
に割り振り、テストモードの動作マージンのパターン依
存性の検出能力を通常モードと同等にした点に独創的内
容を有する。
本発明の半導体メモリ装置は、平行に配置された複数
のワード線群と、このワード線に垂直な方向に平行に配
置された複数のデータ線群とを有し、ワード線群と、デ
ータ線群との各交点に、メモリセルが配置されたメモリ
セルマトリクスを有し、通常モードにおいては、Ｎビッ
ト書き込みあるいは読み出し機能を有し、テストモード
においては、Ｍ×Ｎビット同時に書き込みあるいは読み
出し機能あるいは判定機能を有する半導体メモリ装置に
おいて前記メモリセルマトリクスはＭ個以上の部分メモ
リセルマトリクスに分割構成され、通常モードにおいて
同一の外部入出力端子に入出力されるデータを記憶する
メモリセルの中で、テストモードにおいて同時にアクセ
スされるメモリセル２ビット以上のメモリセルが、同一
の前記部分メモリセルマトリクスに属することのないこ
とを特徴とする。
のワード線群と、このワード線に垂直な方向に平行に配
置された複数のデータ線群とを有し、ワード線群と、デ
ータ線群との各交点に、メモリセルが配置されたメモリ
セルマトリクスを有し、通常モードにおいては、Ｎビッ
ト書き込みあるいは読み出し機能を有し、テストモード
においては、Ｍ×Ｎビット同時に書き込みあるいは読み
出し機能あるいは判定機能を有する半導体メモリ装置に
おいて前記メモリセルマトリクスはＭ個以上の部分メモ
リセルマトリクスに分割構成され、通常モードにおいて
同一の外部入出力端子に入出力されるデータを記憶する
メモリセルの中で、テストモードにおいて同時にアクセ
スされるメモリセル２ビット以上のメモリセルが、同一
の前記部分メモリセルマトリクスに属することのないこ
とを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例のレイアウト図であり、記
号の表記法や、複数存在するものの省略のし方は、第４
図の従来例の手法と全く同一である。以下第２図、第３
図もこの点は全く同一である。また、1Mワード×１ビッ
ト構成のメモリで４ビット並列テストモードを搭載して
いるものを例として説明する。
号の表記法や、複数存在するものの省略のし方は、第４
図の従来例の手法と全く同一である。以下第２図、第３
図もこの点は全く同一である。また、1Mワード×１ビッ
ト構成のメモリで４ビット並列テストモードを搭載して
いるものを例として説明する。
第１図では、メモリセルマトリクスは、４つの部分メ
モリセルマトリクスに分割され、それぞれワード線は51
2本、センスアンプ、データ線対は512台、512対有して
いる。従来例と同様に、行デコーダXDEC/Oは、１本のワ
ード線WL10を選択し、メモリセルMC10がアクセスされデ
ータ線対D10,▲▼間に信号電位差が現われ、次
に、センスアンプ活性化信号SE10によりセンスアンプSA
10が活性化され、データ線対D10,▲▼の信号は増
幅される。その後、列デコーダ・YDECOによってトラン
ジスタＱ10,Q11がON状態になり、データ線対D10,▲
▼の情報は、I/OバスI/O10へ転送される。その後回路
群50の動作についても従来例第４図の回路群３の動作と
全く同様である。すなわち、４ビット並列テストモード
の場合４対のI/OバスI/O10,I/O20,I/O30,I/O40を経て、
４つのメモリセルMC10,MC20,MC30,MC40には同一データ
の書き込み、あるいは、読み出し動作が行なわれる。し
かし特徴的な点は、４ビット共に同一データが書き込ま
れてもそれぞれ別の部分メモリセルマトリクスに属して
おり、少なくともそれぞれの部分メモリセルマトリクス
内においては、通常動作と全く同一のあらゆるデータパ
ターンでも書き込むことが可能であるという点である。
従ってワード線やメモリセルプレートや、制御信号を共
有する部分メモリセルマトリクス内においては、テスト
モードでも正確な動作マージンのパターン依存性を測定
することが可能であり、逆に、部分メモリセルマトリク
ス間についいては、たとえばワード線は、行デコーダ、
ワード線駆動回路は完全独立構成となっており、ワード
線WL10,WL20,WL30,WL40は同一タイミングにて活性化さ
れるが、実質互いに接続導通はしておらず、センスアン
プ活性化信号SE10,SE20,SE30,SE40やメモリセルプレー
ト10,20,30,40も同様である。従って部分メモリセルマ
トリクス間におけるデータ相互干渉による雑音効果はき
わめて小さいために、通常作動時とテストモード時の動
作マージン差はきわめて小さく押えられる。
モリセルマトリクスに分割され、それぞれワード線は51
2本、センスアンプ、データ線対は512台、512対有して
いる。従来例と同様に、行デコーダXDEC/Oは、１本のワ
ード線WL10を選択し、メモリセルMC10がアクセスされデ
ータ線対D10,▲▼間に信号電位差が現われ、次
に、センスアンプ活性化信号SE10によりセンスアンプSA
10が活性化され、データ線対D10,▲▼の信号は増
幅される。その後、列デコーダ・YDECOによってトラン
ジスタＱ10,Q11がON状態になり、データ線対D10,▲
▼の情報は、I/OバスI/O10へ転送される。その後回路
群50の動作についても従来例第４図の回路群３の動作と
全く同様である。すなわち、４ビット並列テストモード
の場合４対のI/OバスI/O10,I/O20,I/O30,I/O40を経て、
４つのメモリセルMC10,MC20,MC30,MC40には同一データ
の書き込み、あるいは、読み出し動作が行なわれる。し
かし特徴的な点は、４ビット共に同一データが書き込ま
れてもそれぞれ別の部分メモリセルマトリクスに属して
おり、少なくともそれぞれの部分メモリセルマトリクス
内においては、通常動作と全く同一のあらゆるデータパ
ターンでも書き込むことが可能であるという点である。
従ってワード線やメモリセルプレートや、制御信号を共
有する部分メモリセルマトリクス内においては、テスト
モードでも正確な動作マージンのパターン依存性を測定
することが可能であり、逆に、部分メモリセルマトリク
ス間についいては、たとえばワード線は、行デコーダ、
ワード線駆動回路は完全独立構成となっており、ワード
線WL10,WL20,WL30,WL40は同一タイミングにて活性化さ
れるが、実質互いに接続導通はしておらず、センスアン
プ活性化信号SE10,SE20,SE30,SE40やメモリセルプレー
ト10,20,30,40も同様である。従って部分メモリセルマ
トリクス間におけるデータ相互干渉による雑音効果はき
わめて小さいために、通常作動時とテストモード時の動
作マージン差はきわめて小さく押えられる。
すなわち、テストモードにおいても同時にアクセスす
るメモリセルが、部分メモリセルマトリクス内に２つ以
上はないという点のみが重要であり、さまざまな変形は
可能である。
るメモリセルが、部分メモリセルマトリクス内に２つ以
上はないという点のみが重要であり、さまざまな変形は
可能である。
たとえばデコーダの位置、センスアンプの位置など、
部分メモリマトリクス内での配置は自由であり、センス
アンプは、シェアードセンスアンプでもよい。また列デ
コーダについては、同時に選択されるものは１台だけに
してその出力信号をそれぞれのスイッチングトランジス
タＱ10〜Ｑ17に分配する形式をとっても配線レイアウト
により共通雑音にすることが可能であり本発明の主旨に
影響を与えない。また、第１図は、フォールデット型デ
ータ線配置の例であるが、部分メモリセルマトリクス１
つ１つをオープン型データ線配置したものを第３図に示
す。一点鎖線内は、すべて同一のブロックが配置された
ものとする。
部分メモリマトリクス内での配置は自由であり、センス
アンプは、シェアードセンスアンプでもよい。また列デ
コーダについては、同時に選択されるものは１台だけに
してその出力信号をそれぞれのスイッチングトランジス
タＱ10〜Ｑ17に分配する形式をとっても配線レイアウト
により共通雑音にすることが可能であり本発明の主旨に
影響を与えない。また、第１図は、フォールデット型デ
ータ線配置の例であるが、部分メモリセルマトリクス１
つ１つをオープン型データ線配置したものを第３図に示
す。一点鎖線内は、すべて同一のブロックが配置された
ものとする。
また、第１図の例において、さらに多くの部分メモリ
セルマトリクスに分割した構成をとっても、テストモー
ドにおいて同時にアクセスされるメモリセルが同一の部
分メモリセルマトリクス内に２個以上なければ本発明の
効果に変わりはない。たとえば８分割して、同一サイク
ル中は４ブロックしか部作せず他の４ブロックは全く動
作しないいわゆる部分動作方式の場合がこれにあたる。
セルマトリクスに分割した構成をとっても、テストモー
ドにおいて同時にアクセスされるメモリセルが同一の部
分メモリセルマトリクス内に２個以上なければ本発明の
効果に変わりはない。たとえば８分割して、同一サイク
ル中は４ブロックしか部作せず他の４ブロックは全く動
作しないいわゆる部分動作方式の場合がこれにあたる。
また、第１図において１つの部分メモリセルマトリク
スにつき１対のI/Oバスというレイアウトが好ましくな
い場合でも、第２図に示すように、２対のI/Oバスをそ
れぞれの部分メモリセルマトリクスに配置し、アレイの
外でI/O選択回路I/OSにて一方を選択する方式を採用す
ることができる。
スにつき１対のI/Oバスというレイアウトが好ましくな
い場合でも、第２図に示すように、２対のI/Oバスをそ
れぞれの部分メモリセルマトリクスに配置し、アレイの
外でI/O選択回路I/OSにて一方を選択する方式を採用す
ることができる。
またさらに、列デコーダの出力にスイッチを設け、YS
W0とYSW1を分離制御することによりI/Oバスの一方は全
く動作させずに切りはなす方式もある。
W0とYSW1を分離制御することによりI/Oバスの一方は全
く動作させずに切りはなす方式もある。
以上前項にて詳述したように、部分メモリセルマトリ
クスに分割し、テストモードで同時にアクセスされるメ
モリセルで、同一の外部I/Oピンに属するメモリセルが
２個以上同一の部分メモリセルマトリクスに属さないこ
とにより、テストモードにおいても、通常モードと同様
の動作マージン測定が可能となり、本来のテスト回路の
目的であるテスト時間の短縮をはかることができ、なお
かつ高品質の維持が可能となる。
クスに分割し、テストモードで同時にアクセスされるメ
モリセルで、同一の外部I/Oピンに属するメモリセルが
２個以上同一の部分メモリセルマトリクスに属さないこ
とにより、テストモードにおいても、通常モードと同様
の動作マージン測定が可能となり、本来のテスト回路の
目的であるテスト時間の短縮をはかることができ、なお
かつ高品質の維持が可能となる。
第１図は、本発明の実施例、第２図は、本発明の他の実
施例、第３図は、第１図の例を他のレイアウト法で実現
した場合の実施例、第４図は、従来例を示すレイアウト
図をそれぞれ示す。 1,2,10,20,30,40,100,200,110,120……１−トランジス
タメモリセルの容量素子対極の電極プレート、WLi……
ワード線、Di,▲▼……データ線、MCi……メモリセ
ル、XDECi……行デコーダ、SAi……センスアンプ、SEi
……センスアンプ活性化信号、YDEC……列デコーダ、I/
Oi……I/Oバス、Qi……データ線、I/Oバス間のスイッチ
ングトランジスタ、DAi……データアンプ、TE……テス
トモード指令信号、Din……外部データ入力端子、Dout
……外部データ出力端子をそれぞれ示す。
施例、第３図は、第１図の例を他のレイアウト法で実現
した場合の実施例、第４図は、従来例を示すレイアウト
図をそれぞれ示す。 1,2,10,20,30,40,100,200,110,120……１−トランジス
タメモリセルの容量素子対極の電極プレート、WLi……
ワード線、Di,▲▼……データ線、MCi……メモリセ
ル、XDECi……行デコーダ、SAi……センスアンプ、SEi
……センスアンプ活性化信号、YDEC……列デコーダ、I/
Oi……I/Oバス、Qi……データ線、I/Oバス間のスイッチ
ングトランジスタ、DAi……データアンプ、TE……テス
トモード指令信号、Din……外部データ入力端子、Dout
……外部データ出力端子をそれぞれ示す。
Claims (1)
- 【請求項１】平行に配置された複数のワード線群と、該
ワード線に垂直な方向に平行に配置された複数のデータ
線群とを有し、該ワード線群と該データ線群との交点に
メモリセルが配置されたメモリセルマトリクスを有し、
通常モードにおいては１つの入出力端子に供給された１
ビットのデータを所定の１ビットのメモリセルに格納
し、選択された１ビットの所定メモリセルの１ビットの
データを前記入出力端子から読み出し、テストモードに
おいては前記入出力端子に供給された１ビットのデータ
を複数のメモリセルに同時に格納し同時に前記複数のメ
モリセルからデータを読み出す半導体メモリ装置におい
て、前記メモリセルマトリクスはそれぞれが少なくとも
１本のワード線を含む複数の部分メモリセルマトリクス
で構成され当該複数の部分メモリセルマトリクスは半導
体基板上にそれぞれが接続導通していない独立構成の複
数の導体層領域内に形成され、前記テストモード時には
同時にアクセスされる複数のメモリセルが同一の前記部
分メモリセルマトリクスに属することのないことを特徴
とする半導体メモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61268221A JPH0828115B2 (ja) | 1986-11-10 | 1986-11-10 | 半導体メモリ装置 |
| EP87116603A EP0267587A3 (en) | 1986-11-10 | 1987-11-10 | Semiconductor memory device with improved cell arrangement |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61268221A JPH0828115B2 (ja) | 1986-11-10 | 1986-11-10 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63121198A JPS63121198A (ja) | 1988-05-25 |
| JPH0828115B2 true JPH0828115B2 (ja) | 1996-03-21 |
Family
ID=17455593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61268221A Expired - Lifetime JPH0828115B2 (ja) | 1986-11-10 | 1986-11-10 | 半導体メモリ装置 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0267587A3 (ja) |
| JP (1) | JPH0828115B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR920009059B1 (ko) * | 1989-12-29 | 1992-10-13 | 삼성전자 주식회사 | 반도체 메모리 장치의 병렬 테스트 방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57105897A (en) * | 1980-12-23 | 1982-07-01 | Fujitsu Ltd | Semiconductor storage device |
| US4541090A (en) * | 1981-06-09 | 1985-09-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device |
| JPS60115099A (ja) * | 1983-11-25 | 1985-06-21 | Fujitsu Ltd | 半導体記憶装置 |
| JPS6159698A (ja) * | 1984-08-30 | 1986-03-27 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1986
- 1986-11-10 JP JP61268221A patent/JPH0828115B2/ja not_active Expired - Lifetime
-
1987
- 1987-11-10 EP EP87116603A patent/EP0267587A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0267587A2 (en) | 1988-05-18 |
| JPS63121198A (ja) | 1988-05-25 |
| EP0267587A3 (en) | 1990-03-28 |
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