JPH08278769A - マイクロコンピュータ - Google Patents
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- G09G3/3622—Control of matrices with row and column drivers using a passive matrix
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- G09G2340/00—Aspects of display data processing
- G09G2340/04—Changes in size, position or resolution of an image
- G09G2340/0407—Resolution change, inclusive of the use of different resolutions for different screen areas
- G09G2340/0414—Vertical resolution change
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Abstract
(57)【要約】 (修正有)
【目的】 マイクロコンピュータの束ね表示による低電
力化と画質向上。 【構成】 メモリ書き込み制御部122は束ね表示にお
ける表示領域のデータのみを上側メモリ105と下側メ
モリ106に書き込み、メモリ読みだし制御部123に
よって繰り返し表示する。メモリ書き込み制御部122
はVGA表示において、モード信号A132およびモー
ド信号B133に応じて1〜120行、121〜360
行、241〜480行の束ね表示と通常表示(1〜48
0行)が可能である。
力化と画質向上。 【構成】 メモリ書き込み制御部122は束ね表示にお
ける表示領域のデータのみを上側メモリ105と下側メ
モリ106に書き込み、メモリ読みだし制御部123に
よって繰り返し表示する。メモリ書き込み制御部122
はVGA表示において、モード信号A132およびモー
ド信号B133に応じて1〜120行、121〜360
行、241〜480行の束ね表示と通常表示(1〜48
0行)が可能である。
Description
【0001】
【産業上の利用分野】本発明は、拡大表示機能を有する
液晶表示装置を備えたマイクロコンピュータに関する。
液晶表示装置を備えたマイクロコンピュータに関する。
【0002】
【従来の技術】現在、液晶表示装置(LCD)は携帯用
パーソナルコンピュータ、TV等、多くの分野で使われ
つつある。拡大機能は液晶表示装置にとって見やすさと
いう点で有効であるばかりでなくコントラストの向上や
低電力化に有効である。液晶表示装置による拡大機能の
駆動方法は古くからいくつかの方法が発明されている。
例えば特開昭55−79492号では幾つかの電極をま
とめて同時に出力することにより拡大表示をする方法が
記載されている。また、特開昭57−68979号では
走査クロック数を何倍かに変更することによって拡大表
示をし、基準信号を遅延することによって表示領域を変
更する方法が記載されている。さらに、特開平−212
67号ではダブルドライブ、ダブルスキャンのLCDに
ついての発明がされている。
パーソナルコンピュータ、TV等、多くの分野で使われ
つつある。拡大機能は液晶表示装置にとって見やすさと
いう点で有効であるばかりでなくコントラストの向上や
低電力化に有効である。液晶表示装置による拡大機能の
駆動方法は古くからいくつかの方法が発明されている。
例えば特開昭55−79492号では幾つかの電極をま
とめて同時に出力することにより拡大表示をする方法が
記載されている。また、特開昭57−68979号では
走査クロック数を何倍かに変更することによって拡大表
示をし、基準信号を遅延することによって表示領域を変
更する方法が記載されている。さらに、特開平−212
67号ではダブルドライブ、ダブルスキャンのLCDに
ついての発明がされている。
【0003】図7(A)は400行分の表示可能なLC
Dへのデータ入力が上下200行ずつに分かれている場
合の模式図である。上側のデータとして1行から200
行分のデータを転送するための上側データバス702
(4パラ入力)を入力し、下側のデータとして201行
から400行分のデータを転送するための下側データバ
ス703(4パラ入力)が入力される。走査およびデー
タ表示するための同期信号としては上側も下側も同じ同
期バス706が入力され、上側下側とも同時に200分
割で走査することによって全体として1行〜400行分
のデータを表示している。
Dへのデータ入力が上下200行ずつに分かれている場
合の模式図である。上側のデータとして1行から200
行分のデータを転送するための上側データバス702
(4パラ入力)を入力し、下側のデータとして201行
から400行分のデータを転送するための下側データバ
ス703(4パラ入力)が入力される。走査およびデー
タ表示するための同期信号としては上側も下側も同じ同
期バス706が入力され、上側下側とも同時に200分
割で走査することによって全体として1行〜400行分
のデータを表示している。
【0004】図7(B)は特開平−21267号の発明
に基ずく液晶表示装置へのデータ入力が上下に分かれて
いる場合に対する実施例1で説明した拡大モードに対応
できるシステムの模式図である。ここで、データ変換回
路708は同期バス706、上側データバス702およ
び下側データバス703を入力し、上側同期バス71
1、下側同期バス712、新上側データバス710およ
び下側データバス709を出力する回路である。例えば
20行目から拡大表示を行う場合、新上側データバス7
11は上側データバス702のままであり、新上側同期
バス710は従来の上側同期バス702のままである。
それに対して新下側データバス709は21行〜220
行データにならなければならず、そのために走査途中で
上側データバスと下側データバスを切り換えなければな
らない。そのため、新下側同期バス709も706に対
して適当な期間タイミングをずらす。
に基ずく液晶表示装置へのデータ入力が上下に分かれて
いる場合に対する実施例1で説明した拡大モードに対応
できるシステムの模式図である。ここで、データ変換回
路708は同期バス706、上側データバス702およ
び下側データバス703を入力し、上側同期バス71
1、下側同期バス712、新上側データバス710およ
び下側データバス709を出力する回路である。例えば
20行目から拡大表示を行う場合、新上側データバス7
11は上側データバス702のままであり、新上側同期
バス710は従来の上側同期バス702のままである。
それに対して新下側データバス709は21行〜220
行データにならなければならず、そのために走査途中で
上側データバスと下側データバスを切り換えなければな
らない。そのため、新下側同期バス709も706に対
して適当な期間タイミングをずらす。
【0005】
【発明が解決しようとする課題】従来の方法では上側と
下側を別々に駆動する上下分割駆動方法によるLCD上
において上記したような従来の拡大方法においては、表
示しない領域の表示データの転送されている期間は走査
しない。このため、走査されていない期間が長いと液晶
はちらつくという課題がある。
下側を別々に駆動する上下分割駆動方法によるLCD上
において上記したような従来の拡大方法においては、表
示しない領域の表示データの転送されている期間は走査
しない。このため、走査されていない期間が長いと液晶
はちらつくという課題がある。
【0006】本発明はこれらの問題を解決し、液晶表示
装置上に高機能な拡大表示を実現することを目的とす
る。
装置上に高機能な拡大表示を実現することを目的とす
る。
【0007】
【課題を解決するための手段】これらの課題を解決する
ためマトリクス配置された液晶画素を時分割マトリクス
駆動する複数の表示電極を電気的に並列接続することに
より表示単位画素の大きさを変えて表示する事が可能な
液晶表示素子と液晶表示のための同期信号とデータを出
力する表示コントローラとメモリ書き込み制御装置とメ
モリ読みだし制御装置と画像保持用メモリを備えたマイ
クロコンピュータにおいて、所定の表示領域のデータを
該メモリ書き込み制御装置により該画像保持用メモリに
保持し該液晶表示素子に該画像保持用メモリの内容を該
メモリ読みだし装置により繰り返し表示し、マトリクス
配置された液晶画素を時分割マトリクス駆動する複数の
表示電極を電気的に並列接続することにより表示単位画
素の大きさを変えて表示する事が可能であり上側下側独
立に表示データ入力される液晶表示素子と液晶表示のた
めの同期信号と上側データと下側データを出力する表示
コントローラとメモリ書き込み制御装置とメモリ読みだ
し制御装置と上側データ用画像保持用メモリと下側デー
タ用画像保持用メモリを備えたマイクロコンピュータに
おいて、表示領域の上側データを該メモリ書き込み制御
装置により該上側データ用画像保持用メモリに保持し該
液晶表示素子に該上側データ用画像保持用メモリの内容
を該メモリ読みだし装置により繰り返し表示し表示領域
の下側データを該メモリ書き込み制御装置により該上側
データ用画像保持用メモリに保持し該液晶表示素子に該
下側データ用画像保持用メモリの内容を該メモリ読みだ
し装置により繰り返し表示し、前記におけるメモリ書き
込み制御装置は表示領域を決定する領域回路と該表示コ
ントローラから出力される該同期信号を基に書き込み基
準を決定する基準回路と該領域回路からの信号を基に該
データ保持用メモリを制御するための書き込み回路を含
み、前期におけるメモリ書き込み制御装置は表示領域を
決定する領域回路と該表示コントローラから出力される
該同期信号を基に書き込み基準を決定する基準回路と該
領域回路からの信号を基に該データ保持用メモリを制御
するための書き込み回路と該領域回路からの出力信号に
応じて該上側データと下側データを切り替えて該上側デ
ータ用画像保持用メモリ用データあるいは該下側データ
用画像保持用メモリ用データとして出力する選択回路を
含み、前記におけるメモリ読み込み制御装置は該液晶装
置が並列接続する数だけ同期信号を分周する分周回路を
含み、マトリクス配置された液晶画素を時分割マトリク
ス駆動する複数の表示電極を電気的に並列接続すること
により表示単位画素の大きさを変えて表示する事が可能
な液晶表示素子と液晶表示のための同期信号とデータを
出力する表示コントローラとメモリ書き込み制御装置と
メモリ読みだし制御装置と画像保持用メモリと該表示コ
ントローラの不活性を検出する検出回路と該表示コント
ローラの活性時のみ書き込みを許可する許可回路を備え
たマイクロコンピュータにおいて、該表示コントローラ
の活性期間においてのみ所定の表示領域のデータを該メ
モリ書き込み制御装置により該画像保持用メモリに保持
し該液晶表示素子に該画像保持用メモリの内容を該メモ
リ読みだし装置により繰り返し表示し、マトリクス配置
された液晶画素を時分割マトリクス駆動する複数の表示
電極を電気的に並列接続することにより表示単位画素の
大きさを変えて表示する事が可能な液晶表示素子と液晶
表示のための同期信号とデータを出力する表示コントロ
ーラとメモリ書き込み制御装置とメモリ読みだし制御装
置と画像保持用メモリと該表示コントローラの不活性を
検出する検出回路と該表示コントローラの活性時のみ書
き込みを許可する許可回路を備えたマイクロコンピュー
タにおいて、該表示コントローラの活性期間においての
み所定の表示領域のデータを該メモリ書き込み制御装置
により該画像保持用メモリに保持し該液晶表示素子に該
画像保持用メモリの内容を該メモリ読みだし装置により
繰り返し表示し該表示コントローラを停止する。
ためマトリクス配置された液晶画素を時分割マトリクス
駆動する複数の表示電極を電気的に並列接続することに
より表示単位画素の大きさを変えて表示する事が可能な
液晶表示素子と液晶表示のための同期信号とデータを出
力する表示コントローラとメモリ書き込み制御装置とメ
モリ読みだし制御装置と画像保持用メモリを備えたマイ
クロコンピュータにおいて、所定の表示領域のデータを
該メモリ書き込み制御装置により該画像保持用メモリに
保持し該液晶表示素子に該画像保持用メモリの内容を該
メモリ読みだし装置により繰り返し表示し、マトリクス
配置された液晶画素を時分割マトリクス駆動する複数の
表示電極を電気的に並列接続することにより表示単位画
素の大きさを変えて表示する事が可能であり上側下側独
立に表示データ入力される液晶表示素子と液晶表示のた
めの同期信号と上側データと下側データを出力する表示
コントローラとメモリ書き込み制御装置とメモリ読みだ
し制御装置と上側データ用画像保持用メモリと下側デー
タ用画像保持用メモリを備えたマイクロコンピュータに
おいて、表示領域の上側データを該メモリ書き込み制御
装置により該上側データ用画像保持用メモリに保持し該
液晶表示素子に該上側データ用画像保持用メモリの内容
を該メモリ読みだし装置により繰り返し表示し表示領域
の下側データを該メモリ書き込み制御装置により該上側
データ用画像保持用メモリに保持し該液晶表示素子に該
下側データ用画像保持用メモリの内容を該メモリ読みだ
し装置により繰り返し表示し、前記におけるメモリ書き
込み制御装置は表示領域を決定する領域回路と該表示コ
ントローラから出力される該同期信号を基に書き込み基
準を決定する基準回路と該領域回路からの信号を基に該
データ保持用メモリを制御するための書き込み回路を含
み、前期におけるメモリ書き込み制御装置は表示領域を
決定する領域回路と該表示コントローラから出力される
該同期信号を基に書き込み基準を決定する基準回路と該
領域回路からの信号を基に該データ保持用メモリを制御
するための書き込み回路と該領域回路からの出力信号に
応じて該上側データと下側データを切り替えて該上側デ
ータ用画像保持用メモリ用データあるいは該下側データ
用画像保持用メモリ用データとして出力する選択回路を
含み、前記におけるメモリ読み込み制御装置は該液晶装
置が並列接続する数だけ同期信号を分周する分周回路を
含み、マトリクス配置された液晶画素を時分割マトリク
ス駆動する複数の表示電極を電気的に並列接続すること
により表示単位画素の大きさを変えて表示する事が可能
な液晶表示素子と液晶表示のための同期信号とデータを
出力する表示コントローラとメモリ書き込み制御装置と
メモリ読みだし制御装置と画像保持用メモリと該表示コ
ントローラの不活性を検出する検出回路と該表示コント
ローラの活性時のみ書き込みを許可する許可回路を備え
たマイクロコンピュータにおいて、該表示コントローラ
の活性期間においてのみ所定の表示領域のデータを該メ
モリ書き込み制御装置により該画像保持用メモリに保持
し該液晶表示素子に該画像保持用メモリの内容を該メモ
リ読みだし装置により繰り返し表示し、マトリクス配置
された液晶画素を時分割マトリクス駆動する複数の表示
電極を電気的に並列接続することにより表示単位画素の
大きさを変えて表示する事が可能な液晶表示素子と液晶
表示のための同期信号とデータを出力する表示コントロ
ーラとメモリ書き込み制御装置とメモリ読みだし制御装
置と画像保持用メモリと該表示コントローラの不活性を
検出する検出回路と該表示コントローラの活性時のみ書
き込みを許可する許可回路を備えたマイクロコンピュー
タにおいて、該表示コントローラの活性期間においての
み所定の表示領域のデータを該メモリ書き込み制御装置
により該画像保持用メモリに保持し該液晶表示素子に該
画像保持用メモリの内容を該メモリ読みだし装置により
繰り返し表示し該表示コントローラを停止する。
【0008】
【作用】例えば、パソコン等に採用されている640×
480のLCDによってデータを表示した場合、図3に
示す通り1行目から240行目の走査電極に対するデー
タ信号と241行目から480行目の走査電極に対する
データ信号は別々であり、上側と下側を別々に駆動する
上下分割駆動方法をとっている。このため、例えば縦方
向に2倍拡大モード時に図3に示すとおり121行目か
ら360行目を表示する場合、上側は121行目から2
40行目のデータを表示し下側は241行目から360
行目のデータを表示しなければならない。そこで、デー
タバッファを設けて上側用データの上側メモリ105に
は121行から240行のデータを保持して繰り返し表
示し、下側メモリ106には241行から360行のデ
ータを保持して繰り返し表示する。
480のLCDによってデータを表示した場合、図3に
示す通り1行目から240行目の走査電極に対するデー
タ信号と241行目から480行目の走査電極に対する
データ信号は別々であり、上側と下側を別々に駆動する
上下分割駆動方法をとっている。このため、例えば縦方
向に2倍拡大モード時に図3に示すとおり121行目か
ら360行目を表示する場合、上側は121行目から2
40行目のデータを表示し下側は241行目から360
行目のデータを表示しなければならない。そこで、デー
タバッファを設けて上側用データの上側メモリ105に
は121行から240行のデータを保持して繰り返し表
示し、下側メモリ106には241行から360行のデ
ータを保持して繰り返し表示する。
【0009】
(実施例1)図1は液晶表示装置へのデータ入力が上下
に分かれている上下分割駆動方式のVGA(640×4
80)液晶素子を用いた場合の回路ブロック図を示す。
図中、表示コントローラ131は通常のVGAコントロ
ーラと呼ばれるマイクロコンピュータの表示制御回路で
あり、液晶駆動のための同期信号であるフレーム信号1
11、ラッチパルス信号112およびクロックパルス信
号113と上側データ115と下側データ116を出力
する。ここで表示コントローラ131は241行分のデ
ータを出力するものとする。
に分かれている上下分割駆動方式のVGA(640×4
80)液晶素子を用いた場合の回路ブロック図を示す。
図中、表示コントローラ131は通常のVGAコントロ
ーラと呼ばれるマイクロコンピュータの表示制御回路で
あり、液晶駆動のための同期信号であるフレーム信号1
11、ラッチパルス信号112およびクロックパルス信
号113と上側データ115と下側データ116を出力
する。ここで表示コントローラ131は241行分のデ
ータを出力するものとする。
【0010】モード回路101は通常駆動またはたばね
の表示領域を設定するためのモード信号A132および
モード信号B133をデコードした結果をモードバス信
号123としてメモリライト回路102、データセレク
ト回路130およびメモリリード回路108に伝達する
回路である。カウンタ回路104は表示コントローラ1
31からの同期信号であるフレーム信号111および水
平ラッチパルス信号112を受けて上側メモリ105お
よび下側メモリ106への書き込みの基準となるデコー
ドバス信号114を発生する。
の表示領域を設定するためのモード信号A132および
モード信号B133をデコードした結果をモードバス信
号123としてメモリライト回路102、データセレク
ト回路130およびメモリリード回路108に伝達する
回路である。カウンタ回路104は表示コントローラ1
31からの同期信号であるフレーム信号111および水
平ラッチパルス信号112を受けて上側メモリ105お
よび下側メモリ106への書き込みの基準となるデコー
ドバス信号114を発生する。
【0011】メモリライト回路104はデコードバス信
号114およびクロックパルス信号113を受けて上側
メモリ105の書き込み時の駆動のための上側ライトバ
ス信号116および上側メモリ105の書き込み時の駆
動のための下側ライトバス信号117を発生する回路で
ある。疑似信号発生回路107はLCDを駆動するため
の独自に発生させた元のフレーム信号111、水平ラッ
チパルス信号112およびドットパルス信号113に相
当する同期信号である疑似同期バス信号118を発生さ
せる回路である。
号114およびクロックパルス信号113を受けて上側
メモリ105の書き込み時の駆動のための上側ライトバ
ス信号116および上側メモリ105の書き込み時の駆
動のための下側ライトバス信号117を発生する回路で
ある。疑似信号発生回路107はLCDを駆動するため
の独自に発生させた元のフレーム信号111、水平ラッ
チパルス信号112およびドットパルス信号113に相
当する同期信号である疑似同期バス信号118を発生さ
せる回路である。
【0012】メモリリード回路108は疑似同期バス信
号118を基にして上側メモリ105および下側メモリ
106に保持されているデータの読みだしのための駆動
信号であるメモリリードバス信号119を発生するため
の回路である。上側メモリ105および下側メモリ10
6はFIFOのフィールドメモリである。LCD駆動回
路109は疑似同期バス信号118、上側リードデータ
バス120および下側リードデータバス121を基にL
CDを駆動するためのLCDバス信号139を発生する
回路であり、昇圧回路なども含まれる。
号118を基にして上側メモリ105および下側メモリ
106に保持されているデータの読みだしのための駆動
信号であるメモリリードバス信号119を発生するため
の回路である。上側メモリ105および下側メモリ10
6はFIFOのフィールドメモリである。LCD駆動回
路109は疑似同期バス信号118、上側リードデータ
バス120および下側リードデータバス121を基にL
CDを駆動するためのLCDバス信号139を発生する
回路であり、昇圧回路なども含まれる。
【0013】図2は図1におけるメモリ書き込み制御部
122の具体的な内容を示す。束ねモードではなく通常
モードの場合はモード信号A132をロウレベル、モー
ド信号Bをロウレベルにするのでモード回路図130内
のアンド303はハイレベルのモード信号342を出力
する。束ねモードにおいて1行目から240行目を表示
する場合はモード信号A132をハイレベル、モード信
号Bをロウレベルにするのでモード回路図130内のア
ンド304はハイレベルのモード信号343を出力す
る。
122の具体的な内容を示す。束ねモードではなく通常
モードの場合はモード信号A132をロウレベル、モー
ド信号Bをロウレベルにするのでモード回路図130内
のアンド303はハイレベルのモード信号342を出力
する。束ねモードにおいて1行目から240行目を表示
する場合はモード信号A132をハイレベル、モード信
号Bをロウレベルにするのでモード回路図130内のア
ンド304はハイレベルのモード信号343を出力す
る。
【0014】束ねモードにおいて241行目から480
行目を表示する場合はモード信号A132をロウレベ
ル、モード信号Bをハイレベルにするのでモード回路図
130内のアンド305はハイレベルのモード信号34
4を出力する。束ねモードにおいて121行目から36
0行目を表示する場合はモード信号A132をハイレベ
ル、モード信号Bをハイレベルにするのでモード回路図
130内のアンド306はハイレベルのモード信号34
5を出力する。
行目を表示する場合はモード信号A132をロウレベ
ル、モード信号Bをハイレベルにするのでモード回路図
130内のアンド305はハイレベルのモード信号34
4を出力する。束ねモードにおいて121行目から36
0行目を表示する場合はモード信号A132をハイレベ
ル、モード信号Bをハイレベルにするのでモード回路図
130内のアンド306はハイレベルのモード信号34
5を出力する。
【0015】カウンタ回路104内のデコーダ319は
入力クロックをラッチパルス信号112とし、リセット
信号をフレーム信号111とラッチパルス信号112の
ナンドとしたバイナリカウンタ318によってカウント
された結果が241を示すときハイレベルとなり、デコ
ーダ320は120を示すとハイレベルとなる。
入力クロックをラッチパルス信号112とし、リセット
信号をフレーム信号111とラッチパルス信号112の
ナンドとしたバイナリカウンタ318によってカウント
された結果が241を示すときハイレベルとなり、デコ
ーダ320は120を示すとハイレベルとなる。
【0016】メモリライト回路102内のDFF321
およびDFF334はリセット信号をフレーム信号11
1とラッチパルス信号112のナンドとしたバイナリカ
ウンタ318によってカウントされた結果が241を示
すときハイレベルとなり、ラッチパルスを基準に2つめ
のクロックパルス信号113の立ち上がりに同期してロ
ウレベルとなるリセット信号340を発生する。
およびDFF334はリセット信号をフレーム信号11
1とラッチパルス信号112のナンドとしたバイナリカ
ウンタ318によってカウントされた結果が241を示
すときハイレベルとなり、ラッチパルスを基準に2つめ
のクロックパルス信号113の立ち上がりに同期してロ
ウレベルとなるリセット信号340を発生する。
【0017】メモリライト回路102内のDFF322
およびDFF335はリセット信号をフレーム信号11
1とラッチパルス信号112のナンドとしたバイナリカ
ウンタ318によってカウントされた結果が121を示
すときハイレベルとなり、ラッチパルスを基準に2つめ
のクロックパルス信号113の立ち上がりに同期してロ
ウレベルとなるリセット信号340およびリセット信号
341を発生する。セレクタ336およびセレクタ33
7は表1に従ってリセット信号340またはリセット信
号341を各々上側ライトリセット信号201、下側ラ
イトリセット信号205として出力する。
およびDFF335はリセット信号をフレーム信号11
1とラッチパルス信号112のナンドとしたバイナリカ
ウンタ318によってカウントされた結果が121を示
すときハイレベルとなり、ラッチパルスを基準に2つめ
のクロックパルス信号113の立ち上がりに同期してロ
ウレベルとなるリセット信号340およびリセット信号
341を発生する。セレクタ336およびセレクタ33
7は表1に従ってリセット信号340またはリセット信
号341を各々上側ライトリセット信号201、下側ラ
イトリセット信号205として出力する。
【表1】
【0018】ノア308、DFF310はリセット信号
をフレーム信号111とラッチパルス信号112のナン
ドとしたバイナリカウンタ318によってカウントされ
た結果が241を示すときハイレベルとなり121を示
すときロウレベルとなる許可信号343およびその反転
信号である許可信号342を発生する。ノア313、セ
レクタ314およびセレクタ315は表1に従って許可
信号342または許可信号343を各々上側ライト許可
信号203、下側ライト許可信号207として出力す
る。
をフレーム信号111とラッチパルス信号112のナン
ドとしたバイナリカウンタ318によってカウントされ
た結果が241を示すときハイレベルとなり121を示
すときロウレベルとなる許可信号343およびその反転
信号である許可信号342を発生する。ノア313、セ
レクタ314およびセレクタ315は表1に従って許可
信号342または許可信号343を各々上側ライト許可
信号203、下側ライト許可信号207として出力す
る。
【0019】データセレクト回路130中のセレクタ群
316は上側データ115と下側データ116を切り替
えて上側ライトデータバス204として出力し、セレク
タ群317は下側ライトデータバス208として出力す
る。
316は上側データ115と下側データ116を切り替
えて上側ライトデータバス204として出力し、セレク
タ群317は下側ライトデータバス208として出力す
る。
【0020】図3は束ね機能を用いて121行目から3
60行目を表示するためのメモリ書き込み時のタイミン
グチャートを示す。図中フレーム信号111はフレーム
の基準となる信号であり垂直同期信号に相当する。ラッ
チパルス信号112は液晶走査とデータ表示するための
基準となる信号であり、水平同期信号に相当する。
60行目を表示するためのメモリ書き込み時のタイミン
グチャートを示す。図中フレーム信号111はフレーム
の基準となる信号であり垂直同期信号に相当する。ラッ
チパルス信号112は液晶走査とデータ表示するための
基準となる信号であり、水平同期信号に相当する。
【0021】上側ライトリセット信号201は上側メモ
リ105へのデータ書き込み開始基準となる信号であ
り、ハイレベルで活性である。上側ライトクロック信号
202は立ち上がり時に上側メモリ105へのデータ書
き込みを行う信号である。上側ライト許可信号203は
上側メモリ105へのデータ書き込み期間を設定する信
号であり、ハイレベルで活性である。上側ライトリセッ
ト信号201、上側ライトクロック信号202および上
側ライト許可信号203は前述のeバス信号116に相
当する。上側ライトデータバス204は上側メモリ10
5への書き込みデータ信号である。
リ105へのデータ書き込み開始基準となる信号であ
り、ハイレベルで活性である。上側ライトクロック信号
202は立ち上がり時に上側メモリ105へのデータ書
き込みを行う信号である。上側ライト許可信号203は
上側メモリ105へのデータ書き込み期間を設定する信
号であり、ハイレベルで活性である。上側ライトリセッ
ト信号201、上側ライトクロック信号202および上
側ライト許可信号203は前述のeバス信号116に相
当する。上側ライトデータバス204は上側メモリ10
5への書き込みデータ信号である。
【0022】下側ライトリセット信号205は下側メモ
リ106へのデータ書き込み開始基準となる信号であ
り、ハイレベルで活性である。下側ライトクロック信号
206は立ち上がり時に下側メモリ106へのデータ書
き込みを行う信号である。下側ライト許可信号207は
下側メモリ106へのデータ書き込み期間を設定する信
号であり、ハイレベルで活性である。下側ライトリセッ
ト信号205、下側ライトクロック信号206および下
側ライト許可信号207は前述のfバス信号117に相
当する。下側ライトデータバス208は下側メモリ10
6への書き込みデータ信号である。
リ106へのデータ書き込み開始基準となる信号であ
り、ハイレベルで活性である。下側ライトクロック信号
206は立ち上がり時に下側メモリ106へのデータ書
き込みを行う信号である。下側ライト許可信号207は
下側メモリ106へのデータ書き込み期間を設定する信
号であり、ハイレベルで活性である。下側ライトリセッ
ト信号205、下側ライトクロック信号206および下
側ライト許可信号207は前述のfバス信号117に相
当する。下側ライトデータバス208は下側メモリ10
6への書き込みデータ信号である。
【0023】束ね機能を用いて121行目から360行
目を表示するためには上側メモリ105内に121行目
から240行目のデータを保持し、下側メモリ106内
に241行目から360行目のデータを保持すれば良
い。従って、上側ライトリセット信号201はフレーム
信号111が活性時を基準に120発目のラッチパルス
信号112のたち下がりに同期して活性となる。上側ラ
イト許可信号203はフレーム信号111が活性時を基
準に120発目のラッチパルス信号112のたち下がり
に同期して活性となり、241発目のたち下がりに同期
して不活性となる。上側ライトデータ信号204は上側
データ信号のままである。
目を表示するためには上側メモリ105内に121行目
から240行目のデータを保持し、下側メモリ106内
に241行目から360行目のデータを保持すれば良
い。従って、上側ライトリセット信号201はフレーム
信号111が活性時を基準に120発目のラッチパルス
信号112のたち下がりに同期して活性となる。上側ラ
イト許可信号203はフレーム信号111が活性時を基
準に120発目のラッチパルス信号112のたち下がり
に同期して活性となり、241発目のたち下がりに同期
して不活性となる。上側ライトデータ信号204は上側
データ信号のままである。
【0024】下側ライトリセット信号205はフレーム
信号111が活性時を基準に241発目のラッチパルス
信号112のたち下がりに同期して活性となる。上側ラ
イト許可信号203はフレーム信号111が活性時を基
準に241発目のラッチパルス信号112のたち下がり
に同期して活性となり、120発目のたち下がりと同時
に不活性となる。下側ライトバスデータ208は下側デ
ータ信号116のままである。
信号111が活性時を基準に241発目のラッチパルス
信号112のたち下がりに同期して活性となる。上側ラ
イト許可信号203はフレーム信号111が活性時を基
準に241発目のラッチパルス信号112のたち下がり
に同期して活性となり、120発目のたち下がりと同時
に不活性となる。下側ライトバスデータ208は下側デ
ータ信号116のままである。
【0025】図4はメモリ読み出し制御部123の詳細
回路図を示す。疑似ラッチパルスカウンタ401は疑似
クロック信号410をカウントして疑似ラッチパルス信
号411を出力する回路である。疑似フレームカウンタ
402は疑似ラッチパルス信号411をカウントして疑
似フレーム信号412を出力する回路である。DFF4
05はTAB00信号2XXはロウレベルの時、疑似ラ
ッチパルス信号を1/2分周する回路である。アンド4
06はDFF405のQBと疑似ラッチパルス信号41
1のアンドを取ったメモリリードラッチパルス信号41
3を出力する回路である。アンド407はDFF405
のQBと疑似クロック信号410のアンドを取ったメモ
リリードクロック信号414を出力する回路である。す
なわち、束ねモードにおいては疑似ラッチパルス信号4
11および疑似クロック信号は1/2周期になる。
回路図を示す。疑似ラッチパルスカウンタ401は疑似
クロック信号410をカウントして疑似ラッチパルス信
号411を出力する回路である。疑似フレームカウンタ
402は疑似ラッチパルス信号411をカウントして疑
似フレーム信号412を出力する回路である。DFF4
05はTAB00信号2XXはロウレベルの時、疑似ラ
ッチパルス信号を1/2分周する回路である。アンド4
06はDFF405のQBと疑似ラッチパルス信号41
1のアンドを取ったメモリリードラッチパルス信号41
3を出力する回路である。アンド407はDFF405
のQBと疑似クロック信号410のアンドを取ったメモ
リリードクロック信号414を出力する回路である。す
なわち、束ねモードにおいては疑似ラッチパルス信号4
11および疑似クロック信号は1/2周期になる。
【0026】今回の実施例は比較的複雑となる上下デー
タ入力のVGA液晶表示素子を用いた場合について述べ
たが、片側データ入力のVGA液晶表示素子やCGA
(640×200)液晶表示素子を用いた場合等にも当
然応用できる。
タ入力のVGA液晶表示素子を用いた場合について述べ
たが、片側データ入力のVGA液晶表示素子やCGA
(640×200)液晶表示素子を用いた場合等にも当
然応用できる。
【0027】(実施例2)図5は特開平−20492や
特開平−20596等によって発明されている低電力シ
ステムに本発明を応用した場合のブロック図を示す。図
中、VRAMアクセス検出回路503は表示コントロー
ラ131がVRAM504をアクセスするのを検出する
とアクセス信号をロウレベルにする回路である。低電力
書き込み回路502はアクセス検出信号507を受けて
所定の期間書き込みを行うための低電力許可信号508
および表示コントローラ131を停止するための停止信
号509を出力する回路である。ライト許可制限回路5
01は低電力許可信号508によって上側ライトバス信
号116およびを下側ライトバス信号117活性期間を
制限して上側低電力ライトバス信号511および上側低
電力ライトバス信号511を出力する回路である。
特開平−20596等によって発明されている低電力シ
ステムに本発明を応用した場合のブロック図を示す。図
中、VRAMアクセス検出回路503は表示コントロー
ラ131がVRAM504をアクセスするのを検出する
とアクセス信号をロウレベルにする回路である。低電力
書き込み回路502はアクセス検出信号507を受けて
所定の期間書き込みを行うための低電力許可信号508
および表示コントローラ131を停止するための停止信
号509を出力する回路である。ライト許可制限回路5
01は低電力許可信号508によって上側ライトバス信
号116およびを下側ライトバス信号117活性期間を
制限して上側低電力ライトバス信号511および上側低
電力ライトバス信号511を出力する回路である。
【0028】低電力書き込み回路502およびVRAM
アクセス検出回路503については特開平−21837
に詳細が記してあるのでここでは特に詳しくは述べな
い。
アクセス検出回路503については特開平−21837
に詳細が記してあるのでここでは特に詳しくは述べな
い。
【0029】図6はライト許可制限回路501の詳細回
路図である。上側ライト許可信号351、上側ライトリ
セット信号353、下側ライト許可信号352、下側ラ
イトリセット信号354はそれぞれ低電力許可信号50
8のアンド出力である上側低電力ライト許可信号60
5、上側低電力ライトリセット信号606、下側低電力
ライト許可信号607、下側低電力ライトリセット信号
608として出力する。
路図である。上側ライト許可信号351、上側ライトリ
セット信号353、下側ライト許可信号352、下側ラ
イトリセット信号354はそれぞれ低電力許可信号50
8のアンド出力である上側低電力ライト許可信号60
5、上側低電力ライトリセット信号606、下側低電力
ライト許可信号607、下側低電力ライトリセット信号
608として出力する。
【0030】すなわち、本発明によって上側メモリ10
5下側メモリ106へデータを書き込んだ後であれば表
示コントローラ131を停止しても束ね表示を行える。
5下側メモリ106へデータを書き込んだ後であれば表
示コントローラ131を停止しても束ね表示を行える。
【0031】
【発明の効果】本発明の構成によるマイクロコンピュー
タにより高品質で見やすく低電力の拡大表示が可能とな
った。
タにより高品質で見やすく低電力の拡大表示が可能とな
った。
【図1】実施例1に基づく回路ブロック図である。
【図2】実施例1に基づくメモリ書き込み制御部の詳細
回路図である。
回路図である。
【図3】実施例1に基づくメモリ読み込み制御部の詳細
回路図である。
回路図である。
【図4】実施例1に基づくタイミングチャート図であ
る。
る。
【図5】実施例2に基づく回路ブロック図である。
【図6】実施例2に基づくライト許可制限回路の詳細回
路図である。
路図である。
【図7】従来例に基づくブロック回路図である。
111 フレーム信号 122 メモリ書き込み制御部 123 メモリ読みだし制御部 132 モード信号A 133 モード信号B 203 上側ライト許可信号 204 上側ライトデータ 318 バイナリカウンタ回路 501 ライト許可制限回路 502 低電力書き込み回路 601 アンド
───────────────────────────────────────────────────── フロントページの続き (72)発明者 諸川 滋 埼玉県所沢市大字下富字武野840番地 シ チズン時計株式会社技術研究所内
Claims (7)
- 【請求項1】 マトリクス配置された液晶画素を時分割
マトリクス駆動する複数の表示電極を電気的に並列接続
することにより表示単位画素の大きさを変えて表示する
事が可能な液晶表示素子と液晶表示のための同期信号と
データを出力する表示コントローラとメモリ書き込み制
御装置とメモリ読みだし制御装置と画像保持用メモリを
備えたマイクロコンピュータにおいて、所定の部分の表
示領域のデータを該メモリ書き込み制御装置により該画
像保持用メモリに保持し該液晶表示素子に該画像保持用
メモリの内容を該メモリ読みだし装置により繰り返し表
示することを特徴とするマイクロコンピュータ。 - 【請求項2】 マトリクス配置された液晶画素を時分割
マトリクス駆動する複数の表示電極を電気的に並列接続
することにより表示単位画素の大きさを変えて表示する
事が可能であり上側下側独立に表示データ入力される液
晶表示素子と液晶表示のための同期信号と上側データと
下側データを出力する表示コントローラとメモリ書き込
み制御装置とメモリ読みだし制御装置と上側データ用画
像保持用メモリと下側データ用画像保持用メモリを備え
たマイクロコンピュータにおいて、所定の部分の表示領
域の上側データを該メモリ書き込み制御装置により該上
側データ用画像保持用メモリに保持し該液晶表示素子に
該上側データ用画像保持用メモリの内容を該メモリ読み
だし装置により繰り返し表示し表示領域の下側データを
該メモリ書き込み制御装置により該上側データ用画像保
持用メモリに保持し該液晶表示素子に該下側データ用画
像保持用メモリの内容を該メモリ読みだし装置により繰
り返し表示しすることを特徴とするマイクロコンピュー
タ。 - 【請求項3】 請求項1におけるメモリ書き込み制御装
置は表示領域を決定する領域回路と該表示コントローラ
から出力される該同期信号を基に書き込み基準を決定す
る基準回路と該領域回路からの信号を基に該データ保持
用メモリを制御するための書き込み回路を含むことを特
徴とするマイクロコンピュータ。 - 【請求項4】 請求項2におけるメモリ書き込み制御装
置は表示領域を決定する領域回路と該表示コントローラ
から出力される該同期信号を基に書き込み基準を決定す
る基準回路と該領域回路からの信号を基に該データ保持
用メモリを制御するための書き込み回路と該領域回路か
らの出力信号に応じて該上側データと下側データを切り
替えて該上側データ用画像保持用メモリ用データあるい
は該下側データ用画像保持用メモリ用データとして出力
する選択回路を含むことを特徴とするマイクロコンピュ
ータ。 - 【請求項5】 請求項1および請求項2におけるメモリ
読み込み制御装置は該液晶素子が並列接続する数に応じ
て同期信号を分周する分周回路を含むことを特徴とする
マイクロコンピュータ。 - 【請求項6】 マトリクス配置された液晶画素を時分割
マトリクス駆動する複数の表示電極を電気的に並列接続
することにより表示単位画素の大きさを変えて表示する
事が可能な液晶表示素子と液晶表示のための同期信号と
データを出力する表示コントローラとメモリ書き込み制
御装置とメモリ読みだし制御装置と画像保持用メモリと
該表示コントローラの不活性あるいは活性を検出する検
出回路と該表示コントローラの活性時のみ書き込みを許
可する許可回路を備えたマイクロコンピュータにおい
て、該表示コントローラの活性期間においてのみ所定の
表示領域のデータを該メモリ書き込み制御装置により該
画像保持用メモリに保持し該液晶表示素子に該画像保持
用メモリの内容を該メモリ読みだし装置により繰り返し
表示することを特徴とするマイクロコンピュータ。 - 【請求項7】 マトリクス配置された液晶画素を時分割
マトリクス駆動する複数の表示電極を電気的に並列接続
することにより表示単位画素の大きさを変えて表示する
事が可能な液晶表示素子と液晶表示のための同期信号と
データを出力する表示コントローラとメモリ書き込み制
御装置とメモリ読みだし制御装置と画像保持用メモリと
該表示コントローラの不活性あるいは活性を検出する検
出回路と該表示コントローラの活性時のみ書き込みを許
可する許可回路を備えたマイクロコンピュータにおい
て、該表示コントローラの活性期間においてのみ所定の
表示領域のデータを該メモリ書き込み制御装置により該
画像保持用メモリに保持し該液晶表示素子に該画像保持
用メモリの内容を該メモリ読みだし装置により繰り返し
表示し該表示コントローラを停止することを特徴とする
マイクロコンピュータ。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7079993A JPH08278769A (ja) | 1995-04-05 | 1995-04-05 | マイクロコンピュータ |
US08/539,585 US6023252A (en) | 1995-04-05 | 1995-10-05 | Liquid crystal display device |
EP95120415A EP0740284B9 (en) | 1995-04-05 | 1995-12-22 | Liquid crystal display device |
DE69530574T DE69530574T2 (de) | 1995-04-05 | 1995-12-22 | Flüssigkristall-Anzeigevorrichtung |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7079993A JPH08278769A (ja) | 1995-04-05 | 1995-04-05 | マイクロコンピュータ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08278769A true JPH08278769A (ja) | 1996-10-22 |
Family
ID=13705837
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7079993A Pending JPH08278769A (ja) | 1995-04-05 | 1995-04-05 | マイクロコンピュータ |
Country Status (4)
Country | Link |
---|---|
US (1) | US6023252A (ja) |
EP (1) | EP0740284B9 (ja) |
JP (1) | JPH08278769A (ja) |
DE (1) | DE69530574T2 (ja) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR0161918B1 (ko) * | 1995-07-04 | 1999-03-20 | 구자홍 | 액정표시장치의 데이타 드라이버 |
GB2319131B (en) * | 1996-11-08 | 1998-12-23 | Lg Electronics Inc | Driver for a liquid crystal display |
JPH1138382A (ja) * | 1997-07-15 | 1999-02-12 | Alps Electric Co Ltd | 液晶表示装置 |
GB2329741A (en) * | 1997-09-29 | 1999-03-31 | Holtek Microelectronics Inc | Liquid crystal display driver |
USRE41012E1 (en) | 1998-03-12 | 2009-11-24 | Altera Corporation | Register file indexing methods and apparatus for providing indirect control of register addressing in a VLIW processor |
US6446190B1 (en) * | 1998-03-12 | 2002-09-03 | Bops, Inc. | Register file indexing methods and apparatus for providing indirect control of register addressing in a VLIW processor |
US6563482B1 (en) * | 1999-07-21 | 2003-05-13 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
US6982763B2 (en) * | 2001-08-01 | 2006-01-03 | Ge Medical Systems Global Technology Company, Llc | Video standards converter |
US7292233B2 (en) * | 2004-02-11 | 2007-11-06 | Seiko Epson Corporation | Apparatus and method to connect an external camera to an LCD without requiring a display buffer |
KR20060004856A (ko) * | 2004-07-10 | 2006-01-16 | 엘지전자 주식회사 | 이동통신단말기의 엘씨디 구동 장치 및 방법 |
JP4428272B2 (ja) * | 2005-03-28 | 2010-03-10 | セイコーエプソン株式会社 | 表示ドライバ及び電子機器 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5579492A (en) | 1978-12-12 | 1980-06-14 | Seiko Instr & Electronics | Display unit |
JPS5768979A (en) * | 1980-10-16 | 1982-04-27 | Toshiba Corp | Liquid crystl television disolay device |
JPS60257497A (ja) * | 1984-06-01 | 1985-12-19 | シャープ株式会社 | 液晶表示装置の駆動方法 |
US4745485A (en) * | 1985-01-28 | 1988-05-17 | Sanyo Electric Co., Ltd | Picture display device |
JPH0736104B2 (ja) * | 1985-03-27 | 1995-04-19 | 株式会社アスキ− | デイスプレイコントロ−ラ |
US4746981A (en) * | 1986-06-16 | 1988-05-24 | Imtech International, Inc. | Multiple screen digital video display |
JP2904876B2 (ja) * | 1990-06-29 | 1999-06-14 | シチズン時計株式会社 | パーソナルコンピュータの表示装置 |
JP2549765B2 (ja) * | 1990-11-30 | 1996-10-30 | シチズン時計株式会社 | マイクロコンピュータ |
JPH04232993A (ja) * | 1990-12-27 | 1992-08-21 | Pentel Kk | 画像デ−タ記録、表示回路 |
JPH06282246A (ja) * | 1993-03-26 | 1994-10-07 | Citizen Watch Co Ltd | 液晶表示装置および表示システム |
-
1995
- 1995-04-05 JP JP7079993A patent/JPH08278769A/ja active Pending
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