JPH0337886A - メモリ書込制御回路 - Google Patents
メモリ書込制御回路Info
- Publication number
- JPH0337886A JPH0337886A JP1173458A JP17345889A JPH0337886A JP H0337886 A JPH0337886 A JP H0337886A JP 1173458 A JP1173458 A JP 1173458A JP 17345889 A JP17345889 A JP 17345889A JP H0337886 A JPH0337886 A JP H0337886A
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- Japan
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- Pending
Links
- 238000006243 chemical reaction Methods 0.000 abstract description 13
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000005055 memory storage Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電子回路のシミュレーションを行うコンピュ
ータで、入力データの論理値の変fヒ情報を!tT 1
.ろ記憶装置(イベントメモリ〉への書込みを制御する
メモリ書込制御回路に関する。
ータで、入力データの論理値の変fヒ情報を!tT 1
.ろ記憶装置(イベントメモリ〉への書込みを制御する
メモリ書込制御回路に関する。
従来、この種のメモリ書込制御方式は、論理値の変化毎
にイベントメモリに格納していた。例えば第2図に示す
否定回路に於いて、時刻1〜4それぞれの入力論理値1
・O・■・Oの出力である変化情報の0・1・0・]−
の格納は、時刻対応にイベントメモリ上のビットに割当
てて書込んでいた。
にイベントメモリに格納していた。例えば第2図に示す
否定回路に於いて、時刻1〜4それぞれの入力論理値1
・O・■・Oの出力である変化情報の0・1・0・]−
の格納は、時刻対応にイベントメモリ上のビットに割当
てて書込んでいた。
上述した従来のメモリ書込制御方式は、論理値の変化毎
、つまり一時刻対応にイベントメモリ上のビットに情報
を割り当てて、書き込んでいたので、イベントメモリ容
量がすぐ不足するという問題点があった。
、つまり一時刻対応にイベントメモリ上のビットに情報
を割り当てて、書き込んでいたので、イベントメモリ容
量がすぐ不足するという問題点があった。
本発明の目的は、上記問題点を解決するメモリ書込制御
方式を提供することにある。
方式を提供することにある。
本発明のメモリ書込制御回路は、入力データ記憶装置に
書込むメモリ書込制御回路において、人カデータの論理
値の変化情報を並列ビットに変換する並列ビット変換部
と、この並列ビット変換部から出力されたデータを16
進数に変換する16進変換部2面と、この16進数に変
換されたデータを一時貯える記憶装置へ出力するバッフ
ァレジスタ部とを有している。
書込むメモリ書込制御回路において、人カデータの論理
値の変化情報を並列ビットに変換する並列ビット変換部
と、この並列ビット変換部から出力されたデータを16
進数に変換する16進変換部2面と、この16進数に変
換されたデータを一時貯える記憶装置へ出力するバッフ
ァレジスタ部とを有している。
次に本発明について図面を参照して説明する。
第1図は本発明の一実施例を示すブロック図である。第
1図に示すようにイベントメモリの書込制御回路1は、
並列ビット変換部10.16進変換部11.12’、バ
ッファレジスタ13、上下ビット指定部14、およびイ
ベントメモリ部15を有している。
1図に示すようにイベントメモリの書込制御回路1は、
並列ビット変換部10.16進変換部11.12’、バ
ッファレジスタ13、上下ビット指定部14、およびイ
ベントメモリ部15を有している。
最小クロックデータ2及び入力データ3の論理値を並列
ビット変換部10に順次入力すると、並列ビット変換部
10は直列データを並列データに変換する。また上下ビ
ット指定部14は同時に最小クロックデータ2の送出数
を計数して、1バイト分のデータの上下ビットを指定す
る上下ビット指定信号を作成する。並列ビット変換部1
0により変換された並列データは上下ビット指定部14
により、16進変換部11を選択し、16進数のデータ
に変換される。
ビット変換部10に順次入力すると、並列ビット変換部
10は直列データを並列データに変換する。また上下ビ
ット指定部14は同時に最小クロックデータ2の送出数
を計数して、1バイト分のデータの上下ビットを指定す
る上下ビット指定信号を作成する。並列ビット変換部1
0により変換された並列データは上下ビット指定部14
により、16進変換部11を選択し、16進数のデータ
に変換される。
更に最小クロックデータ2及び入力データ3の論理値が
入力されると、上下ビット指定信号14は上位ビット指
定となり、16進変換部12を選択し、(6進数のデー
タに変換される。ここで1バイト分のデータをバッファ
レジスタ13の上下ビットに16進数としてデータを書
くことが出来る。この様にしてバッファレジスタ13に
書かれたデータをイベントメモリ部15のアドレス0番
地に1バイト分書くことが出来る。
入力されると、上下ビット指定信号14は上位ビット指
定となり、16進変換部12を選択し、(6進数のデー
タに変換される。ここで1バイト分のデータをバッファ
レジスタ13の上下ビットに16進数としてデータを書
くことが出来る。この様にしてバッファレジスタ13に
書かれたデータをイベントメモリ部15のアドレス0番
地に1バイト分書くことが出来る。
以上の動作を繰り返すことによりイベント情報をイベン
トメモリ部15に順次書く事が出来る。
トメモリ部15に順次書く事が出来る。
尚、制御回路は1バイト分く8ビツト〉で構成している
が、任意のビットが構成できる。
が、任意のビットが構成できる。
以上説明したように本発明のメモリ書込制(卸回路は、
論理値の変化情報を一時刻対応毎にメモリ上のビットに
割り当てず、16時刻毎に8ビツトを割り当てることに
より、イベントメモリ容量の倍の情報を貯える効果があ
る。
論理値の変化情報を一時刻対応毎にメモリ上のビットに
割り当てず、16時刻毎に8ビツトを割り当てることに
より、イベントメモリ容量の倍の情報を貯える効果があ
る。
第1図は本発明のメモリ書込制御回路の一実施例を示す
ブロック図、第2図は従来の一例を示すイベント情報格
納概念図である。 ■・・・書込制御回路、2・・・最小クロックデータ、
3・・・入力データ、10・・・並列ビット変換部、1
1゜12・・・16進変換部、13・・・バッファレジ
スタ、14・・・上Fビット指定部、15・・・イベン
トメモリ部。
ブロック図、第2図は従来の一例を示すイベント情報格
納概念図である。 ■・・・書込制御回路、2・・・最小クロックデータ、
3・・・入力データ、10・・・並列ビット変換部、1
1゜12・・・16進変換部、13・・・バッファレジ
スタ、14・・・上Fビット指定部、15・・・イベン
トメモリ部。
Claims (1)
- 入力データを記憶装置に書込むメモリ書込制御回路にお
いて、入力データを入力し論理値の変化情報を並列ビッ
トに変換する並列ビット変換部と、この並列ビット変換
部から出力されたデータを16進に変換する16進変換
部2面と、この16進数に変換されたデータを一時貯え
る前記記憶装置へ出力するバッファレジスタ部とを有す
ることを特徴とするメモリ書込制御回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1173458A JPH0337886A (ja) | 1989-07-04 | 1989-07-04 | メモリ書込制御回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1173458A JPH0337886A (ja) | 1989-07-04 | 1989-07-04 | メモリ書込制御回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0337886A true JPH0337886A (ja) | 1991-02-19 |
Family
ID=15960851
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1173458A Pending JPH0337886A (ja) | 1989-07-04 | 1989-07-04 | メモリ書込制御回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0337886A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2419727A (en) * | 2004-10-27 | 2006-05-03 | Graeme Seiffert | Control of audio player by headphones or earphone |
JP2010201191A (ja) * | 2010-05-21 | 2010-09-16 | Sanyo Product Co Ltd | 遊技機 |
-
1989
- 1989-07-04 JP JP1173458A patent/JPH0337886A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2419727A (en) * | 2004-10-27 | 2006-05-03 | Graeme Seiffert | Control of audio player by headphones or earphone |
GB2419727B (en) * | 2004-10-27 | 2009-08-05 | Graeme Seiffert | Automatic headphones |
JP2010201191A (ja) * | 2010-05-21 | 2010-09-16 | Sanyo Product Co Ltd | 遊技機 |
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