JPH08274637A - 周波数シンセサイザ - Google Patents

周波数シンセサイザ

Info

Publication number
JPH08274637A
JPH08274637A JP7072567A JP7256795A JPH08274637A JP H08274637 A JPH08274637 A JP H08274637A JP 7072567 A JP7072567 A JP 7072567A JP 7256795 A JP7256795 A JP 7256795A JP H08274637 A JPH08274637 A JP H08274637A
Authority
JP
Japan
Prior art keywords
frequency
output
divider
signal
wave
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP7072567A
Other languages
English (en)
Inventor
Masabumi Nakane
正文 中根
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP7072567A priority Critical patent/JPH08274637A/ja
Publication of JPH08274637A publication Critical patent/JPH08274637A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Control Of Motors That Do Not Use Commutators (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】 【目的】 位相同期方式の周波数シンセサイザにおいて
出力周波数帯を広げるとともに低周波数帯を出力すると
きに周波数間隔を基準信号周波数以下の細かいステップ
で出力することを可能にすることを目的とする。 【構成】 位相同期方式の周波数シンセサイザにおいて
電力分配器と可変Ｎ分周器の間に半波整流作用を利用し
て偶数次の高調波が高く出力されるダイオードにより構
成された逓倍器と外部より入力される選択信号に応じた
バイアス電流を発生する制御回路とそのバイアス電流に
より中心周波数が決定されるＹＩＧフィルタと電力増幅
器を接続した。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、ディジタル通信やレ
ーダ装置等に使用される周波数シンセサイザに関するも
のである。
【０００２】
【従来の技術】図８は従来の位相同期型周波数シンセサ
イザのブロック図である。図８において１は電圧制御発
振器、２は電力分配器、３は周波数シンセサイザ出力端
子、４は可変分周器、５は基準信号源、６は位相比較
器、７はループフィルタ、８は第１の設定信号入力端子
９より入力する可変分周器４の分周数設定信号と電圧制
御発振器１のプリセット電圧を発生する第１の制御回路
である。
【０００３】次に図８に示す従来の構成による周波数シ
ンセサイザの動作について説明する。可変分周器４の分
周数をＮ分周に設定したときの電圧制御発振器１の出力
信号の周波数をｆN とする。まず、可変分周器４の分周
数Ｎを決定する制御信号を入力すると第１の制御回路８
より可変分周器４に設定信号が印加され、同時に電圧制
御発振器１に出力信号をｆN に近づけるプリセット電圧
が印加され、位相同期可能な状態にプリセットされる。
次に電圧制御発振器１の出力信号は電力分配器２で分配
されて一方は周波数シンセサイザの出力端子３に出力さ
れ、他方は可変分周器４に入力されて分周数Ｎで分周さ
れることにより周波数はｆN ／Ｎとなる。その可変分周
器４の出力信号は位相比較器６で基準信号源５の出力信
号（周波数ｆr ）と位相比較される。この位相比較器６
より出力される誤差電圧をループフィルタ７を介して電
圧制御発振器１に周波数制御電圧としてフィードバック
することにより、ｆN ／Ｎとｆr が一致するように位相
同期ループが動作する。この位相同期ループの動作によ
り出力周波数ｆN は分周数Ｎに応じて”数１”で示され
る周波数に収束する。
【０００４】
【数１】
【０００５】また、この時の取り得る周波数チャンネル
の数は可変分周器４の取りうる可変数と同一であり、隣
接周波数チャンネルの間隔Δｆoiは、”数２”で示さ
れ、基準信号源の出力周波数ｆr と等しくなる。
【０００６】
【数２】
【０００７】
【発明が解決しようとする課題】上記のように構成され
た位相同期型周波数シンセサイザにおいて周波数の可変
帯域は単一であり、周波数間隔Δｆoiも基準信号源５の
周波数ｆr により規定されて、周波数間隔を基準信号源
５の周波数以下に小さくできないため、周波数帯の変更
や低周波数帯出力時に周波数分解能を上げられないとい
う課題があった。
【０００８】この発明は係る課題を解決するためになさ
れたものであり、周波数シンセサイザの出力周波数帯を
広げるとともに低い周波数帯を出力するときに周波数間
隔を基準信号周波数以下に小さくして出力することを可
能にすることを目的とする。
【０００９】
【課題を解決するための手段】実施例１における周波数
シンセサイザは、従来の位相同期型周波数シンセサイザ
の電力分配器と可変分周器の間に入力信号に対して半波
整流を行うことにより偶数倍の周波数波を出力するダイ
オードにより構成される逓倍回路と、中心周波数を変化
可能なＹＩＧフィルタと、逓倍数の電力を増幅する電力
増幅器と、上記ＹＩＧフィルタの中心周波数を設定する
制御回路を具備したものである。
【００１０】また、実施例２における周波数シンセサイ
ザは、従来の位相同期型周波数シンセサイザの電力分配
器と可変分周器の間に入力信号に対して全波整流を行う
ことにより偶数倍の周波数波を出力するダイオードブリ
ッジにより構成される逓倍回路と、中心周波数を変化可
能なＹＩＧフィルタと、逓倍数の電力を増幅する電力増
幅器と、上記ＹＩＧフィルタの中心周波数を設定する制
御回路を具備したものである。
【００１１】また、実施例３における周波数シンセサイ
ザは、従来の位相同期型周波数シンセサイザの電力分配
器と可変分周器の間に入力信号に対してインパルス波を
発製することにより整数倍の周波数波を出力するＳＲＤ
（ＳＴＥＰ ＲＥＣＯＶＥＲＹ ＤＩＯＤＥ）により構
成される逓倍回路と、中心周波数を変化可能なＹＩＧフ
ィルタと、逓倍数の電力を増幅する電力増幅器と、上記
ＹＩＧフィルタの中心周波数を設定する制御回路を具備
したものである。
【００１２】また、実施例４における周波数シンセサイ
ザは、従来の位相同期型周波数シンセサイザの電力分配
器と可変分周器の間にバイポーラトランジスタにより構
成された飽和増幅器型逓倍回路と、中心周波数を変化可
能なＹＩＧフィルタと、逓倍数の電力を増幅する電力増
幅器と、上記ＹＩＧフィルタの中心周波数を設定する制
御回路を具備したものである。
【００１３】また、実施例５における周波数シンセサイ
ザは、従来の位相同期型周波数シンセサイザの電力分配
器と可変分周器の間に高周波の入力信号に対応可能なＦ
ＥＴにより構成された飽和増幅器型逓倍回路と、中心周
波数を変化可能なＹＩＧフィルタと、逓倍数の電力を増
幅する電力増幅器と、上記ＹＩＧフィルタの中心周波数
を設定する制御回路を具備したものである。
【００１４】
【作用】実施例１における周波数シンセサイザにおい
て、半波整流作用を利用して偶数次の高調波が出力され
るダイオード逓倍器と、外部より入力される選択信号に
応じたバイアス電流を発生する制御回路とそのバイアス
電流により中心周波数が決定されるＹＩＧフィルタによ
り任意の偶数次数の逓倍が可能となり、上記の任意逓倍
次数回路が位相同期ループ内に挿入されることにより、
逓倍次数をＭ、その取りうる逓倍次数の数をＡとすると
Ａ個の帯域が選択可能となり、且つ隣接チャンネル間の
間隔は基準信号周波数ｆr に対して周波数帯域に応じて
ｆr ／Ｍまで小さくできる。
【００１５】また、実施例２における周波数シンセサイ
ザにおいて、全波整流作用を利用して偶数次の高調波が
出力されるダイオードブリッジ逓倍器と、外部より入力
される選択信号に応じたバイアス電流を発生する制御回
路とそのバイアス電流により中心周波数が決定されるＹ
ＩＧフィルタにより任意の偶数次数の逓倍が可能とな
り、上記の任意逓倍次数回路が位相同期ループ内に挿入
されることにより、逓倍次数をＭ、その取りうる逓倍次
数の数をＡとするとＡ個の帯域が選択可能となり、且つ
隣接チャンネル間の間隔は基準信号周波数ｆr に対して
周波数帯域に応じてｆr ／Ｍまで小さくできる。
【００１６】また、実施例３における周波数シンセサイ
ザにおいて、インパルス波発生作用を利用して整数次の
高調波が出力されるＳＲＤ逓倍器と、外部より入力され
る選択信号に応じたバイアス電流を発生する制御回路と
そのバイアス電流により中心周波数が決定されるＹＩＧ
フィルタにより任意の整数次数の逓倍が可能となり、上
記の任意逓倍次数回路が位相同期ループ内に挿入される
ことにより、逓倍次数をＭ、その取りうる逓倍次数の数
をＡとするとＡ個の帯域が選択可能となり、且つ隣接チ
ャンネル間の間隔は基準信号周波数ｆr に対して周波数
帯域に応じてｆr ／Ｍまで小さくできる。
【００１７】また、実施例４における構成された周波数
シンセサイザにおいて、アンプの飽和作用を利用して整
数次の高調波が出力されるバイポーラトランシラスタア
ンプ逓倍器と、外部より入力される選択信号に応じたバ
イアス電流を発生する制御回路とそのバイアス電流によ
り中心周波数が決定されるＹＩＧフィルタにより任意の
整数次数の逓倍が可能となり、上記の任意逓倍次数回路
が位相同期ループ内に挿入されることにより、逓倍次数
をＭ、その取りうる逓倍次数の数をＡとするとＡ個の帯
域が選択可能となり、且つ隣接チャンネル間の間隔は基
準信号周波数ｆr に対して周波数帯域に応じてｆr ／Ｍ
まで小さくできる。
【００１８】また、実施例５における構成された周波数
シンセサイザにおいて、アンプの飽和作用を利用して整
数次の高調波が出力されるＦＥＴアンプ逓倍器と、外部
より入力される選択信号に応じたバイアス電流を発生す
る制御回路とそのバイアス電流により中心周波数が決定
されるＹＩＧフィルタにより任意の整数次数の逓倍が可
能となり、上記の任意逓倍次数回路が位相同期ループ内
に挿入されることにより、逓倍次数をＭ、その取りうる
逓倍次数の数をＡとするとＡ個の帯域が選択可能とな
り、且つ隣接チャンネル間の間隔は基準信号周波数ｆr
に対して周波数帯域に応じてｆr ／Ｍまで小さくでき
る。
【００１９】
【実施例】
実施例１．図１はこの発明の一実施例を示すブロック図
である。図６は半波整流作用を利用したダイオード逓倍
器１０の出力スペクトラムとＹＩＧフィルタ１１の通過
帯域の設定状態を示す図である。図１において１〜８は
従来部分と同様の部分であり、１０はダイオードにより
構成された逓倍回路、１はＹＩＧフィルタ、１２は電力
増幅器、１３はＹＩＧフィルタを制御する第２の制御回
路、１４は第２の制御回路への制御信号を入力する端子
である。
【００２０】上記のように構成された周波数シンセサイ
ザの動作について説明する。可変分周器４の分周数をＮ
分周（Ｎは整数）、ダイオード逓倍器１０の逓倍数をＭ
逓倍（Ｍは偶数）にそれぞれ設定した時の電圧制御発振
器１の出力信号周波数をｆNMとする。
【００２１】まず、上記の２つの設定信号を入力すると
可変Ｎ分周器４の分周数とダイオード逓倍器を設定する
と共に第１の制御回路８より電圧制御発振器１の出力周
波数をｆNMに近づけるプリセット電圧が印加されて位相
同期が可能な状態にプリセットされる。
【００２２】次に、プリセットされた電圧制御発振器１
の出力信号は電力分配器２で分配され、一方は周波数シ
ンセサイザの出力端子３に出力され、他方は半波整流作
用を利用したダイオード逓倍器１０に入力され、その出
力信号のスペクトラムは図６に示すように偶数次の高調
波が高く出力される。外部より設定信号入力に応じたバ
イアス電流を第２の制御回路１３で発生してＹＩＧフィ
ルタ１１に入力することにより図６に示すように上記の
複数の偶数次の周波数成分のうち一つだけを通過させて
電力増幅器１２を介して可変分周器４に入力され、分周
数Ｎで分周されてその出力周波数（周波数ｆD ）は”数
３”で示される周波数となる。
【００２３】
【数３】
【００２４】上記可変分周器４の出力信号は位相比較器
６で基準信号源５の出力信号（周波数ｆr ）と位相比較
される。この位相比較器６より出力される誤差電圧をル
ープフィルタ７を介して電圧制御発振器１に周波数制御
信号としてフィードバックすることにより、ｆD とｆr
が一致するように位相同期ループが動作する。この位相
同期ループの動作により出力端子３より出力される周波
数ｆNMは分周数Ｎ、逓倍数Ｍに応じて”数４”で示され
る周波数に収束する。
【００２５】
【数４】
【００２６】また、この時の取り得る周波数チャンネル
の数は可変分周器４の取り得る分周数ＡN とダイオード
逓倍器１０の取り得る逓倍数ＡM より”数５”で示す数
値となる。
【００２７】
【数５】
【００２８】また、隣接チャンネルの間隔Δｆoiは”数
６”で示され、基準信号源５の出力周波数ｆr の１／Ｍ
倍となる。
【００２９】
【数６】
【００３０】実施例２．図２はこの発明の一実施例を示
すブロック図である。図６は全波整流作用を利用したダ
イオードブリッジ逓倍器１５の出力スペクトラムとＹＩ
Ｇフィルタ１１の通過帯域の設定状態を示す図である。
図２において１〜８は従来部分と同様の部分であり、１
１〜１４は実施例１と同様の部分であり、１５はダイオ
ードブリッジにより構成された逓倍回路である。
【００３１】上記のように構成された周波数シンセサイ
ザの動作について説明する。可変分周器４の分周数をＮ
分周（Ｎは整数）、ダイオードブリッジ逓倍器１５の逓
倍数をＭ逓倍（Ｍは偶数）にそれぞれ設定した時の電圧
制御発振器１の出力信号周波数をｆNMとする。
【００３２】まず、上記の２つの設定信号を入力すると
可変分周器４の分周数とダイオードブリッジ逓倍器１５
の逓倍数を設定すると共に第１の制御回路８より電圧制
御発振器１の出力周波数をｆNMに近づけるプリセット電
圧が印加されて位相同期が可能な状態にプリセットされ
る。
【００３３】次に、プリセットされた電圧制御発振器１
の出力信号は電力分配器２で分配され、一方は周波数シ
ンセサイザの出力端子３に出力され、他方は全波整流作
用を利用したダイオードブリッジ逓倍器１５に入力さ
れ、その出力信号のスペクトラムは図６に示すように偶
数次の高調波が高く出力される。外部より設定信号入力
に応じたバイアス電流を第２の制御回路１３で発生して
ＹＩＧフィルタ１１に入力することにより図６に示すよ
うに上記の複数の偶数次の周波数成分のうち一つだけを
通過させて電力増幅器１２を介して可変分周器４に入力
され、分周数Ｎで分周されてその出力周波数（周波数ｆ
D ）は”数３”で示される周波数となる。
【００３４】上記可変分周器４の出力信号は位相比較器
６で基準信号源５の出力信号（周波数ｆr ）と位相比較
される。この位相比較器６より出力される誤差電圧をル
ープフィルタ７を介して電圧制御発振器１に周波数制御
信号としてフィードバックすることにより、ｆD とｆr
が一致するように位相同期ループが動作する。この位相
同期ループの動作により出力端子３より出力される周波
数ｆNMは分周数Ｎ、逓倍数Ｍに応じて”数４”で示され
る周波数に収束する。
【００３５】また、この時の取り得る周波数チャンネル
の数は可変分周器４の取り得る分周数ＡN とダイオード
ブリッジ逓倍器１５の取り得る逓倍数ＡM より”数５”
で示す数値となる。
【００３６】また、隣接チャンネルの間隔Δｆoiは”数
６”で示され、基準信号源５の出力周波数ｆr の１／Ｍ
倍となる。
【００３７】実施例３．図３はこの発明の一実施例を示
すブロック図である。図７はインパルス波発生作用を利
用したＳＲＤ逓倍器１６の出力スペクトラムとＹＩＧフ
ィルタ１１の通過帯域の設定状態を示す図である。図３
において１〜８は従来部分と同様の部分であり、１１〜
１４は実施例１と同様の部分であり、１６はＳＲＤによ
り構成された逓倍回路である。
【００３８】上記のように構成された周波数シンセサイ
ザの動作について説明する。可変分周器４の分周数をＮ
分周（Ｎは整数）、ＳＲＤ逓倍器１６の逓倍数をＭ逓倍
（Ｍは偶数）にそれぞれ設定した時の電圧制御発振器１
の出力信号周波数をｆNMとする。
【００３９】まず、上記の２つの設定信号を入力すると
可変分周器４の分周数とＳＲＤ逓倍器１６の逓倍数を設
定すると共に第１の制御回路８より電圧制御発振器１の
出力周波数をｆNMに近づけるプリセット電圧が印加され
て位相同期が可能な状態にプリセットされる。
【００４０】次に、プリセットされた電圧制御発振器１
の出力信号は電力分配器２で分配され、一方は周波数シ
ンセサイザの出力端子３に出力され、他方はインパルス
波発生作用を利用したＳＲＤ逓倍器１６に入力され、そ
の出力信号のスペクトラムは図７に示すように整数次の
高調波が高く出力される。外部より設定信号入力に応じ
たバイアス電流を第２の制御回路１３で発生してＹＩＧ
フィルタ１１に入力することにより図６に示すように上
記の複数の偶数次の周波数成分のうち一つだけを通過さ
せて電力増幅器１２を介して可変分周器４に入力され、
分周数Ｎで分周されてその出力周波数（周波数ｆD ）
は”数３”で示される周波数となる。
【００４１】上記可変分周器４の出力信号は位相比較器
６で基準信号源５の出力信号（周波数ｆr ）と位相比較
される。この位相比較器６より出力される誤差電圧をル
ープフィルタ７を介して電圧制御発振器１に周波数制御
信号としてフィードバックすることにより、ｆD とｆr
が一致するように位相同期ループが動作する。この位相
同期ループの動作により出力端子３より出力される周波
数ｆNMは分周数Ｎ、逓倍数Ｍに応じて”数４”で示され
る周波数に収束する。
【００４２】また、この時の取り得る周波数チャンネル
の数は可変分周器４の取り得る分周数ＡN とＳＲＤ逓倍
器１６の取り得る逓倍数ＡM より”数５”で示す数値と
なる。
【００４３】また、隣接チャンネルの間隔Δｆoiは”数
６”で示され、基準信号源５の出力周波数ｆr の１／Ｍ
倍となる。
【００４４】実施例４．図４はこの発明の一実施例を示
すブロック図である。図７は増幅器の飽和特性を利用し
たバイポーラトランジスタアンプ逓倍器１７の出力スペ
クトラムとＹＩＧフィルタ１１の通過帯域の設定状態を
示す図である。図４において１〜８は従来部分と同様の
部分であり、１１，１３，１４は実施例１と同様の部分
であり、１７はバイポーラトランジスタアンプにより構
成された逓倍回路である。
【００４５】上記のように構成された周波数シンセサイ
ザの動作について説明する。可変分周器４の分周数をＮ
分周（Ｎは整数）、バイポーラトランジスタアンプ逓倍
器１７の逓倍数をＭ逓倍（Ｍは偶数）にそれぞれ設定し
た時の電圧制御発振器１の出力信号周波数をｆNMとす
る。
【００４６】まず、上記の２つの設定信号を入力すると
可変分周器４の分周数とバイポーラトランジスタアンプ
逓倍器１７の逓倍数を設定すると共に第１の制御回路８
より電圧制御発振器１の出力周波数をｆNMに近づけるプ
リセット電圧が印加されて位相同期が可能な状態にプリ
セットされる。
【００４７】次に、プリセットされた電圧制御発振器１
の出力信号は電力分配器２で分配され、一方は周波数シ
ンセサイザの出力端子３に出力され、他方は増幅器の飽
和特性を利用したバイポーラトランジスタアンプ逓倍器
１７に入力され、その出力信号のスペクトラムは図７に
示すように整数次の高調波が高く出力される。外部より
設定信号入力に応じたバイアス電流を第２の制御回路１
３で発生してＹＩＧフィルタ１１に入力することにより
図６に示すように上記の複数の整数次の周波数成分のう
ち一つだけを通過させて電力増幅器１２を介して可変分
周器４に入力され、分周数Ｎで分周されてその出力周波
数（周波数ｆD ）は”数３”で示される周波数となる。
【００４８】上記可変分周器４の出力信号は位相比較器
６で基準信号源５の出力信号（周波数ｆr ）と位相比較
される。この位相比較器６より出力される誤差電圧をル
ープフィルタ７を介して電圧制御発振器１に周波数制御
信号としてフィードバックすることにより、ｆD とｆr
が一致するように位相同期ループが動作する。この位相
同期ループの動作により出力端子３より出力される周波
数ｆNMは分周数Ｎ、逓倍数Ｍに応じて”数４”で示され
る周波数に収束する。
【００４９】また、この時の取り得る周波数チャンネル
の数は可変分周器４の取り得る分周数ＡN とバイポーラ
トランジスタアンプ逓倍器１７の取り得る逓倍数ＡM よ
り”数５”で示す数値となる。
【００５０】また、隣接チャンネルの間隔Δｆoiは”数
６”で示され、基準信号源５の出力周波数ｆr の１／Ｍ
倍となる。
【００５１】実施例５．図５はこの発明の一実施例を示
すブロック図である。図７は増幅器の飽和特性を利用し
且つ高周波信号に対応可能なＦＥＴアンプ逓倍器１８の
出力スペクトラムとＹＩＧフィルタ１１の通過帯域の設
定状態を示す図である。図５において１〜８は従来部分
と同様の部分であり、１１，１３，１４は実施例１と同
様の部分であり、１８はＦＥＴアンプにより構成された
逓倍回路である。
【００５２】上記のように構成された周波数シンセサイ
ザの動作について説明する。可変分周器４の分周数をＮ
分周（Ｎは整数）、ＦＥＴアンプ逓倍器１８の逓倍数を
Ｍ逓倍（Ｍは偶数）にそれぞれ設定した時の電圧制御発
振器１の出力信号周波数をｆNMとする。
【００５３】まず、上記の２つの設定信号を入力すると
可変分周器４の分周数とＦＥＴアンプ逓倍器１８の逓倍
数を設定すると共に第１の制御回路８より電圧制御発振
器１の出力周波数をｆNMに近づけるプリセット電圧が印
加されて位相同期が可能な状態にプリセットされる。
【００５４】次に、プリセットされた電圧制御発振器１
の出力信号は電力分配器２で分配され、一方は周波数シ
ンセサイザの出力端子３に出力され、他方は増幅器の飽
和特性を利用しかつ高周波信号に対応可能なＦＥＴアン
プ逓倍器１８に入力され、その出力信号のスペクトラム
は図７に示すように整数次の高調波が高く出力される。
外部より設定信号入力に応じたバイアス電流を第２の制
御回路１３で発生してＹＩＧフィルタ１１に入力するこ
とにより図６に示すように上記の複数の整数次の周波数
成分のうち一つだけを通過させて電力増幅器１２を介し
て可変分周器４に入力され、分周数Ｎで分周されてその
出力周波数（周波数ｆD ）は”数３”で示される周波数
となる。
【００５５】上記可変分周器４の出力信号は位相比較器
６で基準信号源５の出力信号（周波数ｆr ）と位相比較
される。この位相比較器６より出力される誤差電圧をル
ープフィルタ７を介して電圧制御発振器１に周波数制御
電圧としてフィードバックすることにより、ｆD とｆr
が一致するように位相同期ループが動作する。この位相
同期ループの動作により出力端子３より出力される周波
数ｆNMは分周数Ｎ、逓倍数Ｍに応じて”数４”で示され
る周波数に収束する。
【００５６】また、この時の取り得る周波数チャンネル
の数は可変分周器４の取り得る分周数ＡN とＦＥＴアン
プ逓倍器１８の取り得る逓倍数ＡM より”数５”で示す
数値となる。
【００５７】また、隣接チャンネルの間隔Δｆoiは”数
６”で示され、基準信号源５の出力周波数ｆr の１／Ｍ
倍となる。
【００５８】
【発明の効果】この発明の実施例１によれば、電力分配
器と可変分周器の間に配置したダイオード逓倍器とＹＩ
Ｇフィルタの設定の組合せにより半波整流作用により任
意の偶数次数の逓倍波を取出すことが可能となり、それ
により選択可能な逓倍数の数と分周波の数の積だけ周波
数が設定可能となる。また、周波数間隔は逓倍数に応じ
て基準信号周波数を逓倍数で除した数値とすることがで
きる。
【００５９】この発明の実施例２によれば、電力分配器
と可変分周器の間に配置したダイオードブリッジ逓倍器
とＹＩＧフィルタの設定の組合せにより全波整流作用に
より実施例１より効率よく任意の偶数次数の逓倍波を取
出すことが可能となり、それにより実施例１と同様の効
果を実現できる。
【００６０】この発明の実施例３によれば、電力分配器
と可変分周器の間に配置したＳＲＤ逓倍器とＹＩＧフィ
ルタの設定の組合せによりインパルス波発生作用により
任意の整数次数の逓倍波を取出すことが可能となり、実
施例１、２より設定可能な周波数を増やし且つ周波数間
隔の種類を増やすことができる。
【００６１】この発明の実施例４によれば、電力分配器
と可変分周器の間に配置したバイポーラトランジスタア
ンプ逓倍器とＹＩＧフィルタの設定の組合せにより飽和
増幅器の非線形性により任意の整数次数の逓倍波を高い
電力で取出すことが可能となり、実施例１、２、３で必
要であった電力増幅器を省略した構成で実施例３と同様
の効果を実現できる。
【００６２】この発明の実施例５によれば、電力分配器
と可変分周器の間に配置したＦＥＴアンプ逓倍器とＹＩ
Ｇフィルタの設定の組合せにより飽和増幅器の非線形性
により任意の整数次数の逓倍波を高い電力で取出すこと
が可能となり、実施例４よりより高い周波数に対して実
施例４と同様の効果を実現できる。
【図面の簡単な説明】
【図１】 この発明による実施例１の周波数シンセサイ
ザの構成ブロック図である。
【図２】 この発明による実施例２の周波数シンセサイ
ザの構成ブロック図である。
【図３】 この発明による実施例３の周波数シンセサイ
ザの構成ブロック図である。
【図４】 この発明による実施例４の周波数シンセサイ
ザの構成ブロック図である。
【図５】 この発明による実施例５の周波数シンセサイ
ザの構成ブロック図である。
【図６】 実施例１、実施例２における逓倍器の出力ス
ペクトラムとＹＩＧフィルタの通過帯域の設定状態を示
す図である。
【図７】 実施例３、実施例４、実施例５における逓倍
器の出力スペクトラムとＹＩＧフィルタの通過帯域の設
定状態を示す図である。
【図８】 この種の従来の周波数シンセサイザの構成ブ
ロック図である。
【符号の説明】
１ 電圧制御発振器、２ 電力分配器、３ 周波数シン
セサイザ出力端子、４可変Ｎ分周器、５ 基準信号源、
６ 位相比較器、７ ループフィルタ、８第１の制御回
路、９ 第１の設定信号入力端子、１０ ダイオード逓
倍器、１１ＹＩＧフィルタ、１２ 電力増幅器、１３
第２の制御回路、１４ 第２の設定信号入力端子、１５
ダイオードブリッジ逓倍器、１６ ＳＲＤ逓倍器、１
７バイポーラトランジスタアンプ逓倍器、１８ ＦＥＴ
アンプ逓倍器。

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 電圧制御発振器と、その出力信号２分配
    する電力分配器と、上記電力分配器の一方の出力端に接
    続され、その出力端より出力される信号に対して半波整
    流を行うことにより偶数倍の周波数波を出力するダイオ
    ードにより構成された逓倍回路と、この逓倍回路に接続
    され、中心周波数を変化可能なＹＩＧ（イットリウム鉄
    ガーネット）フィルタと、このフィルタの出力である逓
    倍波の電力を増幅する電力増幅器と、この電力増幅器の
    出力信号の周波数を分周する可変分周器と、基準信号源
    と、上記可変分周器の出力信号と上記基準信号源の出力
    信号の位相検波を行って誤差電圧を発生する位相検波器
    と、その誤差電圧を入力して電圧増幅及び周波数帯域制
    限を行うループフィルタと、上記可変分周器に分周数設
    定信号を供給し、且つ上記ループフィルタに設定周波数
    に応じて上記電圧制御発振器をプリセットする電圧を供
    給する第１の制御回路と、上記ＹＩＧフィルタの中心周
    波数を設定する第２の制御回路とにより構成したことを
    特徴とする周波数シンセサイザ。
  2. 【請求項２】 上記逓倍回路は電力分配器の一方の出力
    端より出力される信号に対して全波整流を行うことによ
    り偶数倍の周波数波を出力するダイオードブリッジによ
    り構成された逓倍回路であることを特徴とする請求項１
    記載の周波数シンセサイザ。
  3. 【請求項３】 上記逓倍回路は電力分配器の一方の出力
    端より出力される信号に対してインパルス波を発生する
    ことにより整数倍の周波数波を出力するＳＲＤ（ＳＴＥ
    Ｐ ＲＥＣＯＶＥＲＹ ＤＩＯＤＥ）により構成された
    逓倍回路であることを特徴とする請求項１記載の周波数
    シンセサイザ。
  4. 【請求項４】 電圧制御発振器と、その出力信号を２分
    配する電力分配器と、上記電力分配器の一方の出力端に
    接続され、その出力端より出力される信号に対して飽和
    増幅器の非線形性を利用して整数倍の周波数波を出力す
    るバイポーラトランジスタにより構成された飽和増幅器
    型逓倍回路と、この逓倍回路に接続され、中心周波数を
    変化可能なＹＩＧ（イットリウム鉄ガーネット）フィル
    タと、このフィルタの出力周波数を分周する可変分周器
    と、基準信号源と、上記可変分周器の出力信号と上記基
    準信号源の出力信号の位相検波を行って誤差電圧を発生
    する位相検波器と、その誤差電圧を入力して電圧増幅及
    び周波数帯域制限を行うループフィルタと、上記可変分
    周器に分周数設定信号を供給し、且つ上記ループフィル
    タに設定周波数に応じて上記電圧制御発振器をプリセッ
    トする電圧を供給する第１の制御回路と、上記ＹＩＧフ
    ィルタの中心周波数を設定する第２の制御回路とにより
    構成したことを特徴とする周波数シンセサイザ。
  5. 【請求項５】 上記逓倍回路は電力分配器の一方の出力
    端より出力される信号に対して飽和増幅器の非線形性を
    利用して整数倍の周波数波を出力する高周波信号に対応
    可能なＦＥＴにより構成された飽和増幅器型逓倍回路で
    あることを特徴とする請求項４記載の周波数シンセサイ
    ザ。
JP7072567A 1995-03-30 1995-03-30 周波数シンセサイザ Pending JPH08274637A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP7072567A JPH08274637A (ja) 1995-03-30 1995-03-30 周波数シンセサイザ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP7072567A JPH08274637A (ja) 1995-03-30 1995-03-30 周波数シンセサイザ

Publications (1)

Publication Number Publication Date
JPH08274637A true JPH08274637A (ja) 1996-10-18

Family

ID=13493085

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7072567A Pending JPH08274637A (ja) 1995-03-30 1995-03-30 周波数シンセサイザ

Country Status (1)

Country Link
JP (1) JPH08274637A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010243412A (ja) * 2009-04-08 2010-10-28 Mitsubishi Electric Corp 高周波モジュール
JP2011196900A (ja) * 2010-03-23 2011-10-06 Fujitsu Ltd 送受信装置およびイメージング装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010243412A (ja) * 2009-04-08 2010-10-28 Mitsubishi Electric Corp 高周波モジュール
JP2011196900A (ja) * 2010-03-23 2011-10-06 Fujitsu Ltd 送受信装置およびイメージング装置
US8723716B2 (en) 2010-03-23 2014-05-13 Fujitsu Limited Communication device and imaging apparatus

Similar Documents

Publication Publication Date Title
US5259007A (en) Phase locked loop frequency synthesizer
EP0172560B1 (en) Variable frequency synthesizer
US4451930A (en) Phase-locked receiver with derived reference frequency
Ramirez et al. Nonlinear analysis tools for the optimized design of harmonic-injection dividers
US6441692B1 (en) PLL frequency synthesizer
JPS61245629A (ja) Ｎ分数型周波数シンセサイザ
EP2559165B1 (en) Frequency synthesizer with reduced noise and spurious spectral components
US7088155B2 (en) Clock generating circuit
US5517685A (en) PLL circuit having a multiloop, and FM receiving method and apparatus able to utilize the same
US4670888A (en) Frequency modulated modem transmitter
US7579916B1 (en) Low noise frequency synthesizer
JPH0715371A (ja) スーパーへテロダイン方式の送受信方法と送受信機
JPH0340333A (ja) チューナ選局装置
US5945881A (en) PLL frequency synthesizer with K multiplication in addition to division for subtraction of phase noise
JPH08274637A (ja) 周波数シンセサイザ
US3710276A (en) Digital variable quadrature sine wave voltage controlled oscillator
US6448909B1 (en) Analog continuous wavelet transform circuit
US4320356A (en) High speed frequency acquisition apparatus for microwave synthesizers
US2868981A (en) Signal processing arrangement
US2511137A (en) Frequency control
US3826995A (en) Frequency generators
US2602159A (en) Frequency modulation generator
JP3792955B2 (ja) 周波数シンセサイザ及び装置
JP2006186576A (ja) 位相同期ループ形周波数シンセサイザ
Kim et al. Parametric Frequency Multiplication and Level Control in Broadband Microwave Signal Source