JPH08272337A - 表示制御回路 - Google Patents
表示制御回路Info
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- JPH08272337A JPH08272337A JP7425795A JP7425795A JPH08272337A JP H08272337 A JPH08272337 A JP H08272337A JP 7425795 A JP7425795 A JP 7425795A JP 7425795 A JP7425795 A JP 7425795A JP H08272337 A JPH08272337 A JP H08272337A
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Abstract
(57)【要約】
【構成】液晶電源回路を内蔵したLCDドライバICの
表示制御回路において、液晶駆動電圧15とグランド電
圧10を複数の電位11〜14に分圧する。各分割電圧
はV/F回路110に接続され、その出力はコンパレー
タ回路103に送られ、103の出力信号204とCP
Uから送られた表示ONコマンド信号の論理積がとられ
る。電圧セレクト回路108は、液晶電源ONコマンド
実行時に表示ON信号205が入力されるまでの間、出
力ドライバ回路への各供給電位をグランドレベルに固定
し、表示ON信号205が入力されると同時に出力ドラ
イバ回路109へ所定の電位を供給し液晶表示装置11
4の動作制御を行う。 【効果】内蔵電源回路の能力による表示限界を補うため
のコンデンサのチャージアップ期間を気にせず、CPU
側から連続してコマンドを転送でき、かつ液晶電源回路
ON直後の表示誤動作が解消できる。
表示制御回路において、液晶駆動電圧15とグランド電
圧10を複数の電位11〜14に分圧する。各分割電圧
はV/F回路110に接続され、その出力はコンパレー
タ回路103に送られ、103の出力信号204とCP
Uから送られた表示ONコマンド信号の論理積がとられ
る。電圧セレクト回路108は、液晶電源ONコマンド
実行時に表示ON信号205が入力されるまでの間、出
力ドライバ回路への各供給電位をグランドレベルに固定
し、表示ON信号205が入力されると同時に出力ドラ
イバ回路109へ所定の電位を供給し液晶表示装置11
4の動作制御を行う。 【効果】内蔵電源回路の能力による表示限界を補うため
のコンデンサのチャージアップ期間を気にせず、CPU
側から連続してコマンドを転送でき、かつ液晶電源回路
ON直後の表示誤動作が解消できる。
Description
【0001】
【産業上の利用分野】この発明は、液晶電源回路を内蔵
したLCDドライバICの表示制御回路に関する。
したLCDドライバICの表示制御回路に関する。
【0002】
【従来の技術】近年の傾向としてLCDドライバIC
は、高付加価値化のため、CR発振回路、表示用RA
M、液晶電源回路といった周辺回路を内蔵するものが設
計されている。液晶電源回路については、従来は外部電
源を使用していたため、液晶表示装置に合った電源を選
択できたが、液晶電源回路を内蔵したLCDドライバI
Cの場合、内蔵する電源回路の能力によって表示能力に
限界があるため、必ずしも液晶表示装置に合った電力を
供給できない可能性がある。これを補うために、通常は
図6に示す従来例のように液晶表示用電位21(V
1),22(V2),23(V3),24(V4)と1
0(VDDグランド)の間に各々321(コンデンサ
C)を接続し、LCDドライバICに内蔵している液晶
電源回路の能力を越える電力が消費された時にこのチャ
ージアップされたコンデンサCより各電位を供給するよ
うにしている。
は、高付加価値化のため、CR発振回路、表示用RA
M、液晶電源回路といった周辺回路を内蔵するものが設
計されている。液晶電源回路については、従来は外部電
源を使用していたため、液晶表示装置に合った電源を選
択できたが、液晶電源回路を内蔵したLCDドライバI
Cの場合、内蔵する電源回路の能力によって表示能力に
限界があるため、必ずしも液晶表示装置に合った電力を
供給できない可能性がある。これを補うために、通常は
図6に示す従来例のように液晶表示用電位21(V
1),22(V2),23(V3),24(V4)と1
0(VDDグランド)の間に各々321(コンデンサ
C)を接続し、LCDドライバICに内蔵している液晶
電源回路の能力を越える電力が消費された時にこのチャ
ージアップされたコンデンサCより各電位を供給するよ
うにしている。
【0003】液晶電源内蔵のLCDドライバICの場
合、コンデンサCに対して液晶電源回路をオンすると同
時にチャージアップを開始するため、液晶電源回路をオ
ンしてからある一定時間はコンデンサCのチャージアッ
プ期間としてV1,V2,V3,V4の電圧値は例えば
図7のように不安定となる。図7によれば、電源回路オ
ン後出力電圧が安定するまでの安定化時間が必要とな
り、初期状態ではV1>V2>V3>V4の関係も成り
立たない。
合、コンデンサCに対して液晶電源回路をオンすると同
時にチャージアップを開始するため、液晶電源回路をオ
ンしてからある一定時間はコンデンサCのチャージアッ
プ期間としてV1,V2,V3,V4の電圧値は例えば
図7のように不安定となる。図7によれば、電源回路オ
ン後出力電圧が安定するまでの安定化時間が必要とな
り、初期状態ではV1>V2>V3>V4の関係も成り
立たない。
【0004】図7の場合、21(V1),22(V
2),23(V3),24(V4)の電圧が安定するま
での期間は、110(V/F回路)の能力と321(外
付けコンデンサC)により決まるため、設計段階での設
計値のずれや製造バラツキ、外付けコンデンサCの容量
値、使用環境によってV1,V2,V3,V4の波形は
影響を受け、一定ではない。
2),23(V3),24(V4)の電圧が安定するま
での期間は、110(V/F回路)の能力と321(外
付けコンデンサC)により決まるため、設計段階での設
計値のずれや製造バラツキ、外付けコンデンサCの容量
値、使用環境によってV1,V2,V3,V4の波形は
影響を受け、一定ではない。
【0005】また図1に示す様に、114(液晶表示装
置)は108(電圧セレクト回路)により10(VD
D),21(V1),22(V2),23(V3),2
4(V4),15(V5)の電位を選択することによっ
て表示データの点滅を制御しているため、このチャージ
アップ期間にCPUから表示ONコマンドが実行される
と、液晶表示装置へ供給されるV1,V2,V3,V4
電圧が不安定なことより、出力データが正常に液晶表示
装置上に表示されず、一般的にコンデンサCへチャージ
アップが十分行なわれるまでの期間、液晶表示装置は正
常な画面を表示できないこともある。
置)は108(電圧セレクト回路)により10(VD
D),21(V1),22(V2),23(V3),2
4(V4),15(V5)の電位を選択することによっ
て表示データの点滅を制御しているため、このチャージ
アップ期間にCPUから表示ONコマンドが実行される
と、液晶表示装置へ供給されるV1,V2,V3,V4
電圧が不安定なことより、出力データが正常に液晶表示
装置上に表示されず、一般的にコンデンサCへチャージ
アップが十分行なわれるまでの期間、液晶表示装置は正
常な画面を表示できないこともある。
【0006】従来対策の一例としては、CPU側より転
送するコマンドのタイミングを液晶電源回路ONコマン
ド実行から表示ONコマンド実行までの期間をコンデン
サCのチャージアップ期間よりも若干長く設定し、ソフ
ト的に対応していた。
送するコマンドのタイミングを液晶電源回路ONコマン
ド実行から表示ONコマンド実行までの期間をコンデン
サCのチャージアップ期間よりも若干長く設定し、ソフ
ト的に対応していた。
【0007】
【発明が解決しようとする課題】上記の従来の方法で
は、コンデンサCの値やLCDドライバICの製造バラ
ツキにより、電源ONコマンドと表示ONコマンドの入
力遅延タイミングが変動するため、マージンを持ちなが
ら最短となるようタイミングを個別に設定するか、また
は人が動作遅延の違和感を感じない時間(数百mS程
度)に一律に設定しなければならないため、コマンド遅
延時間の設定に気を使ったり、CPU側から連続してコ
マンドを転送できず無駄な時間を消費する等の問題があ
った。
は、コンデンサCの値やLCDドライバICの製造バラ
ツキにより、電源ONコマンドと表示ONコマンドの入
力遅延タイミングが変動するため、マージンを持ちなが
ら最短となるようタイミングを個別に設定するか、また
は人が動作遅延の違和感を感じない時間(数百mS程
度)に一律に設定しなければならないため、コマンド遅
延時間の設定に気を使ったり、CPU側から連続してコ
マンドを転送できず無駄な時間を消費する等の問題があ
った。
【0008】本発明の目的は、コンデンサCの値や製造
バラツキに対してチャージアップする期間を気にせず、
CPU側から連続してコマンドを転送でき、かつ液晶電
源回路ON直後の液晶表示装置の表示誤動作を解消する
液晶電源回路内蔵LCDドライバICの表示制御回路を
提供することにある。
バラツキに対してチャージアップする期間を気にせず、
CPU側から連続してコマンドを転送でき、かつ液晶電
源回路ON直後の液晶表示装置の表示誤動作を解消する
液晶電源回路内蔵LCDドライバICの表示制御回路を
提供することにある。
【0009】
【課題を解決するための手段】液晶表示装置を表示する
ための表示制御回路において、前記液晶表示装置に複数
の電位を供給する電源電圧発生回路を有し、前記複数の
電位を検出する検出回路と、前記検出回路の出力と前記
液晶表示装置にデータを表示するのを許可する表示許可
信号との論理をとる論理回路とを備え、前記論理回路の
出力により前記液晶表示装置への電位の供給が制御され
ることを特徴とする。
ための表示制御回路において、前記液晶表示装置に複数
の電位を供給する電源電圧発生回路を有し、前記複数の
電位を検出する検出回路と、前記検出回路の出力と前記
液晶表示装置にデータを表示するのを許可する表示許可
信号との論理をとる論理回路とを備え、前記論理回路の
出力により前記液晶表示装置への電位の供給が制御され
ることを特徴とする。
【0010】さらに検出回路は、基準電圧と前記複数の
電位とを比較する比較回路を有することを特徴とする。
電位とを比較する比較回路を有することを特徴とする。
【0011】あるいは検出回路は、前記複数の電位相互
の電位を比較する比較回路を有することを特徴とする。
の電位を比較する比較回路を有することを特徴とする。
【0012】
【実施例】以下、本発明のLCDドライバICの表示制
御回路の実施例について図面に基づき説明する。
御回路の実施例について図面に基づき説明する。
【0013】図1は本発明のLCDドライバICの表示
制御回路の一実施例である。外部電源、またはIC内部
で昇圧回路および電圧調整回路等により発生した液晶電
源電圧15(V5)と、10(グランドレベルVDD)
を301,302(抵抗素子R,R’)により分圧し、
液晶表示装置の特性に合った11(V1),12(V
2),13(V3),14(V4)の電圧値を生成す
る。ここで、前記抵抗素子R,R’はポリシリコンやト
ランジスタのオン抵抗を利用してもよく、各抵抗値の整
合がとれることが表示レベルの安定化となる。前記抵抗
素子R,R’により分圧したV1,V2,V3,V4電
位を基準電圧として各々に110(V/F回路)を設け
る。前記V/F回路は、数10kHz程度の表示用クロ
ックを用いているため応答時間は早くある必要はない
が、液晶表示装置を表示するため許容電流は大きい方が
表示面積の大きな液晶表示装置には有利であり、電流供
給能力が高ければ321(外付けコンデンサC)の容量
値は小さくてすむため、液晶電源回路ON時のコンデン
サCのチャージアップ期間は短くて済む。ただし、消費
電流の増大となるため個々のLCDドライバICのター
ゲットに対しサイズを設計する必要がある。
制御回路の一実施例である。外部電源、またはIC内部
で昇圧回路および電圧調整回路等により発生した液晶電
源電圧15(V5)と、10(グランドレベルVDD)
を301,302(抵抗素子R,R’)により分圧し、
液晶表示装置の特性に合った11(V1),12(V
2),13(V3),14(V4)の電圧値を生成す
る。ここで、前記抵抗素子R,R’はポリシリコンやト
ランジスタのオン抵抗を利用してもよく、各抵抗値の整
合がとれることが表示レベルの安定化となる。前記抵抗
素子R,R’により分圧したV1,V2,V3,V4電
位を基準電圧として各々に110(V/F回路)を設け
る。前記V/F回路は、数10kHz程度の表示用クロ
ックを用いているため応答時間は早くある必要はない
が、液晶表示装置を表示するため許容電流は大きい方が
表示面積の大きな液晶表示装置には有利であり、電流供
給能力が高ければ321(外付けコンデンサC)の容量
値は小さくてすむため、液晶電源回路ON時のコンデン
サCのチャージアップ期間は短くて済む。ただし、消費
電流の増大となるため個々のLCDドライバICのター
ゲットに対しサイズを設計する必要がある。
【0014】前記110(V/F回路)の各出力の一つ
は108(電圧セレクト回路)へ、一つは103(コン
パレータ回路)へ、もう一つは209(外部出力端子)
へ各々接続する。
は108(電圧セレクト回路)へ、一つは103(コン
パレータ回路)へ、もう一つは209(外部出力端子)
へ各々接続する。
【0015】209(外部出力端子)へは、321(外
付けコンデンサC)を接続する。前記321(外付けコ
ンデンサC)の目的は、液晶表示装置の電力が前記11
0(V/F回路)の能力を越えた場合に電力を補うため
に設けるものであり、容量値は液晶表示装置の容量によ
り個々に設定される。中小容量の液晶表示装置の場合、
C=0.01〜10μF程度を選択する。
付けコンデンサC)を接続する。前記321(外付けコ
ンデンサC)の目的は、液晶表示装置の電力が前記11
0(V/F回路)の能力を越えた場合に電力を補うため
に設けるものであり、容量値は液晶表示装置の容量によ
り個々に設定される。中小容量の液晶表示装置の場合、
C=0.01〜10μF程度を選択する。
【0016】前記103(コンパレータ回路)は、図2
にコンパレート回路の第一の実施例を示す。図2におい
て、前記10(VDD)と15(V5)間に抵抗素子3
11(r1),312(r2),313(r3),31
4(r4),315(r5)を設け分圧し、31(V
1’),32(V2’),33(V3’),34(V
4’)の各電圧値を得る。ここで、抵抗素子r1,r
2,r3,r4,r5は、前記抵抗素子R,R’と整合
をとるために抵抗素子R,R’と同一構造の抵抗素子と
する。
にコンパレート回路の第一の実施例を示す。図2におい
て、前記10(VDD)と15(V5)間に抵抗素子3
11(r1),312(r2),313(r3),31
4(r4),315(r5)を設け分圧し、31(V
1’),32(V2’),33(V3’),34(V
4’)の各電圧値を得る。ここで、抵抗素子r1,r
2,r3,r4,r5は、前記抵抗素子R,R’と整合
をとるために抵抗素子R,R’と同一構造の抵抗素子と
する。
【0017】前記V1’,V2’,V3’,V4’電位
は各々前記21(V1),22(V2),23(V
3),24(V4)電位とコンパレートするため、各々
にコンパレート回路を設け、V1とV1’,V2とV
2’,V3とV3’,V4とV4’を比較し、(V1>
V1’)*(V2>V2’)*(V3>V3’)*(V
4>V4’)となったとき論理が真となるよう、各コン
パレート回路の出力を112(4入力AND回路)の各
入力端子へ接続する。
は各々前記21(V1),22(V2),23(V
3),24(V4)電位とコンパレートするため、各々
にコンパレート回路を設け、V1とV1’,V2とV
2’,V3とV3’,V4とV4’を比較し、(V1>
V1’)*(V2>V2’)*(V3>V3’)*(V
4>V4’)となったとき論理が真となるよう、各コン
パレート回路の出力を112(4入力AND回路)の各
入力端子へ接続する。
【0018】ここで、前記各抵抗素子の抵抗値は、製造
バラツキに影響されずV1≧V1’,V2≧V2’,V
3≧V3’,V4≧V4’の関係が保てるよう設定する
必要がある。例えば図1においてR=R’とした場合、
r1<R,r2=r3=r4=R,r5>R,r1+r
5=2・Rと設定すればよい。
バラツキに影響されずV1≧V1’,V2≧V2’,V
3≧V3’,V4≧V4’の関係が保てるよう設定する
必要がある。例えば図1においてR=R’とした場合、
r1<R,r2=r3=r4=R,r5>R,r1+r
5=2・Rと設定すればよい。
【0019】r1とRの抵抗値の差は製造バラツキを考
慮したものであるが、同一チップ上に同一構造で形成す
る抵抗素子であれば、各抵抗値の整合はとりやすく、必
要以上にr1とRの差を持たせる必要はない。
慮したものであるが、同一チップ上に同一構造で形成す
る抵抗素子であれば、各抵抗値の整合はとりやすく、必
要以上にr1とRの差を持たせる必要はない。
【0020】r1<Rの抵抗値の差によるV1,V2,
V3,V4のコンパレート回路による判定レベルへの影
響を考えた場合、V1,V2,V3,V4の各電圧値は
100%立ち上がる必要はなく、V1,V2,V3,V
4電位の順位がほぼ保たれていれば液晶表示装置は誤動
作表示は起こさないため、V1,V2,V3,V4の電
位は最終値の90%程度で十分である。よって、r1=
0.9・R程度に設定できる。
V3,V4のコンパレート回路による判定レベルへの影
響を考えた場合、V1,V2,V3,V4の各電圧値は
100%立ち上がる必要はなく、V1,V2,V3,V
4電位の順位がほぼ保たれていれば液晶表示装置は誤動
作表示は起こさないため、V1,V2,V3,V4の電
位は最終値の90%程度で十分である。よって、r1=
0.9・R程度に設定できる。
【0021】次に、図1において104(CPU)より
201(外部データバス)を介して転送された表示ON
コマンドは105(CPUインタフェース)を介し、内
部データバスを介して106(デコーダ)により203
(表示ONコマンド信号)を発生する。該203(表示
ONコマンド信号)と、前記103(コンパレート回
路)により生成された出力204とを、107(2入力
AND回路)により論理積をとる。液晶電源回路ONコ
マンド実施後、21(V1),22(V2),23(V
3),24(V4)電位レベルが103(コンパレート
回路)により真となったとき、203(表示ONコマン
ド信号)との論理積により、107(AND回路)より
205(表示ON信号レベル)が108(電圧セレクト
回路)に送られる。
201(外部データバス)を介して転送された表示ON
コマンドは105(CPUインタフェース)を介し、内
部データバスを介して106(デコーダ)により203
(表示ONコマンド信号)を発生する。該203(表示
ONコマンド信号)と、前記103(コンパレート回
路)により生成された出力204とを、107(2入力
AND回路)により論理積をとる。液晶電源回路ONコ
マンド実施後、21(V1),22(V2),23(V
3),24(V4)電位レベルが103(コンパレート
回路)により真となったとき、203(表示ONコマン
ド信号)との論理積により、107(AND回路)より
205(表示ON信号レベル)が108(電圧セレクト
回路)に送られる。
【0022】前記108(電圧セレクト回路)は、前記
各電圧値10(VDD),21(V1),22(V
2),23(V3),24(V4),15(V5)を2
06(表示クロック信号)に同期して、また表示データ
の有無によって各電圧レベルを109(出力ドライバ回
路)に選択的に供給する。加えて、108(電圧セレク
ト回路)においては、液晶電源ONコマンド実行時に2
05(表示ON信号)が入力されるまでの期間、出力ド
ライバ回路への各供給電位は10(VDD)レベルと
し、液晶表示装置が誤表示しないよう各電位を固定して
いる。205(表示ON信号)が入力されると同時に1
09(出力ドライバ回路)へ所定の電位を供給し、11
4(液晶表示装置)の動作が可能となる。
各電圧値10(VDD),21(V1),22(V
2),23(V3),24(V4),15(V5)を2
06(表示クロック信号)に同期して、また表示データ
の有無によって各電圧レベルを109(出力ドライバ回
路)に選択的に供給する。加えて、108(電圧セレク
ト回路)においては、液晶電源ONコマンド実行時に2
05(表示ON信号)が入力されるまでの期間、出力ド
ライバ回路への各供給電位は10(VDD)レベルと
し、液晶表示装置が誤表示しないよう各電位を固定して
いる。205(表示ON信号)が入力されると同時に1
09(出力ドライバ回路)へ所定の電位を供給し、11
4(液晶表示装置)の動作が可能となる。
【0023】以上のような第一の実施例では、V1,V
2,V3,V4電位の各々のV/F回路出力部にコンパ
レート回路を設けたが、クリティカルな電位が設計段階
で明確になっていれば、V1,V2,V3,V4電位す
べてにコンパレート回路を設ける必要はなく、クリティ
カルな電位のV/F回路出力に一カ所のみ設けても同様
の効果を得られ、チップサイズの小型化になる。この場
合、コンパレート回路部の抵抗素子r1,r2,r3,
r4,r5は第一の実施例と同一である。
2,V3,V4電位の各々のV/F回路出力部にコンパ
レート回路を設けたが、クリティカルな電位が設計段階
で明確になっていれば、V1,V2,V3,V4電位す
べてにコンパレート回路を設ける必要はなく、クリティ
カルな電位のV/F回路出力に一カ所のみ設けても同様
の効果を得られ、チップサイズの小型化になる。この場
合、コンパレート回路部の抵抗素子r1,r2,r3,
r4,r5は第一の実施例と同一である。
【0024】また、図1におけるコンパレート回路の第
二の実施例として図4を示す。
二の実施例として図4を示す。
【0025】コンパレート回路の第一の実施例では、V
1,V2,V3,V4が各々設定の電圧まで達すること
に着眼点を置いて回路を構成したが、図4に示す第二の
実施例においては、液晶電源回路により発生した各電位
V1,V2,V3,V4間で比較し、V1>V2>V3
>V4の関係が成り立つ場合に表示可能状態としてい
る。
1,V2,V3,V4が各々設定の電圧まで達すること
に着眼点を置いて回路を構成したが、図4に示す第二の
実施例においては、液晶電源回路により発生した各電位
V1,V2,V3,V4間で比較し、V1>V2>V3
>V4の関係が成り立つ場合に表示可能状態としてい
る。
【0026】図4にコンパレート回路の第二の実施例を
示す。図4において、1つの111(コンパレート回
路)には基準電位を21(V1)、入力電位を22(V
2)とし、V2>V1の関係が成り立つ場合Hレベルを
出力、1つのコンパレート回路には基準電位を22(V
2)、入力電位を23(V3)とし、V3>V2の場合
Hレベルを出力、1つのコンパレート回路には基準電位
を23(V3)、入力電位を24(V4)とし、V4>
V3の場合Hレベルを出力させ、(V1>V2)*(V
2>V3)*(V3>V4)となったとき論理が真とな
るよう、各コンパレート回路の出力を113(3入力A
ND回路)の各入力端子へ接続する。
示す。図4において、1つの111(コンパレート回
路)には基準電位を21(V1)、入力電位を22(V
2)とし、V2>V1の関係が成り立つ場合Hレベルを
出力、1つのコンパレート回路には基準電位を22(V
2)、入力電位を23(V3)とし、V3>V2の場合
Hレベルを出力、1つのコンパレート回路には基準電位
を23(V3)、入力電位を24(V4)とし、V4>
V3の場合Hレベルを出力させ、(V1>V2)*(V
2>V3)*(V3>V4)となったとき論理が真とな
るよう、各コンパレート回路の出力を113(3入力A
ND回路)の各入力端子へ接続する。
【0027】103(コンパレート回路ブロック)以外
の接続・動作は、コンパレート回路の第一の実施例と同
一である。
の接続・動作は、コンパレート回路の第一の実施例と同
一である。
【0028】コンパレート回路の第二の実施例では、V
1>V2>V3>V4の関係が成り立つ場合、表示誤動
作は起きにくいことに、着眼点を置き回路を構成してい
る。
1>V2>V3>V4の関係が成り立つ場合、表示誤動
作は起きにくいことに、着眼点を置き回路を構成してい
る。
【0029】この場合、各V/F出力電圧が設定電圧V
1,V2,V3,V4に達しない状態で表示可能状態と
なるが、実際には表示誤動作には至らないため問題とは
ならない。
1,V2,V3,V4に達しない状態で表示可能状態と
なるが、実際には表示誤動作には至らないため問題とは
ならない。
【0030】
【発明の効果】以上説明したようにこの発明によれば、
液晶駆動のための複数の電位間に接続されたコンデンサ
Cの容量値によらず、表示ONコマンド実行後最短時間
で液晶表示装置が表示可能状態となる。また、同一チッ
プ上でコンパレート回路を形成するため、製造バラツキ
や環境の変化にもにほとんど影響を受けず確実に動作
し、表示誤動作を解消できる。
液晶駆動のための複数の電位間に接続されたコンデンサ
Cの容量値によらず、表示ONコマンド実行後最短時間
で液晶表示装置が表示可能状態となる。また、同一チッ
プ上でコンパレート回路を形成するため、製造バラツキ
や環境の変化にもにほとんど影響を受けず確実に動作
し、表示誤動作を解消できる。
【0031】CPUとのインタフェースにおいては、C
PU側でのコマンド出力待ち状態による無駄な時間をな
くし、連続してコマンドを転送できる効果を有する。
PU側でのコマンド出力待ち状態による無駄な時間をな
くし、連続してコマンドを転送できる効果を有する。
【図1】本発明の一実施例であるLCDドライバICの
液晶電源回路と表示制御回路の回路図。
液晶電源回路と表示制御回路の回路図。
【図2】コンパレート回路の第一の実施例を示す回路
図。
図。
【図3】コンパレート回路の第一の実施例での液晶電源
回路オン後のV1,V2,V3,V4電位推移図。
回路オン後のV1,V2,V3,V4電位推移図。
【図4】コンパレート回路の第二の実施例を示す回路
図。
図。
【図5】コンパレート回路の第二の実施例での液晶電源
回路オン後のV1,V2,V3,V4電位推移図。
回路オン後のV1,V2,V3,V4電位推移図。
【図6】従来の液晶電源回路の回路図。
【図7】液晶電源回路オン後のV1,V2,V3,V4
電位推移図。
電位推移図。
10はVDD(グランド)、11は分圧電位V1、12
は分圧電位V2、13は分圧電位V3、14は分圧電位
V4、15はV5(液晶電源電圧)、21はV/F回路
出力電位V1、22はV/F回路出力電位V2、23は
V/F回路出力電位V3、24はV/F回路出力電位V
4、31はコンパレータ基準電位V1、32はコンパレ
ータ基準電位V2、33はコンパレータ基準電位V3、
34はコンパレータ基準電位V4、101は分圧回路、
102はV/F回路ブロック、103はコンパレート回
路ブロック、104はCPU、105はCPUインタフ
ェース、106はコマンドデコーダ、107は2入力A
ND、108は電圧セレクト回路ブロック、109は出
力ドライバ回路ブロック、110はV/F回路、111
はコンパレート回路、112は4入力AND、113は
3入力AND、114は液晶表示装置、115は基準電
圧回路、201は外部データバス、202は内部データ
バス、203は表示ONコマンド信号、204はコンパ
レート回路出力信号、205は表示ON/OFF信号、
206は表示タイミング用クロック信号、207は出力
ドライバ供給電位、208は液晶表示駆動電圧、209
は外部出力端子、301は分割抵抗R、302は分割抵
抗R’、311は分割抵抗r1、312は分割抵抗r
2、313は分割抵抗r3、314は分割抵抗r4、3
15は分割抵抗r5、321は外付けコンデンサC。
は分圧電位V2、13は分圧電位V3、14は分圧電位
V4、15はV5(液晶電源電圧)、21はV/F回路
出力電位V1、22はV/F回路出力電位V2、23は
V/F回路出力電位V3、24はV/F回路出力電位V
4、31はコンパレータ基準電位V1、32はコンパレ
ータ基準電位V2、33はコンパレータ基準電位V3、
34はコンパレータ基準電位V4、101は分圧回路、
102はV/F回路ブロック、103はコンパレート回
路ブロック、104はCPU、105はCPUインタフ
ェース、106はコマンドデコーダ、107は2入力A
ND、108は電圧セレクト回路ブロック、109は出
力ドライバ回路ブロック、110はV/F回路、111
はコンパレート回路、112は4入力AND、113は
3入力AND、114は液晶表示装置、115は基準電
圧回路、201は外部データバス、202は内部データ
バス、203は表示ONコマンド信号、204はコンパ
レート回路出力信号、205は表示ON/OFF信号、
206は表示タイミング用クロック信号、207は出力
ドライバ供給電位、208は液晶表示駆動電圧、209
は外部出力端子、301は分割抵抗R、302は分割抵
抗R’、311は分割抵抗r1、312は分割抵抗r
2、313は分割抵抗r3、314は分割抵抗r4、3
15は分割抵抗r5、321は外付けコンデンサC。
Claims (3)
- 【請求項1】液晶表示装置を表示するための表示制御回
路において、前記液晶表示装置に複数の電位を供給する
電源電圧発生回路を有し、 前記複数の電位を検出する検出回路と、前記検出回路の
出力と前記液晶表示装置にデータを表示するのを許可す
る表示許可信号との論理をとる論理回路とを備え、前記
論理回路の出力により前記液晶表示装置への電位の供給
が制御されることを特徴とする表示制御回路。 - 【請求項2】前記検出回路は、基準電圧と前記複数の電
位とを比較する比較回路を有することを特徴とする請求
項1記載の表示制御回路。 - 【請求項3】前記検出回路は、前記複数の電位相互の電
位を比較する比較回路を有することを特徴とする請求項
1記載の表示制御回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7425795A JPH08272337A (ja) | 1995-03-30 | 1995-03-30 | 表示制御回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7425795A JPH08272337A (ja) | 1995-03-30 | 1995-03-30 | 表示制御回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08272337A true JPH08272337A (ja) | 1996-10-18 |
Family
ID=13541923
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7425795A Pending JPH08272337A (ja) | 1995-03-30 | 1995-03-30 | 表示制御回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08272337A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001166726A (ja) * | 1999-12-10 | 2001-06-22 | Sharp Corp | 表示装置および該表示装置に用いられるドライバ |
JP2002032053A (ja) * | 2000-07-18 | 2002-01-31 | Fujitsu Ltd | データドライバ及びそれを用いた表示装置 |
WO2004047068A1 (ja) * | 2002-11-21 | 2004-06-03 | Toshiba Matsushita Display Technology Co., Ltd. | 電圧生成回路 |
KR100480621B1 (ko) * | 2002-10-04 | 2005-03-31 | 삼성전자주식회사 | Stn lcd 드라이버에 소요되는 구동전압 안정화용커패시터의 개수를 줄이는 회로 및 방법 |
-
1995
- 1995-03-30 JP JP7425795A patent/JPH08272337A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001166726A (ja) * | 1999-12-10 | 2001-06-22 | Sharp Corp | 表示装置および該表示装置に用いられるドライバ |
JP2002032053A (ja) * | 2000-07-18 | 2002-01-31 | Fujitsu Ltd | データドライバ及びそれを用いた表示装置 |
KR100480621B1 (ko) * | 2002-10-04 | 2005-03-31 | 삼성전자주식회사 | Stn lcd 드라이버에 소요되는 구동전압 안정화용커패시터의 개수를 줄이는 회로 및 방법 |
WO2004047068A1 (ja) * | 2002-11-21 | 2004-06-03 | Toshiba Matsushita Display Technology Co., Ltd. | 電圧生成回路 |
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