JPH08272337A - 表示制御回路 - Google Patents

Abstract

(57)【要約】 【構成】液晶電源回路を内蔵したＬＣＤドライバＩＣの
表示制御回路において、液晶駆動電圧１５とグランド電
圧１０を複数の電位１１〜１４に分圧する。各分割電圧
はＶ／Ｆ回路１１０に接続され、その出力はコンパレー
タ回路１０３に送られ、１０３の出力信号２０４とＣＰ
Ｕから送られた表示ＯＮコマンド信号の論理積がとられ
る。電圧セレクト回路１０８は、液晶電源ＯＮコマンド
実行時に表示ＯＮ信号２０５が入力されるまでの間、出
力ドライバ回路への各供給電位をグランドレベルに固定
し、表示ＯＮ信号２０５が入力されると同時に出力ドラ
イバ回路１０９へ所定の電位を供給し液晶表示装置１１
４の動作制御を行う。 【効果】内蔵電源回路の能力による表示限界を補うため
のコンデンサのチャージアップ期間を気にせず、ＣＰＵ
側から連続してコマンドを転送でき、かつ液晶電源回路
ＯＮ直後の表示誤動作が解消できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、液晶電源回路を内蔵
したＬＣＤドライバＩＣの表示制御回路に関する。

【０００２】

【従来の技術】近年の傾向としてＬＣＤドライバＩＣ
は、高付加価値化のため、ＣＲ発振回路、表示用ＲＡ
Ｍ、液晶電源回路といった周辺回路を内蔵するものが設
計されている。液晶電源回路については、従来は外部電
源を使用していたため、液晶表示装置に合った電源を選
択できたが、液晶電源回路を内蔵したＬＣＤドライバＩ
Ｃの場合、内蔵する電源回路の能力によって表示能力に
限界があるため、必ずしも液晶表示装置に合った電力を
供給できない可能性がある。これを補うために、通常は
図６に示す従来例のように液晶表示用電位２１（Ｖ
１），２２（Ｖ２），２３（Ｖ３），２４（Ｖ４）と１
０（ＶＤＤグランド）の間に各々３２１（コンデンサ
Ｃ）を接続し、ＬＣＤドライバＩＣに内蔵している液晶
電源回路の能力を越える電力が消費された時にこのチャ
ージアップされたコンデンサＣより各電位を供給するよ
うにしている。

【０００３】液晶電源内蔵のＬＣＤドライバＩＣの場
合、コンデンサＣに対して液晶電源回路をオンすると同
時にチャージアップを開始するため、液晶電源回路をオ
ンしてからある一定時間はコンデンサＣのチャージアッ
プ期間としてＶ１，Ｖ２，Ｖ３，Ｖ４の電圧値は例えば
図７のように不安定となる。図７によれば、電源回路オ
ン後出力電圧が安定するまでの安定化時間が必要とな
り、初期状態ではＶ１＞Ｖ２＞Ｖ３＞Ｖ４の関係も成り
立たない。

【０００４】図７の場合、２１（Ｖ１），２２（Ｖ
２），２３（Ｖ３），２４（Ｖ４）の電圧が安定するま
での期間は、１１０（Ｖ／Ｆ回路）の能力と３２１（外
付けコンデンサＣ）により決まるため、設計段階での設
計値のずれや製造バラツキ、外付けコンデンサＣの容量
値、使用環境によってＶ１，Ｖ２，Ｖ３，Ｖ４の波形は
影響を受け、一定ではない。

【０００５】また図１に示す様に、１１４（液晶表示装
置）は１０８（電圧セレクト回路）により１０（ＶＤ
Ｄ），２１（Ｖ１），２２（Ｖ２），２３（Ｖ３），２
４（Ｖ４），１５（Ｖ５）の電位を選択することによっ
て表示データの点滅を制御しているため、このチャージ
アップ期間にＣＰＵから表示ＯＮコマンドが実行される
と、液晶表示装置へ供給されるＶ１，Ｖ２，Ｖ３，Ｖ４
電圧が不安定なことより、出力データが正常に液晶表示
装置上に表示されず、一般的にコンデンサＣへチャージ
アップが十分行なわれるまでの期間、液晶表示装置は正
常な画面を表示できないこともある。

【０００６】従来対策の一例としては、ＣＰＵ側より転
送するコマンドのタイミングを液晶電源回路ＯＮコマン
ド実行から表示ＯＮコマンド実行までの期間をコンデン
サＣのチャージアップ期間よりも若干長く設定し、ソフ
ト的に対応していた。

【０００７】

【発明が解決しようとする課題】上記の従来の方法で
は、コンデンサＣの値やＬＣＤドライバＩＣの製造バラ
ツキにより、電源ＯＮコマンドと表示ＯＮコマンドの入
力遅延タイミングが変動するため、マージンを持ちなが
ら最短となるようタイミングを個別に設定するか、また
は人が動作遅延の違和感を感じない時間（数百ｍＳ程
度）に一律に設定しなければならないため、コマンド遅
延時間の設定に気を使ったり、ＣＰＵ側から連続してコ
マンドを転送できず無駄な時間を消費する等の問題があ
った。

【０００８】本発明の目的は、コンデンサＣの値や製造
バラツキに対してチャージアップする期間を気にせず、
ＣＰＵ側から連続してコマンドを転送でき、かつ液晶電
源回路ＯＮ直後の液晶表示装置の表示誤動作を解消する
液晶電源回路内蔵ＬＣＤドライバＩＣの表示制御回路を
提供することにある。

【０００９】

【課題を解決するための手段】液晶表示装置を表示する
ための表示制御回路において、前記液晶表示装置に複数
の電位を供給する電源電圧発生回路を有し、前記複数の
電位を検出する検出回路と、前記検出回路の出力と前記
液晶表示装置にデータを表示するのを許可する表示許可
信号との論理をとる論理回路とを備え、前記論理回路の
出力により前記液晶表示装置への電位の供給が制御され
ることを特徴とする。

【００１０】さらに検出回路は、基準電圧と前記複数の
電位とを比較する比較回路を有することを特徴とする。

【００１１】あるいは検出回路は、前記複数の電位相互
の電位を比較する比較回路を有することを特徴とする。

【００１２】

【実施例】以下、本発明のＬＣＤドライバＩＣの表示制
御回路の実施例について図面に基づき説明する。

【００１３】図１は本発明のＬＣＤドライバＩＣの表示
制御回路の一実施例である。外部電源、またはＩＣ内部
で昇圧回路および電圧調整回路等により発生した液晶電
源電圧１５（Ｖ５）と、１０（グランドレベルＶＤＤ）
を３０１，３０２（抵抗素子Ｒ，Ｒ’）により分圧し、
液晶表示装置の特性に合った１１（Ｖ１），１２（Ｖ
２），１３（Ｖ３），１４（Ｖ４）の電圧値を生成す
る。ここで、前記抵抗素子Ｒ，Ｒ’はポリシリコンやト
ランジスタのオン抵抗を利用してもよく、各抵抗値の整
合がとれることが表示レベルの安定化となる。前記抵抗
素子Ｒ，Ｒ’により分圧したＶ１，Ｖ２，Ｖ３，Ｖ４電
位を基準電圧として各々に１１０（Ｖ／Ｆ回路）を設け
る。前記Ｖ／Ｆ回路は、数１０ｋＨｚ程度の表示用クロ
ックを用いているため応答時間は早くある必要はない
が、液晶表示装置を表示するため許容電流は大きい方が
表示面積の大きな液晶表示装置には有利であり、電流供
給能力が高ければ３２１（外付けコンデンサＣ）の容量
値は小さくてすむため、液晶電源回路ＯＮ時のコンデン
サＣのチャージアップ期間は短くて済む。ただし、消費
電流の増大となるため個々のＬＣＤドライバＩＣのター
ゲットに対しサイズを設計する必要がある。

【００１４】前記１１０（Ｖ／Ｆ回路）の各出力の一つ
は１０８（電圧セレクト回路）へ、一つは１０３（コン
パレータ回路）へ、もう一つは２０９（外部出力端子）
へ各々接続する。

【００１５】２０９（外部出力端子）へは、３２１（外
付けコンデンサＣ）を接続する。前記３２１（外付けコ
ンデンサＣ）の目的は、液晶表示装置の電力が前記１１
０（Ｖ／Ｆ回路）の能力を越えた場合に電力を補うため
に設けるものであり、容量値は液晶表示装置の容量によ
り個々に設定される。中小容量の液晶表示装置の場合、
Ｃ＝０．０１〜１０μＦ程度を選択する。

【００１６】前記１０３（コンパレータ回路）は、図２
にコンパレート回路の第一の実施例を示す。図２におい
て、前記１０（ＶＤＤ）と１５（Ｖ５）間に抵抗素子３
１１（ｒ１），３１２（ｒ２），３１３（ｒ３），３１
４（ｒ４），３１５（ｒ５）を設け分圧し、３１（Ｖ
１’），３２（Ｖ２’），３３（Ｖ３’），３４（Ｖ
４’）の各電圧値を得る。ここで、抵抗素子ｒ１，ｒ
２，ｒ３，ｒ４，ｒ５は、前記抵抗素子Ｒ，Ｒ’と整合
をとるために抵抗素子Ｒ，Ｒ’と同一構造の抵抗素子と
する。

【００１７】前記Ｖ１’，Ｖ２’，Ｖ３’，Ｖ４’電位
は各々前記２１（Ｖ１），２２（Ｖ２），２３（Ｖ
３），２４（Ｖ４）電位とコンパレートするため、各々
にコンパレート回路を設け、Ｖ１とＶ１’，Ｖ２とＶ
２’，Ｖ３とＶ３’，Ｖ４とＶ４’を比較し、（Ｖ１＞
Ｖ１’）＊（Ｖ２＞Ｖ２’）＊（Ｖ３＞Ｖ３’）＊（Ｖ
４＞Ｖ４’）となったとき論理が真となるよう、各コン
パレート回路の出力を１１２（４入力ＡＮＤ回路）の各
入力端子へ接続する。

【００１８】ここで、前記各抵抗素子の抵抗値は、製造
バラツキに影響されずＶ１≧Ｖ１’，Ｖ２≧Ｖ２’，Ｖ
３≧Ｖ３’，Ｖ４≧Ｖ４’の関係が保てるよう設定する
必要がある。例えば図１においてＲ＝Ｒ’とした場合、
ｒ１＜Ｒ，ｒ２＝ｒ３＝ｒ４＝Ｒ，ｒ５＞Ｒ，ｒ１＋ｒ
５＝２・Ｒと設定すればよい。

【００１９】ｒ１とＲの抵抗値の差は製造バラツキを考
慮したものであるが、同一チップ上に同一構造で形成す
る抵抗素子であれば、各抵抗値の整合はとりやすく、必
要以上にｒ１とＲの差を持たせる必要はない。

【００２０】ｒ１＜Ｒの抵抗値の差によるＶ１，Ｖ２，
Ｖ３，Ｖ４のコンパレート回路による判定レベルへの影
響を考えた場合、Ｖ１，Ｖ２，Ｖ３，Ｖ４の各電圧値は
１００％立ち上がる必要はなく、Ｖ１，Ｖ２，Ｖ３，Ｖ
４電位の順位がほぼ保たれていれば液晶表示装置は誤動
作表示は起こさないため、Ｖ１，Ｖ２，Ｖ３，Ｖ４の電
位は最終値の９０％程度で十分である。よって、ｒ１＝
０．９・Ｒ程度に設定できる。

【００２１】次に、図１において１０４（ＣＰＵ）より
２０１（外部データバス）を介して転送された表示ＯＮ
コマンドは１０５（ＣＰＵインタフェース）を介し、内
部データバスを介して１０６（デコーダ）により２０３
（表示ＯＮコマンド信号）を発生する。該２０３（表示
ＯＮコマンド信号）と、前記１０３（コンパレート回
路）により生成された出力２０４とを、１０７（２入力
ＡＮＤ回路）により論理積をとる。液晶電源回路ＯＮコ
マンド実施後、２１（Ｖ１），２２（Ｖ２），２３（Ｖ
３），２４（Ｖ４）電位レベルが１０３（コンパレート
回路）により真となったとき、２０３（表示ＯＮコマン
ド信号）との論理積により、１０７（ＡＮＤ回路）より
２０５（表示ＯＮ信号レベル）が１０８（電圧セレクト
回路）に送られる。

【００２２】前記１０８（電圧セレクト回路）は、前記
各電圧値１０（ＶＤＤ），２１（Ｖ１），２２（Ｖ
２），２３（Ｖ３），２４（Ｖ４），１５（Ｖ５）を２
０６（表示クロック信号）に同期して、また表示データ
の有無によって各電圧レベルを１０９（出力ドライバ回
路）に選択的に供給する。加えて、１０８（電圧セレク
ト回路）においては、液晶電源ＯＮコマンド実行時に２
０５（表示ＯＮ信号）が入力されるまでの期間、出力ド
ライバ回路への各供給電位は１０（ＶＤＤ）レベルと
し、液晶表示装置が誤表示しないよう各電位を固定して
いる。２０５（表示ＯＮ信号）が入力されると同時に１
０９（出力ドライバ回路）へ所定の電位を供給し、１１
４（液晶表示装置）の動作が可能となる。

【００２３】以上のような第一の実施例では、Ｖ１，Ｖ
２，Ｖ３，Ｖ４電位の各々のＶ／Ｆ回路出力部にコンパ
レート回路を設けたが、クリティカルな電位が設計段階
で明確になっていれば、Ｖ１，Ｖ２，Ｖ３，Ｖ４電位す
べてにコンパレート回路を設ける必要はなく、クリティ
カルな電位のＶ／Ｆ回路出力に一カ所のみ設けても同様
の効果を得られ、チップサイズの小型化になる。この場
合、コンパレート回路部の抵抗素子ｒ１，ｒ２，ｒ３，
ｒ４，ｒ５は第一の実施例と同一である。

【００２４】また、図１におけるコンパレート回路の第
二の実施例として図４を示す。

【００２５】コンパレート回路の第一の実施例では、Ｖ
１，Ｖ２，Ｖ３，Ｖ４が各々設定の電圧まで達すること
に着眼点を置いて回路を構成したが、図４に示す第二の
実施例においては、液晶電源回路により発生した各電位
Ｖ１，Ｖ２，Ｖ３，Ｖ４間で比較し、Ｖ１＞Ｖ２＞Ｖ３
＞Ｖ４の関係が成り立つ場合に表示可能状態としてい
る。

【００２６】図４にコンパレート回路の第二の実施例を
示す。図４において、１つの１１１（コンパレート回
路）には基準電位を２１（Ｖ１）、入力電位を２２（Ｖ
２）とし、Ｖ２＞Ｖ１の関係が成り立つ場合Ｈレベルを
出力、１つのコンパレート回路には基準電位を２２（Ｖ
２）、入力電位を２３（Ｖ３）とし、Ｖ３＞Ｖ２の場合
Ｈレベルを出力、１つのコンパレート回路には基準電位
を２３（Ｖ３）、入力電位を２４（Ｖ４）とし、Ｖ４＞
Ｖ３の場合Ｈレベルを出力させ、（Ｖ１＞Ｖ２）＊（Ｖ
２＞Ｖ３）＊（Ｖ３＞Ｖ４）となったとき論理が真とな
るよう、各コンパレート回路の出力を１１３（３入力Ａ
ＮＤ回路）の各入力端子へ接続する。

【００２７】１０３（コンパレート回路ブロック）以外
の接続・動作は、コンパレート回路の第一の実施例と同
一である。

【００２８】コンパレート回路の第二の実施例では、Ｖ
１＞Ｖ２＞Ｖ３＞Ｖ４の関係が成り立つ場合、表示誤動
作は起きにくいことに、着眼点を置き回路を構成してい
る。

【００２９】この場合、各Ｖ／Ｆ出力電圧が設定電圧Ｖ
１，Ｖ２，Ｖ３，Ｖ４に達しない状態で表示可能状態と
なるが、実際には表示誤動作には至らないため問題とは
ならない。

【００３０】

【発明の効果】以上説明したようにこの発明によれば、
液晶駆動のための複数の電位間に接続されたコンデンサ
Ｃの容量値によらず、表示ＯＮコマンド実行後最短時間
で液晶表示装置が表示可能状態となる。また、同一チッ
プ上でコンパレート回路を形成するため、製造バラツキ
や環境の変化にもにほとんど影響を受けず確実に動作
し、表示誤動作を解消できる。

【００３１】ＣＰＵとのインタフェースにおいては、Ｃ
ＰＵ側でのコマンド出力待ち状態による無駄な時間をな
くし、連続してコマンドを転送できる効果を有する。

【図面の簡単な説明】

【図１】本発明の一実施例であるＬＣＤドライバＩＣの
液晶電源回路と表示制御回路の回路図。

【図２】コンパレート回路の第一の実施例を示す回路
図。

【図３】コンパレート回路の第一の実施例での液晶電源
回路オン後のＶ１，Ｖ２，Ｖ３，Ｖ４電位推移図。

【図４】コンパレート回路の第二の実施例を示す回路
図。

【図５】コンパレート回路の第二の実施例での液晶電源
回路オン後のＶ１，Ｖ２，Ｖ３，Ｖ４電位推移図。

【図６】従来の液晶電源回路の回路図。

【図７】液晶電源回路オン後のＶ１，Ｖ２，Ｖ３，Ｖ４
電位推移図。

【符号の説明】

１０はＶＤＤ（グランド）、１１は分圧電位Ｖ１、１２
は分圧電位Ｖ２、１３は分圧電位Ｖ３、１４は分圧電位
Ｖ４、１５はＶ５（液晶電源電圧）、２１はＶ／Ｆ回路
出力電位Ｖ１、２２はＶ／Ｆ回路出力電位Ｖ２、２３は
Ｖ／Ｆ回路出力電位Ｖ３、２４はＶ／Ｆ回路出力電位Ｖ
４、３１はコンパレータ基準電位Ｖ１、３２はコンパレ
ータ基準電位Ｖ２、３３はコンパレータ基準電位Ｖ３、
３４はコンパレータ基準電位Ｖ４、１０１は分圧回路、
１０２はＶ／Ｆ回路ブロック、１０３はコンパレート回
路ブロック、１０４はＣＰＵ、１０５はＣＰＵインタフ
ェース、１０６はコマンドデコーダ、１０７は２入力Ａ
ＮＤ、１０８は電圧セレクト回路ブロック、１０９は出
力ドライバ回路ブロック、１１０はＶ／Ｆ回路、１１１
はコンパレート回路、１１２は４入力ＡＮＤ、１１３は
３入力ＡＮＤ、１１４は液晶表示装置、１１５は基準電
圧回路、２０１は外部データバス、２０２は内部データ
バス、２０３は表示ＯＮコマンド信号、２０４はコンパ
レート回路出力信号、２０５は表示ＯＮ／ＯＦＦ信号、
２０６は表示タイミング用クロック信号、２０７は出力
ドライバ供給電位、２０８は液晶表示駆動電圧、２０９
は外部出力端子、３０１は分割抵抗Ｒ、３０２は分割抵
抗Ｒ’、３１１は分割抵抗ｒ１、３１２は分割抵抗ｒ
２、３１３は分割抵抗ｒ３、３１４は分割抵抗ｒ４、３
１５は分割抵抗ｒ５、３２１は外付けコンデンサＣ。

Claims (3)

【特許請求の範囲】
1. 【請求項１】液晶表示装置を表示するための表示制御回
   路において、前記液晶表示装置に複数の電位を供給する
   電源電圧発生回路を有し、 前記複数の電位を検出する検出回路と、前記検出回路の
   出力と前記液晶表示装置にデータを表示するのを許可す
   る表示許可信号との論理をとる論理回路とを備え、前記
   論理回路の出力により前記液晶表示装置への電位の供給
   が制御されることを特徴とする表示制御回路。
2. 【請求項２】前記検出回路は、基準電圧と前記複数の電
   位とを比較する比較回路を有することを特徴とする請求
   項１記載の表示制御回路。
3. 【請求項３】前記検出回路は、前記複数の電位相互の電
   位を比較する比較回路を有することを特徴とする請求項
   １記載の表示制御回路。