JPH08265349A - ディジタル情報処理装置 - Google Patents
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- JPH08265349A JPH08265349A JP7067821A JP6782195A JPH08265349A JP H08265349 A JPH08265349 A JP H08265349A JP 7067821 A JP7067821 A JP 7067821A JP 6782195 A JP6782195 A JP 6782195A JP H08265349 A JPH08265349 A JP H08265349A
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- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
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Abstract
(57)【要約】 （修正有）
【目的】 装置のコスト面及び規模拡張性に優れ且つボ
ード設計が容易となるバス構造を持つディジタル情報処
理装置を提供する。 【構成】 データ送信機能を備えるデータ送出ＬＳＩ１
と、データ送出ＬＳＩが出力する同一データを入力する
機能を備える複数個のデータ入力ＬＳＩ２，３、とを備
えたディジタル情報処理装置において、各データ入力Ｌ
ＳＩは、データ入力用バッファ２ａ，２ｅ，３ａ，３ｅ
と、データ入力用バッファの出力側に接続されたデータ
出力用バッファ２ｂ，２ｆ，３ｂ，３ｆとをそれぞれ備
え、各データ入力用バッファの入力側を前段のデータ出
力用バッファの出力側に接続すると共に、各データ出力
用バッファの出力側を次段のデータ入力用バッファの入
力側に接続して、データ送出ＬＳＩが送出する同一デー
タを各データ入力ＬＳＩに順次入力する機能を持つデー
タ伝送路を形成したものである。
ード設計が容易となるバス構造を持つディジタル情報処
理装置を提供する。 【構成】 データ送信機能を備えるデータ送出ＬＳＩ１
と、データ送出ＬＳＩが出力する同一データを入力する
機能を備える複数個のデータ入力ＬＳＩ２，３、とを備
えたディジタル情報処理装置において、各データ入力Ｌ
ＳＩは、データ入力用バッファ２ａ，２ｅ，３ａ，３ｅ
と、データ入力用バッファの出力側に接続されたデータ
出力用バッファ２ｂ，２ｆ，３ｂ，３ｆとをそれぞれ備
え、各データ入力用バッファの入力側を前段のデータ出
力用バッファの出力側に接続すると共に、各データ出力
用バッファの出力側を次段のデータ入力用バッファの入
力側に接続して、データ送出ＬＳＩが送出する同一デー
タを各データ入力ＬＳＩに順次入力する機能を持つデー
タ伝送路を形成したものである。
Description
【０００１】
【産業上の利用分野】本発明は、バス接続構造を持つＡ
ＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ ｔｒａｎｓｆｅｒ
ｍｏｄｅ）セル処理装置等のディジタル情報処理装置に
関し、特にバス構造の伝送路を有するディジタル情報処
理装置に関する。
ＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ ｔｒａｎｓｆｅｒ
ｍｏｄｅ）セル処理装置等のディジタル情報処理装置に
関し、特にバス構造の伝送路を有するディジタル情報処
理装置に関する。
【０００２】
【従来の技術】一般的に、ＥＣＬやＬＶＤＳ（Ｌｏｗ
Ｖｏｌｔａｇｅ Ｄｉｆｆｒｅｎｔｉａｌ Ｓｉｇｎａ
ｌｓ）等の高速インターフェースは、インピーダンス整
合化が困難なポイントｔｏマルチ・ポイント（バス接続
構造）のデータ転送用としてはあまり使用されず、イン
ピーダンス整合化が容易なポイントｔｏポイントのデー
タ転送用として多用されている。
Ｖｏｌｔａｇｅ Ｄｉｆｆｒｅｎｔｉａｌ Ｓｉｇｎａ
ｌｓ）等の高速インターフェースは、インピーダンス整
合化が困難なポイントｔｏマルチ・ポイント（バス接続
構造）のデータ転送用としてはあまり使用されず、イン
ピーダンス整合化が容易なポイントｔｏポイントのデー
タ転送用として多用されている。
【０００３】また、従来では、ポイントｔｏマルチ・ポ
イントのインターフェースを、上記の長所を有するポイ
ントｔｏポイントのインターフェースで代替することも
行われており、以下この技術について図３を用いて説明
する。
イントのインターフェースを、上記の長所を有するポイ
ントｔｏポイントのインターフェースで代替することも
行われており、以下この技術について図３を用いて説明
する。
【０００４】図３（ａ），（ｂ）は、従来のＡＴＭセル
処理装置（クロス・ポイント型ＡＴＭスイッチ）を構成
する送受信ＬＳＩのインターフェースの一部を示す図で
あり、バス接続構造のＬＳＩ間インターフェースをポイ
ントｔｏポイントのインターフェースで代替する方法を
示すものである。同図（ａ）はバス接続構造のＬＳＩ間
インターフェースを示し、同図（ｂ）はポイントｔｏポ
イントのインターフェースで代替した場合を示す。
処理装置（クロス・ポイント型ＡＴＭスイッチ）を構成
する送受信ＬＳＩのインターフェースの一部を示す図で
あり、バス接続構造のＬＳＩ間インターフェースをポイ
ントｔｏポイントのインターフェースで代替する方法を
示すものである。同図（ａ）はバス接続構造のＬＳＩ間
インターフェースを示し、同図（ｂ）はポイントｔｏポ
イントのインターフェースで代替した場合を示す。
【０００５】バス接続構造のＬＳＩ間インターフェース
を有するＡＴＭセル処理装置は、図３（ａ）に示すよう
に、ＡＴＭセル・フォーマットのパケット・データの送
信機能を備えたＬＳＩ（以下、送信ＬＳＩと記す）１０
１と、ＡＴＭセル受信機能を備えたＬＳＩ（以下、受信
ＬＳＩと記す）１０２，１０３とを備え、これらがポイ
ントｔｏマルチ・ポイントのインターフェースで接続さ
れている。
を有するＡＴＭセル処理装置は、図３（ａ）に示すよう
に、ＡＴＭセル・フォーマットのパケット・データの送
信機能を備えたＬＳＩ（以下、送信ＬＳＩと記す）１０
１と、ＡＴＭセル受信機能を備えたＬＳＩ（以下、受信
ＬＳＩと記す）１０２，１０３とを備え、これらがポイ
ントｔｏマルチ・ポイントのインターフェースで接続さ
れている。
【０００６】このＡＴＭセル処理装置のバス接続構造の
インターフェースを、図３（ｂ）に示すようにＡＴＭセ
ル分配ＬＳＩ（以下、分配ＬＳＩと記す）１０４を用い
てポイントｔｏポイントのインターフェースで代替す
る。
インターフェースを、図３（ｂ）に示すようにＡＴＭセ
ル分配ＬＳＩ（以下、分配ＬＳＩと記す）１０４を用い
てポイントｔｏポイントのインターフェースで代替す
る。
【０００７】これにより本来ならば、図３（ａ）に示す
ように送信ＬＳＩ１０１は、出力バッファ１０１ａを用
いて受信ＬＳＩ１０２，１０３の各々の入力バッファ１
０２ａ，１０３ａに対してポイントｔｏマルチ・ポイン
トでセル・データを直接出力するが、図３（ｂ）に示す
方法では、送信ＬＳＩ１０１は出力バッファ１０１ａを
用いて分配ＬＳＩ１０４の入力バッファ１０４ａに対し
てポイントｔｏポイントでセル・データを出力し、分配
ＬＳＩ１０４は送信ＬＳＩ１０１より受け取ったセル・
データを２個の出力バッファ１０４ｂ，１０４ｃを用い
てポイントｔｏポイントで受信ＬＳＩ１０２，１０３の
各々の入力バッファ１０２ａ，１０３ａへそれぞれ出力
する。なお、図中の１０２ｂ，１０３ｂ，１０４ｄは、
それぞれ終端抵抗である。
ように送信ＬＳＩ１０１は、出力バッファ１０１ａを用
いて受信ＬＳＩ１０２，１０３の各々の入力バッファ１
０２ａ，１０３ａに対してポイントｔｏマルチ・ポイン
トでセル・データを直接出力するが、図３（ｂ）に示す
方法では、送信ＬＳＩ１０１は出力バッファ１０１ａを
用いて分配ＬＳＩ１０４の入力バッファ１０４ａに対し
てポイントｔｏポイントでセル・データを出力し、分配
ＬＳＩ１０４は送信ＬＳＩ１０１より受け取ったセル・
データを２個の出力バッファ１０４ｂ，１０４ｃを用い
てポイントｔｏポイントで受信ＬＳＩ１０２，１０３の
各々の入力バッファ１０２ａ，１０３ａへそれぞれ出力
する。なお、図中の１０２ｂ，１０３ｂ，１０４ｄは、
それぞれ終端抵抗である。
【０００８】
【発明が解決しようとする課題】しかしながら、上記従
来のＡＴＭセル処理装置では、分配ＬＳＩが余分に必要
になり、装置のコスト高になるだけでなく、ＬＳＩの実
機ボード上の配線数が著しく増大するため、装置の規模
拡張性が劣り且つボード設計が容易でなくなるという問
題があった。例えば、セル分配ＬＳＩを使った方法でバ
ス接続構造を持つクロス・ポイント型ＡＴＭスイッチの
入出力ポート数を拡張（例えば、１６入出力ポートを３
２入出力ポートに拡張）すると、ボード上の配線数の増
加が深刻な問題となり、スイッチ規模拡張を非常に困難
にしてしまう。
来のＡＴＭセル処理装置では、分配ＬＳＩが余分に必要
になり、装置のコスト高になるだけでなく、ＬＳＩの実
機ボード上の配線数が著しく増大するため、装置の規模
拡張性が劣り且つボード設計が容易でなくなるという問
題があった。例えば、セル分配ＬＳＩを使った方法でバ
ス接続構造を持つクロス・ポイント型ＡＴＭスイッチの
入出力ポート数を拡張（例えば、１６入出力ポートを３
２入出力ポートに拡張）すると、ボード上の配線数の増
加が深刻な問題となり、スイッチ規模拡張を非常に困難
にしてしまう。
【０００９】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、装置のコスト
面に優れたディジタル情報処理装置を提供することであ
る。またその他の目的は、装置の規模拡張性に優れ且つ
ボード設計が容易となるバス構造を持つディジタル情報
処理装置を提供することである。
するためになされたもので、その目的は、装置のコスト
面に優れたディジタル情報処理装置を提供することであ
る。またその他の目的は、装置の規模拡張性に優れ且つ
ボード設計が容易となるバス構造を持つディジタル情報
処理装置を提供することである。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明の特徴は、データ送信機能を備えるデータ送
出ＬＳＩと、該データ送出ＬＳＩが出力する同一データ
を入力する機能を備える複数個のデータ入力ＬＳＩとを
備えたディジタル情報処理装置において、前記各データ
入力ＬＳＩは、データ入力用バッファと、該データ入力
用バッファの出力側に接続されたデータ出力用バッファ
とをそれぞれ備え、前記各データ入力用バッファの入力
側を前段のデータ出力用バッファの出力側に接続すると
共に、前記各データ出力用バッファの出力側を次段のデ
ータ入力用バッファの入力側に接続して、前記データ送
出ＬＳＩが送出する同一データを前記各データ入力ＬＳ
Ｉに順次入力する機能を持つデータ伝送路を備えたこと
にある。
に、本発明の特徴は、データ送信機能を備えるデータ送
出ＬＳＩと、該データ送出ＬＳＩが出力する同一データ
を入力する機能を備える複数個のデータ入力ＬＳＩとを
備えたディジタル情報処理装置において、前記各データ
入力ＬＳＩは、データ入力用バッファと、該データ入力
用バッファの出力側に接続されたデータ出力用バッファ
とをそれぞれ備え、前記各データ入力用バッファの入力
側を前段のデータ出力用バッファの出力側に接続すると
共に、前記各データ出力用バッファの出力側を次段のデ
ータ入力用バッファの入力側に接続して、前記データ送
出ＬＳＩが送出する同一データを前記各データ入力ＬＳ
Ｉに順次入力する機能を持つデータ伝送路を備えたこと
にある。
【００１１】また、前記各データ入力ＬＳＩは、前記デ
ータ送出ＬＳＩが送出するデータを選択的に入力する機
能を備えることが望ましい。
ータ送出ＬＳＩが送出するデータを選択的に入力する機
能を備えることが望ましい。
【００１２】また、前記各データ入力ＬＳＩは、前記デ
ータ送出ＬＳＩが送出するデータのタイミングを調整し
て入力する機能を備えることが望ましい。
ータ送出ＬＳＩが送出するデータのタイミングを調整し
て入力する機能を備えることが望ましい。
【００１３】また、前記データ伝送路は、前記データ入
力ＬＳＩが備えるフリップフロップ回路を含む伝送路で
あってもよい。
力ＬＳＩが備えるフリップフロップ回路を含む伝送路で
あってもよい。
【００１４】また、上述の発明は、ＡＴＭセル・フォー
マットに準拠したパケット・データを処理する機能を備
えるものであってもよい。
マットに準拠したパケット・データを処理する機能を備
えるものであってもよい。
【００１５】
【作用】上述の如き構成によれば、各データ入力ＬＳＩ
は、データ送出ＬＳＩが送出したデータを、前段のデー
タ入力バッファ及びデータ出力バッファを介して入力
し、この入力データを自段のデータ入力バッファ及びデ
ータ出力バッファを介して次段のデータ入力ＬＳＩへ送
出する。これにより、データ送出ＬＳＩは、各データ入
力ＬＳＩに対してポイントｔｏポイントでデータを送出
することができる。
は、データ送出ＬＳＩが送出したデータを、前段のデー
タ入力バッファ及びデータ出力バッファを介して入力
し、この入力データを自段のデータ入力バッファ及びデ
ータ出力バッファを介して次段のデータ入力ＬＳＩへ送
出する。これにより、データ送出ＬＳＩは、各データ入
力ＬＳＩに対してポイントｔｏポイントでデータを送出
することができる。
【００１６】また、前記各データ入力ＬＳＩは、データ
送出ＬＳＩが送出するデータを選択的に入力する機能を
備えることにより、データ送出ＬＳＩからのデータを所
望のデータ入力ＬＳＩに対してのみ供給することができ
る。
送出ＬＳＩが送出するデータを選択的に入力する機能を
備えることにより、データ送出ＬＳＩからのデータを所
望のデータ入力ＬＳＩに対してのみ供給することができ
る。
【００１７】また、前記各データ入力ＬＳＩは、前記デ
ータ送出ＬＳＩが送出するデータのタイミングを調整し
て入力する機能を備えることにより、各データ入力ＬＳ
Ｉにおけるデータの取り込みタイミングのずれを最小に
することができる。
ータ送出ＬＳＩが送出するデータのタイミングを調整し
て入力する機能を備えることにより、各データ入力ＬＳ
Ｉにおけるデータの取り込みタイミングのずれを最小に
することができる。
【００１８】また、前記データ伝送路は、前記データ入
力ＬＳＩが備えるフリップフロップ回路を含む伝送路と
することにより、各データ入力ＬＳＩにおけるデータの
入出力をクロックに同期して行える。
力ＬＳＩが備えるフリップフロップ回路を含む伝送路と
することにより、各データ入力ＬＳＩにおけるデータの
入出力をクロックに同期して行える。
【００１９】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は、本発明のディジタル情報処理装置の第１
実施例に係るＡＴＭセル処理装置を構成する送受信ＬＳ
Ｉのインターフェースの一部を示す図である。
する。図１は、本発明のディジタル情報処理装置の第１
実施例に係るＡＴＭセル処理装置を構成する送受信ＬＳ
Ｉのインターフェースの一部を示す図である。
【００２０】このＡＴＭセル処理装置は、クロス・ポイ
ント型ＡＴＭスイッチとして構成され、ＡＴＭセル・フ
ォーマットのパケット・データ（以下、セル・データと
記す）の送信機能を備えた送信ＬＳＩ１と、該セルを受
信する機能を備えた受信ＬＳＩ２，３とを有している。
送信ＬＳＩ１は、セル・データ送出用の出力バッファ１
ａと、ビットクロック送出用の出力バッファ１ｂとを備
えている。
ント型ＡＴＭスイッチとして構成され、ＡＴＭセル・フ
ォーマットのパケット・データ（以下、セル・データと
記す）の送信機能を備えた送信ＬＳＩ１と、該セルを受
信する機能を備えた受信ＬＳＩ２，３とを有している。
送信ＬＳＩ１は、セル・データ送出用の出力バッファ１
ａと、ビットクロック送出用の出力バッファ１ｂとを備
えている。
【００２１】受信ＬＳＩ２は、前記送信ＬＳＩ１の出力
バッファ１ａから送出されたセル・データを入力するデ
ータ入力用バッファ２ａを有し、該データ入力用バッフ
ァ２ａの出力端にはデータ出力用バッファ２ｂの入力端
が接続されると共に、可変遅延回路２ｃを介してセル入
力回路２ｄが接続されている。
バッファ１ａから送出されたセル・データを入力するデ
ータ入力用バッファ２ａを有し、該データ入力用バッフ
ァ２ａの出力端にはデータ出力用バッファ２ｂの入力端
が接続されると共に、可変遅延回路２ｃを介してセル入
力回路２ｄが接続されている。
【００２２】同様にして、前記送信ＬＳＩ１の出力バッ
ファ１ｂから送出されたビット・クロックを入力するデ
ータ入力用バッファ２ｅが設けられ、該データ入力用バ
ッファ２ｅの出力端には、データ出力用バッファ２ｆの
入力端が接続されると共に、可変遅延回路２ｇを介して
セル入力回路２ｄのクロック端子が接続されている。
ファ１ｂから送出されたビット・クロックを入力するデ
ータ入力用バッファ２ｅが設けられ、該データ入力用バ
ッファ２ｅの出力端には、データ出力用バッファ２ｆの
入力端が接続されると共に、可変遅延回路２ｇを介して
セル入力回路２ｄのクロック端子が接続されている。
【００２３】また、受信ＬＳＩ３は、前記受信ＬＳＩ２
と同様の構成で、データ入力用バッファ３ａ、データ出
力用バッファ３ｂ、可変遅延回路３ｃ、セル入力回路３
ｄ、データ入力用バッファ３ｅ、データ出力用バッファ
３ｆ、及び可変遅延回路３ｇを備えている。なお、図１
中の２ｈ，２ｉ，３ｈ，３ｉは終端抵抗である。ここ
で、各受信ＬＳＩ２，３の可変遅延回路２ｃ，２ｇ、３
ｃ，３ｇは、それぞれユーザにより遅延時間がプログラ
ムできるような機能を備えている。
と同様の構成で、データ入力用バッファ３ａ、データ出
力用バッファ３ｂ、可変遅延回路３ｃ、セル入力回路３
ｄ、データ入力用バッファ３ｅ、データ出力用バッファ
３ｆ、及び可変遅延回路３ｇを備えている。なお、図１
中の２ｈ，２ｉ，３ｈ，３ｉは終端抵抗である。ここ
で、各受信ＬＳＩ２，３の可変遅延回路２ｃ，２ｇ、３
ｃ，３ｇは、それぞれユーザにより遅延時間がプログラ
ムできるような機能を備えている。
【００２４】そして、受信ＬＳＩ２のデータ出力用バッ
ファ２ｂ，２ｆの出力端が受信ＬＳＩ３のデータ入力用
バッファ３ａ，３ｅの入力端にそれぞれ接続されて、送
信ＬＳＩ１が送出するセル・データを各受信ＬＳＩ２，
３に順次入力する機能を持つデータ伝送路が形成されて
いる。
ファ２ｂ，２ｆの出力端が受信ＬＳＩ３のデータ入力用
バッファ３ａ，３ｅの入力端にそれぞれ接続されて、送
信ＬＳＩ１が送出するセル・データを各受信ＬＳＩ２，
３に順次入力する機能を持つデータ伝送路が形成されて
いる。
【００２５】次に動作を説明する。
【００２６】本実施例では、ボードのシステム・クロッ
クに対して各ＬＳＩ１，２，３は非同期で動作し、ＬＳ
Ｉ１，２，３間は非同期でセル・データの転送を行う。
このため、送受信ＬＳＩ１，２，３は、セル・データと
これを転送するビット・クロック（セル転送クロック）
を送受信する。
クに対して各ＬＳＩ１，２，３は非同期で動作し、ＬＳ
Ｉ１，２，３間は非同期でセル・データの転送を行う。
このため、送受信ＬＳＩ１，２，３は、セル・データと
これを転送するビット・クロック（セル転送クロック）
を送受信する。
【００２７】送信ＬＳＩ１は、受信ＬＳＩ２及び受信Ｌ
ＳＩ３のいずれか一方にのみセル・データを送出する場
合と、受信ＬＳＩ２，３の両方に送出する場合とがあ
る。その際、送信ＬＳＩ１は、送出を希望する受信ＬＳ
Ｉの識別子をセル・データのヘッダに付ける。なお、受
信ＬＳＩ２，３の両方にセル・データを送出する場合に
は、受信ＬＳＩ２，３の両方の識別子を付ける。各受信
ＬＳＩ２，３は、入力したセル・データのヘッダに付い
ている識別子を調べ、自身へのセル・データであった場
合にのみそのセル・データを内部回路に取り込む。
ＳＩ３のいずれか一方にのみセル・データを送出する場
合と、受信ＬＳＩ２，３の両方に送出する場合とがあ
る。その際、送信ＬＳＩ１は、送出を希望する受信ＬＳ
Ｉの識別子をセル・データのヘッダに付ける。なお、受
信ＬＳＩ２，３の両方にセル・データを送出する場合に
は、受信ＬＳＩ２，３の両方の識別子を付ける。各受信
ＬＳＩ２，３は、入力したセル・データのヘッダに付い
ている識別子を調べ、自身へのセル・データであった場
合にのみそのセル・データを内部回路に取り込む。
【００２８】送信ＬＳＩ１より受信ＬＳＩ２，３の両方
に同一セル・データを出力する場合、受信ＬＳＩ２に対
しては送信ＬＳＩ１が直接セル・データ及びビット・ク
ロックを送出し、受信ＬＳＩ３に対しては受信ＬＳＩ２
の入，出力バッファ２ａ，２ｂ，２ｅ，２ｆを経由させ
てセル・データ及びビット・クロックを送出する。これ
により、送信ＬＳＩ１は受信ＬＳＩ２，３に対してポイ
ントｔｏポイントでセル・データを送出することができ
る。
に同一セル・データを出力する場合、受信ＬＳＩ２に対
しては送信ＬＳＩ１が直接セル・データ及びビット・ク
ロックを送出し、受信ＬＳＩ３に対しては受信ＬＳＩ２
の入，出力バッファ２ａ，２ｂ，２ｅ，２ｆを経由させ
てセル・データ及びビット・クロックを送出する。これ
により、送信ＬＳＩ１は受信ＬＳＩ２，３に対してポイ
ントｔｏポイントでセル・データを送出することができ
る。
【００２９】本実施例では、ボート上の各ＬＳＩが非同
期でセル・データの転送を行うため、各受信ＬＳＩ２，
３はセル・データを取り込むタイミングがそれぞれずれ
ていても構わない（このずれの絶対値をスキューと呼
ぶ）。但し、スキュー許容最大値が予め規定されてお
り、そのため、スキューを縮小する機能を備えている。
期でセル・データの転送を行うため、各受信ＬＳＩ２，
３はセル・データを取り込むタイミングがそれぞれずれ
ていても構わない（このずれの絶対値をスキューと呼
ぶ）。但し、スキュー許容最大値が予め規定されてお
り、そのため、スキューを縮小する機能を備えている。
【００３０】受信ＬＳＩ３は、受信ＬＳＩ２に比べて少
なくともセル・データを受信ＬＳＩ２を経由させたため
に発生する遅延時間（経由時間と呼ぶ）分遅くセル・デ
ータを取り込むことになる。従って、受信ＬＳＩ２は、
セル・データ及びビット・クロックを可変遅延回路２
ｃ，２ｇを用いて経由時間と同じだけ遅延させ、セル・
データをセル入力回路２ｄに取り込み、受信ＬＳＩ３
は、可変遅延回路３ｃ，３ｇの遅延時間を“０”にして
セル・データをセル入力回路３ｄに取り込むようにし
て、スキューを縮小する。なお、経由時間を含めたトー
タルのスキューがシステムのスキュー許容最大値以下で
あることが予め予測することができている場合にはスキ
ュー縮小機能は不要となる。
なくともセル・データを受信ＬＳＩ２を経由させたため
に発生する遅延時間（経由時間と呼ぶ）分遅くセル・デ
ータを取り込むことになる。従って、受信ＬＳＩ２は、
セル・データ及びビット・クロックを可変遅延回路２
ｃ，２ｇを用いて経由時間と同じだけ遅延させ、セル・
データをセル入力回路２ｄに取り込み、受信ＬＳＩ３
は、可変遅延回路３ｃ，３ｇの遅延時間を“０”にして
セル・データをセル入力回路３ｄに取り込むようにし
て、スキューを縮小する。なお、経由時間を含めたトー
タルのスキューがシステムのスキュー許容最大値以下で
あることが予め予測することができている場合にはスキ
ュー縮小機能は不要となる。
【００３１】また、本実施例では、スイッチの入出力ポ
ート数を拡大すると、送信ＬＳＩ１が送出したセル・デ
ータを受信する受信ＬＳＩが増加するが、この場合に
は、さらに通過する受信ＬＳＩを受信ＬＳＩ２，３と同
様にシリアル接続する。スキュー縮小機能用の各受信Ｌ
ＳＩの可変遅延回路の遅延時間は、上述と同様に経由時
間に応じてユーザが最適値に設定すればよい。
ート数を拡大すると、送信ＬＳＩ１が送出したセル・デ
ータを受信する受信ＬＳＩが増加するが、この場合に
は、さらに通過する受信ＬＳＩを受信ＬＳＩ２，３と同
様にシリアル接続する。スキュー縮小機能用の各受信Ｌ
ＳＩの可変遅延回路の遅延時間は、上述と同様に経由時
間に応じてユーザが最適値に設定すればよい。
【００３２】図２は、本発明のディジタル情報処理装置
の第２実施例に係るＡＴＭセル処理装置を構成する送受
信ＬＳＩのインターフェースの一部を示す図である。
の第２実施例に係るＡＴＭセル処理装置を構成する送受
信ＬＳＩのインターフェースの一部を示す図である。
【００３３】上記第１実施例では、ボード上のシステム
・クロックに対して各ＬＳＩは非同期で動作するもので
あったが、本実施例は、各ＬＳＩがシステム・クロック
に同期して動作するようになっている。
・クロックに対して各ＬＳＩは非同期で動作するもので
あったが、本実施例は、各ＬＳＩがシステム・クロック
に同期して動作するようになっている。
【００３４】これに伴って、ビット・クロックを並走し
ない点、受信ＬＳＩが次段の受信ＬＳＩにセル・データ
を送出する際にフリップフロップ回路を経由して出力す
る点、及び可変遅延回路をフリップフロップ回路を用い
たディジタル回路で構成している点などが上記第１実施
例と異なる。
ない点、受信ＬＳＩが次段の受信ＬＳＩにセル・データ
を送出する際にフリップフロップ回路を経由して出力す
る点、及び可変遅延回路をフリップフロップ回路を用い
たディジタル回路で構成している点などが上記第１実施
例と異なる。
【００３５】すなわち、本実施例のＡＴＭセル処理装置
は、システム・クロックに同期して動作する送信ＬＳＩ
１１と、該送信ＬＳＩ１１からのセル・データを受信す
る受信ＬＳＩ１２，１３とを備えている。
は、システム・クロックに同期して動作する送信ＬＳＩ
１１と、該送信ＬＳＩ１１からのセル・データを受信す
る受信ＬＳＩ１２，１３とを備えている。
【００３６】送信ＬＳＩ１１は、システム・クロック入
力用のバッファ１１ａを有し、その出力端にはビット・
クロック生成用のクロック生成器１１ｂ及びバッファ１
１ｃが順次接続されている。クロック生成器１１ｂは、
ＰＬＬ回路やクロック倍周／分周器などで構成されてい
る。さらに、バッファ１１ｃからのビットクロックに同
期して動作するフリップフロップ回路１１ｄの出力端に
は、セル・データを出力する出力バッファ１１ｅが接続
されている。
力用のバッファ１１ａを有し、その出力端にはビット・
クロック生成用のクロック生成器１１ｂ及びバッファ１
１ｃが順次接続されている。クロック生成器１１ｂは、
ＰＬＬ回路やクロック倍周／分周器などで構成されてい
る。さらに、バッファ１１ｃからのビットクロックに同
期して動作するフリップフロップ回路１１ｄの出力端に
は、セル・データを出力する出力バッファ１１ｅが接続
されている。
【００３７】受信ＬＳＩ１２には、前記送信ＬＳＩ１１
の出力バッファ１１ｅから送出されたセル・データを入
力するデータ入力用バッファ１２ａを有し、その出力端
が可変遅延回路１２ｂに接続されている。可変遅延回路
１２ｂは、ビットクロックに同期して前記バッファ１２
ａの出力を保持するフリップフロップ回路１２ｂ−１
と、該フリップフロップ回路１２ｂ−１の出力と前記バ
ッファ１２ａの出力とを外部からのセレクト信号により
切り替えるセレクタ１２ｂ−２とで構成されている。ま
た、フリップフロップ回路１２ｂ−１の出力端はデータ
出力用バッファ１２ｃの入力端に接続され、セレクタ１
２ｂ−２の出力端にはセル入力回路１２ｄの入力端が接
続されている。
の出力バッファ１１ｅから送出されたセル・データを入
力するデータ入力用バッファ１２ａを有し、その出力端
が可変遅延回路１２ｂに接続されている。可変遅延回路
１２ｂは、ビットクロックに同期して前記バッファ１２
ａの出力を保持するフリップフロップ回路１２ｂ−１
と、該フリップフロップ回路１２ｂ−１の出力と前記バ
ッファ１２ａの出力とを外部からのセレクト信号により
切り替えるセレクタ１２ｂ−２とで構成されている。ま
た、フリップフロップ回路１２ｂ−１の出力端はデータ
出力用バッファ１２ｃの入力端に接続され、セレクタ１
２ｂ−２の出力端にはセル入力回路１２ｄの入力端が接
続されている。
【００３８】一方、システムクロック入力用のバッファ
１２ｅの出力端には、ビットクロック生成用のクロック
生成器１２ｆ及びバッファ１２ｇが順次接続されてい
る。そして、バッファ１２ｇから出力されたビットクロ
ックは、前記可変遅延回路１２ｂのフリップフロップ回
路１２−１のクロック端子に入力されると共に、セル入
力回路１２ｄのクロック端子に入力されるようになって
いる。
１２ｅの出力端には、ビットクロック生成用のクロック
生成器１２ｆ及びバッファ１２ｇが順次接続されてい
る。そして、バッファ１２ｇから出力されたビットクロ
ックは、前記可変遅延回路１２ｂのフリップフロップ回
路１２−１のクロック端子に入力されると共に、セル入
力回路１２ｄのクロック端子に入力されるようになって
いる。
【００３９】受信ＬＳＩ１３は、前記受信ＬＳＩ１２と
同様の構成で、データ入力用バッファ１３ａと、フリッ
プフロップ回路１３ｂ−１及びセレクタ１３ｂ−２から
成る可変遅延回路１３ｂと、データ出力用バッファ１３
ｃと、セル入力回路１３ｄと、バッファ１３ｅと、クロ
ック生成器１３ｆと、バッファ１３ｇとを備えている。
なお、図２中の１２ｈ，１３ｈは終端抵抗である。
同様の構成で、データ入力用バッファ１３ａと、フリッ
プフロップ回路１３ｂ−１及びセレクタ１３ｂ−２から
成る可変遅延回路１３ｂと、データ出力用バッファ１３
ｃと、セル入力回路１３ｄと、バッファ１３ｅと、クロ
ック生成器１３ｆと、バッファ１３ｇとを備えている。
なお、図２中の１２ｈ，１３ｈは終端抵抗である。
【００４０】そして、受信ＬＳＩ１２のデータ出力用バ
ッファ１２ｃの出力端が受信ＬＳＩ１３のデータ入力用
バッファ１３ａの入力端に接続されて、送信ＬＳＩ１１
が送出するセル・データを各受信ＬＳＩ１２，１３に順
次入力する機能を持つデータ伝送路が形成されている。
ッファ１２ｃの出力端が受信ＬＳＩ１３のデータ入力用
バッファ１３ａの入力端に接続されて、送信ＬＳＩ１１
が送出するセル・データを各受信ＬＳＩ１２，１３に順
次入力する機能を持つデータ伝送路が形成されている。
【００４１】次に動作を説明する。
【００４２】各ＬＳＩ１１，１２，１３はボードのシス
テム・クロックを取り込み、内部のクロック生成器１１
ｂ，１２ｆ，１３ｆでそれぞれビットクロックを生成す
る。例えば、システムクロックの周波数が２５ＭＨｚで
ビットクロックが１００ＭＨｚの場合、クロック生成器
内のＰＬＬ回路でシステム・クロックが４倍周されて１
００ＭＨｚのビットクロックが生成される。さらに、生
成されたビットクロックは、４分周されてＰＬＬ回路に
てシステムクロックと位相比較されシステムクロックの
位相と合わせ込まれる。これによって、各ＬＳＩ１１，
１２，１３間のビットクロックの同期が完了し、セル・
データの送受信を同期させて行うことが可能になる。
テム・クロックを取り込み、内部のクロック生成器１１
ｂ，１２ｆ，１３ｆでそれぞれビットクロックを生成す
る。例えば、システムクロックの周波数が２５ＭＨｚで
ビットクロックが１００ＭＨｚの場合、クロック生成器
内のＰＬＬ回路でシステム・クロックが４倍周されて１
００ＭＨｚのビットクロックが生成される。さらに、生
成されたビットクロックは、４分周されてＰＬＬ回路に
てシステムクロックと位相比較されシステムクロックの
位相と合わせ込まれる。これによって、各ＬＳＩ１１，
１２，１３間のビットクロックの同期が完了し、セル・
データの送受信を同期させて行うことが可能になる。
【００４３】そして、上記第１実施例と同様に、送信Ｌ
ＳＩ１１は、受信ＬＳＩ１２及び受信ＬＳＩ１３のいず
れか一方にのみセル・データを送出する場合と、受信Ｌ
ＳＩ１２，１３の両方に送出する場合とがあり、送信Ｌ
ＳＩ１１は、送出を希望する受信ＬＳＩの識別子をセル
・データのヘッダに付ける。各受信ＬＳＩ１２，１３
は、入力したセル・データのヘッダに付いている識別子
を調べ、自身へのセル・データであった場合にのみその
セル・データを内部回路に取り込む。
ＳＩ１１は、受信ＬＳＩ１２及び受信ＬＳＩ１３のいず
れか一方にのみセル・データを送出する場合と、受信Ｌ
ＳＩ１２，１３の両方に送出する場合とがあり、送信Ｌ
ＳＩ１１は、送出を希望する受信ＬＳＩの識別子をセル
・データのヘッダに付ける。各受信ＬＳＩ１２，１３
は、入力したセル・データのヘッダに付いている識別子
を調べ、自身へのセル・データであった場合にのみその
セル・データを内部回路に取り込む。
【００４４】送信ＬＳＩ１１より受信ＬＳＩ１２，１３
の両方に同一セル・データを出力する場合、受信ＬＳＩ
１２に対しては送信ＬＳＩ１１が直接セル・データを送
出し、受信ＬＳＩ１３に対しては受信ＬＳＩ１２の入力
バッファ１２ａ、フリップフロップ回路１２ｂ−１及び
出力バッファ１２ｃを経由させてセル・データを送出す
る。これにより、送信ＬＳＩ１１は受信ＬＳＩ１２，１
３に対してポイントｔｏポイントでセル・データを送出
することができる。
の両方に同一セル・データを出力する場合、受信ＬＳＩ
１２に対しては送信ＬＳＩ１１が直接セル・データを送
出し、受信ＬＳＩ１３に対しては受信ＬＳＩ１２の入力
バッファ１２ａ、フリップフロップ回路１２ｂ−１及び
出力バッファ１２ｃを経由させてセル・データを送出す
る。これにより、送信ＬＳＩ１１は受信ＬＳＩ１２，１
３に対してポイントｔｏポイントでセル・データを送出
することができる。
【００４５】本実施例のスキュー縮小方法として、受信
ＬＳＩ１３はセレクタ１３ｂ−２がバッファ１３ａ側を
選択して可変遅延回路１３ｂの遅延時間を“０”にして
セル・データをセル入力回路１３ｄに取り込む。一方、
受信ＬＳＩ１２はセレクタ１２ｂ−２がフリップフロッ
プ回路１２ｂ−１側を選択して可変遅延回路１２ｂの遅
延時間をビットサイクルの１サイクル分として、セル・
データをセル入力回路１２ｄに取り込む。これにより、
受信ＬＳＩ１２，１３は同一サイクルでセル・データを
入力回路１２ｄ，１３ｄに取り込むことが可能となる。
ＬＳＩ１３はセレクタ１３ｂ−２がバッファ１３ａ側を
選択して可変遅延回路１３ｂの遅延時間を“０”にして
セル・データをセル入力回路１３ｄに取り込む。一方、
受信ＬＳＩ１２はセレクタ１２ｂ−２がフリップフロッ
プ回路１２ｂ−１側を選択して可変遅延回路１２ｂの遅
延時間をビットサイクルの１サイクル分として、セル・
データをセル入力回路１２ｄに取り込む。これにより、
受信ＬＳＩ１２，１３は同一サイクルでセル・データを
入力回路１２ｄ，１３ｄに取り込むことが可能となる。
【００４６】なお、本発明を実施すると、ＬＳＩのピン
数が増加するが、上記実施例で具体的に考えると、受信
ＬＳＩが送信ＬＳＩから信号を入力するのに使用する入
力ピン数だけ余分にピン数が増加する。但し例えば、８
入出力ポート、データ転送速度１５５ＭｂｐｓのＡＴＭ
スイッチＬＳＩを１５５ＭＨｚ動作のＥＣＬインターフ
ェース、クロック並走で実現した場合には、１ポート当
り１ビットシリアルでセル・データの転送が可能とな
り、１入力ポート当りの入力信号ピン数が２個（セル・
データ／クロック）で、８入力ポートすべての入力信号
ピン数は２＊８＝１６個となり、本発明を実施すること
による信号ピン増加数は１６個に留まる。同様に、差動
の１５５ＭＨｚ動作のＬＶＤＳでは２倍の３２個の増加
に留まる。
数が増加するが、上記実施例で具体的に考えると、受信
ＬＳＩが送信ＬＳＩから信号を入力するのに使用する入
力ピン数だけ余分にピン数が増加する。但し例えば、８
入出力ポート、データ転送速度１５５ＭｂｐｓのＡＴＭ
スイッチＬＳＩを１５５ＭＨｚ動作のＥＣＬインターフ
ェース、クロック並走で実現した場合には、１ポート当
り１ビットシリアルでセル・データの転送が可能とな
り、１入力ポート当りの入力信号ピン数が２個（セル・
データ／クロック）で、８入力ポートすべての入力信号
ピン数は２＊８＝１６個となり、本発明を実施すること
による信号ピン増加数は１６個に留まる。同様に、差動
の１５５ＭＨｚ動作のＬＶＤＳでは２倍の３２個の増加
に留まる。
【００４７】このように、高速インターフェースを使用
する装置で本発明を実施することにより、従来技術の分
配ＬＳＩを使う方法に比べて装置のコスト・パフォーマ
ンスを十分に改善可能であることが分かる。
する装置で本発明を実施することにより、従来技術の分
配ＬＳＩを使う方法に比べて装置のコスト・パフォーマ
ンスを十分に改善可能であることが分かる。
【００４８】
【発明の効果】以上詳細に説明したように、本発明によ
れば、各データ入力ＬＳＩは、データ入力用バッファ
と、該データ入力用バッファの出力側に接続されたデー
タ出力用バッファとをそれぞれ備え、前記各データ入力
用バッファの入力側を前段のデータ出力用バッファの出
力側に接続すると共に、前記各データ出力用バッファの
出力側を次段のデータ入力用バッファの入力側に接続し
て、データ送出ＬＳＩが送出する同一データを前記各デ
ータ入力ＬＳＩに順次入力する機能を持つデータ伝送路
を形成したので、従来装置のような分配ＬＳＩを使用せ
ずに、ポイントｔｏポイントのインターフェース回路で
バス構造を代替することができ、余分な分配ＬＳＩの削
減とＬＳＩ実機ボード上の配線数の削減が可能となり、
コスト・パフォーマンスと規模拡張性が向上する。
れば、各データ入力ＬＳＩは、データ入力用バッファ
と、該データ入力用バッファの出力側に接続されたデー
タ出力用バッファとをそれぞれ備え、前記各データ入力
用バッファの入力側を前段のデータ出力用バッファの出
力側に接続すると共に、前記各データ出力用バッファの
出力側を次段のデータ入力用バッファの入力側に接続し
て、データ送出ＬＳＩが送出する同一データを前記各デ
ータ入力ＬＳＩに順次入力する機能を持つデータ伝送路
を形成したので、従来装置のような分配ＬＳＩを使用せ
ずに、ポイントｔｏポイントのインターフェース回路で
バス構造を代替することができ、余分な分配ＬＳＩの削
減とＬＳＩ実機ボード上の配線数の削減が可能となり、
コスト・パフォーマンスと規模拡張性が向上する。
【００４９】また、前記各データ入力ＬＳＩは、データ
送出ＬＳＩが送出するデータを選択的に入力する機能を
備えることにより、データ送出ＬＳＩからのデータを所
望のデータ入力ＬＳＩに対してのみ供給することが可能
となる。
送出ＬＳＩが送出するデータを選択的に入力する機能を
備えることにより、データ送出ＬＳＩからのデータを所
望のデータ入力ＬＳＩに対してのみ供給することが可能
となる。
【００５０】また、前記各データ入力ＬＳＩは、前記デ
ータ送出ＬＳＩが送出するデータのタイミングを調整し
て入力する機能を備えることにより、各データ入力ＬＳ
Ｉにおけるデータの取り込みタイミングのずれを最小に
することが可能となる。
ータ送出ＬＳＩが送出するデータのタイミングを調整し
て入力する機能を備えることにより、各データ入力ＬＳ
Ｉにおけるデータの取り込みタイミングのずれを最小に
することが可能となる。
【００５１】また、前記データ伝送路は、前記データ入
力ＬＳＩが備えるフリップフロップ回路を含む伝送路と
することにより、各データ入力ＬＳＩにおけるデータの
入力出力をクロックに同期して行うことが可能となる。
力ＬＳＩが備えるフリップフロップ回路を含む伝送路と
することにより、各データ入力ＬＳＩにおけるデータの
入力出力をクロックに同期して行うことが可能となる。
【００５２】また、本発明のディジタル情報処理装置に
おいて、ＡＴＭセル・フォーマットに準拠したパケット
・データを処理する機能を備えることにより、規模拡張
性が高く、ボード設計が容易で、且つコスト・パフォー
マンスの優れたバス接続構造を持つＡＴＭセル処理装置
を実現することができる。
おいて、ＡＴＭセル・フォーマットに準拠したパケット
・データを処理する機能を備えることにより、規模拡張
性が高く、ボード設計が容易で、且つコスト・パフォー
マンスの優れたバス接続構造を持つＡＴＭセル処理装置
を実現することができる。
【図１】本発明のディジタル情報処理装置の第１実施例
に係るＡＴＭセル処理装置を構成する送受信ＬＳＩのイ
ンターフェースの一部を示す回路図である。
に係るＡＴＭセル処理装置を構成する送受信ＬＳＩのイ
ンターフェースの一部を示す回路図である。
【図２】本発明のディジタル情報処理装置の第２実施例
に係るＡＴＭセル処理装置を構成する送受信ＬＳＩのイ
ンターフェースの一部を示す回路図である。
に係るＡＴＭセル処理装置を構成する送受信ＬＳＩのイ
ンターフェースの一部を示す回路図である。
【図３】従来のＡＴＭセル処理装置を構成する送受信Ｌ
ＳＩのインターフェースの一部を示す回路図である。
ＳＩのインターフェースの一部を示す回路図である。
１，１１ 送信ＬＳＩ ２，３，１２，１３ 受信ＬＳＩ ２ａ，２ｅ，３ａ，３ｅ，１２ａ データ入力用バッフ
ァ ２ｂ，２ｆ，３ｂ，３ｆ，１３ｃ データ出力用バッフ
ァ ２ｃ，３ｃ，２ｇ，３ｇ，１２ｂ 可変遅延回路 ２ｄ，３ｄ，１２ｄ，１３ｄ セル入力回路 １１ｂ，１２ｆ，１３ｆ クロック生成器 １１ｄ，１２ｂ−１，１３ｂ−１ フリップフロップ回
路 １２ｂ−２，１３ｂ−２ セレクタ
ァ ２ｂ，２ｆ，３ｂ，３ｆ，１３ｃ データ出力用バッフ
ァ ２ｃ，３ｃ，２ｇ，３ｇ，１２ｂ 可変遅延回路 ２ｄ，３ｄ，１２ｄ，１３ｄ セル入力回路 １１ｂ，１２ｆ，１３ｆ クロック生成器 １１ｄ，１２ｂ−１，１３ｂ−１ フリップフロップ回
路 １２ｂ−２，１３ｂ−２ セレクタ
Claims (6)
- 【請求項１】 データ送信機能を備えるデータ送出ＬＳ
Ｉと、該データ送出ＬＳＩが出力する同一データを入力
する機能を備える複数個のデータ入力ＬＳＩとを備えた
ディジタル情報処理装置において、 前記各データ入力ＬＳＩは、データ入力用バッファと、
該データ入力用バッファの出力側に接続されたデータ出
力用バッファとをそれぞれ備え、 前記各データ入力用バッファの入力側を前段のデータ出
力用バッファの出力側に接続すると共に、前記各データ
出力用バッファの出力側を次段のデータ入力用バッファ
の入力側に接続して、前記データ送出ＬＳＩが送出する
同一データを前記各データ入力ＬＳＩに順次入力する機
能を持つデータ伝送路を備えたことを特徴とするディジ
タル情報処理装置。 - 【請求項２】 前段のデータ出力バッファの出力が次段
のデータ入力バッファの入力に接続された複数のデータ
入力ＬＳＩからなるデータ入力ＬＳＩ群と、 前記データ入力ＬＳＩに所定のデータを供給するデータ
送出ＬＳＩと、 前記データ送出ＬＳＩが送出する前記所定のデータのう
ち、同一データのみを前記データ入力ＬＳＩ群の初段の
データ入力バッファに入力するデータ伝送路とを具備す
ることを特徴とするディジタル情報処理装置。 - 【請求項３】 前段のデータ出力バッファの出力が次段
のデータ入力バッファの入力に接続された複数のデータ
入力ＬＳＩからなるデータ入力ＬＳＩ群と、前記データ
入力ＬＳＩ群の初段のデータ入力バッファへ識別子が付
加された所定のデータを送出するデータ送出ＬＳＩとを
備えたディジタル情報処理装置であって、 前記各データ入力ＬＳＩは、前記データ送出ＬＳＩから
送出されたデータの前記識別子を判別し、対応する識別
子が付加されたデータのみを内部へ取り込む構成とした
ことを特徴とするディジタル情報処理装置。 - 【請求項４】 前段のデータ出力バッファの出力が次段
のデータ入力バッファの入力に接続された複数のデータ
入力ＬＳＩからなるデータ入力ＬＳＩ群と、前記データ
入力ＬＳＩ群の初段のデータ入力バッファへ所定のデー
タを送出するデータ送出ＬＳＩとを備えたディジタル情
報処理装置であって、 前記各データ入力ＬＳＩは、データ送出ＬＳＩから送出
されたデータが経由するデータ入力ＬＳＩの経由段数分
の遅延時間に対応した遅延時間を発生する可変遅延手段
をそれぞれ備え、前記データ送出ＬＳＩからのデータを
前記可変遅延手段による遅延時間で遅延して内部に取り
込む構成にしたことを特徴とするディジタル情報処理装
置。 - 【請求項５】 前記データ伝送路は、前記データ入力Ｌ
ＳＩが備えるフリップフロップ回路を含む伝送路である
ことを特徴とする請求項１記載のディジタル情報処理装
置。 - 【請求項６】 ＡＴＭセル・フォーマットに準拠したパ
ケット・データを処理する機能を備えたことを特徴とす
る請求項１乃至請求項４記載のディジタル情報処理装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7067821A JPH08265349A (ja) | 1995-03-27 | 1995-03-27 | ディジタル情報処理装置 |
| US08/621,579 US5751711A (en) | 1995-03-27 | 1996-03-26 | Digital information processing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7067821A JPH08265349A (ja) | 1995-03-27 | 1995-03-27 | ディジタル情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08265349A true JPH08265349A (ja) | 1996-10-11 |
Family
ID=13356000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7067821A Pending JPH08265349A (ja) | 1995-03-27 | 1995-03-27 | ディジタル情報処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5751711A (ja) |
| JP (1) | JPH08265349A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009152998A (ja) * | 2007-12-21 | 2009-07-09 | Toyota Motor Corp | 通信装置及び電力線通信システム |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0878910B1 (en) * | 1997-05-16 | 2007-05-23 | Fujitsu Limited | Skew-reduction circuit |
| JPH1139868A (ja) * | 1997-07-18 | 1999-02-12 | Matsushita Electric Ind Co Ltd | 半導体集積回路システム、半導体集積回路、及び半導体集積回路システムの駆動方法 |
| US6157638A (en) * | 1998-03-23 | 2000-12-05 | Motorola, Inc. | High density packet switch with high speed interfaces and method for using same |
| US6321335B1 (en) * | 1998-10-30 | 2001-11-20 | Acqis Technology, Inc. | Password protected modular computer method and device |
| US6718415B1 (en) * | 1999-05-14 | 2004-04-06 | Acqis Technology, Inc. | Computer system and method including console housing multiple computer modules having independent processing units, mass storage devices, and graphics controllers |
| US6643777B1 (en) | 1999-05-14 | 2003-11-04 | Acquis Technology, Inc. | Data security method and device for computer modules |
| JP4382127B2 (ja) * | 2005-05-20 | 2009-12-09 | パナソニック株式会社 | Ｄ／ａコンバータ及びこれを備えた半導体集積回路 |
| US7990724B2 (en) | 2006-12-19 | 2011-08-02 | Juhasz Paul R | Mobile motherboard |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0695677B2 (ja) * | 1988-11-16 | 1994-11-24 | 株式会社日立製作所 | 複数チヤネルを有するネツトワークの伝送方式 |
| US5285444A (en) * | 1990-02-09 | 1994-02-08 | Hitachi, Ltd. | Multi-stage link switch |
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|---|---|
| US5751711A (en) | 1998-05-12 |
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