JPH08264651A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH08264651A JPH08264651A JP8609095A JP8609095A JPH08264651A JP H08264651 A JPH08264651 A JP H08264651A JP 8609095 A JP8609095 A JP 8609095A JP 8609095 A JP8609095 A JP 8609095A JP H08264651 A JPH08264651 A JP H08264651A
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Abstract
(57)【要約】
【目的】 拡散層とそれにコンタクトさせる導電体層と
のコンタクト抵抗を十分に低くすることができる半導体
装置の製造方法を提供する。 【構成】 ｐ型Ｓｉ基板１中に形成されたｎ+ 型拡散層
４上にコンタクトホール６を形成した後、全面にＴｉＮ
膜７を堆積させる。次に、このＴｉＮ膜７の上から例え
ばＳｉやＡｓをイオン注入する。このイオン注入のエネ
ルギーは、注入されたＳｉやＡｓの分布のピークがＴｉ
Ｎ膜７とｎ+ 型拡散層４との界面の近傍に位置するよう
に選ぶ。
のコンタクト抵抗を十分に低くすることができる半導体
装置の製造方法を提供する。 【構成】 ｐ型Ｓｉ基板１中に形成されたｎ+ 型拡散層
４上にコンタクトホール６を形成した後、全面にＴｉＮ
膜７を堆積させる。次に、このＴｉＮ膜７の上から例え
ばＳｉやＡｓをイオン注入する。このイオン注入のエネ
ルギーは、注入されたＳｉやＡｓの分布のピークがＴｉ
Ｎ膜７とｎ+ 型拡散層４との界面の近傍に位置するよう
に選ぶ。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の製造方
法に関し、例えば、配線コンタクト部にバリアメタルを
用いる半導体装置の製造に適用して好適なものである。
法に関し、例えば、配線コンタクト部にバリアメタルを
用いる半導体装置の製造に適用して好適なものである。
【０００２】
【従来の技術】半導体装置においては、拡散層にアルミ
ニウム（Ａｌ）配線を接続する場合、配線コンタクト部
の耐熱性を向上させるため、拡散層上に窒化チタン（Ｔ
ｉＮ）膜などをバリアメタルとして形成し、このＴｉＮ
膜にＡｌ配線をコンタクトさせることが多い。
ニウム（Ａｌ）配線を接続する場合、配線コンタクト部
の耐熱性を向上させるため、拡散層上に窒化チタン（Ｔ
ｉＮ）膜などをバリアメタルとして形成し、このＴｉＮ
膜にＡｌ配線をコンタクトさせることが多い。
【０００３】この技術をＭＯＳ型半導体装置の製造方法
を例にとって詳細に説明すると、次の通りである。
を例にとって詳細に説明すると、次の通りである。
【０００４】すなわち、まず、図３Ａに示すように、ｐ
型シリコン（Ｓｉ）基板１０１の表面を選択的に熱酸化
することにより二酸化シリコン（ＳｉＯ2 ）膜からなる
フィールド絶縁膜１０２を形成して素子間分離を行った
後、このフィールド絶縁膜１０２で囲まれた活性領域の
表面に熱酸化法によりＳｉＯ2 膜からなるゲート絶縁膜
１０３を形成する。
型シリコン（Ｓｉ）基板１０１の表面を選択的に熱酸化
することにより二酸化シリコン（ＳｉＯ2 ）膜からなる
フィールド絶縁膜１０２を形成して素子間分離を行った
後、このフィールド絶縁膜１０２で囲まれた活性領域の
表面に熱酸化法によりＳｉＯ2 膜からなるゲート絶縁膜
１０３を形成する。
【０００５】次に、ゲート絶縁膜１０３を介してｐ型Ｓ
ｉ基板１０１中にソース領域およびドレイン領域形成用
のｎ型不純物、例えばヒ素（Ａｓ）をイオン注入し、さ
らに注入不純物の電気的活性化のための熱処理を行っ
て、図３Ｂに示すように、ソース領域またはドレイン領
域を構成するｎ+ 型拡散層１０４を形成する。
ｉ基板１０１中にソース領域およびドレイン領域形成用
のｎ型不純物、例えばヒ素（Ａｓ）をイオン注入し、さ
らに注入不純物の電気的活性化のための熱処理を行っ
て、図３Ｂに示すように、ソース領域またはドレイン領
域を構成するｎ+ 型拡散層１０４を形成する。
【０００６】次に、図３Ｃに示すように、例えばＣＶＤ
法により全面に例えばＳｉＯ2 膜からなる層間絶縁膜１
０５を堆積させた後、ｎ+ 型拡散層１０４上におけるこ
の層間絶縁膜１０５およびゲート絶縁膜１０３の所定部
分をエッチング除去してコンタクトホール１０６を形成
する。
法により全面に例えばＳｉＯ2 膜からなる層間絶縁膜１
０５を堆積させた後、ｎ+ 型拡散層１０４上におけるこ
の層間絶縁膜１０５およびゲート絶縁膜１０３の所定部
分をエッチング除去してコンタクトホール１０６を形成
する。
【０００７】次に、図３Ｄに示すように、例えばスパッ
タリング法により全面にＴｉＮ膜１０７を堆積させた
後、このＴｉＮ膜１０７をエッチングにより所定形状に
パターニングする。
タリング法により全面にＴｉＮ膜１０７を堆積させた
後、このＴｉＮ膜１０７をエッチングにより所定形状に
パターニングする。
【０００８】この後、ＴｉＮ膜１０７にコンタクトする
Ａｌ配線（図示せず）の形成などの必要なプロセスを経
て、目的とするＭＯＳ型半導体装置を完成させる。
Ａｌ配線（図示せず）の形成などの必要なプロセスを経
て、目的とするＭＯＳ型半導体装置を完成させる。
【０００９】
【発明が解決しようとする課題】しかしながら、上述の
従来のＭＯＳ型半導体装置の製造方法においては、スパ
ッタリング法によりＴｉＮ膜１０７を堆積させる前にコ
ンタクトホール１０６の内部におけるｎ+ 型拡散層１０
４の表面に形成された自然酸化膜（図示せず）がＴｉＮ
膜１０７とｎ+ 型拡散層１０４との間に存在することに
より、ＴｉＮ膜１０７とｎ+ 型拡散層１０４とのコンタ
クト抵抗を十分に低くすることができないという問題が
あった。
従来のＭＯＳ型半導体装置の製造方法においては、スパ
ッタリング法によりＴｉＮ膜１０７を堆積させる前にコ
ンタクトホール１０６の内部におけるｎ+ 型拡散層１０
４の表面に形成された自然酸化膜（図示せず）がＴｉＮ
膜１０７とｎ+ 型拡散層１０４との間に存在することに
より、ＴｉＮ膜１０７とｎ+ 型拡散層１０４とのコンタ
クト抵抗を十分に低くすることができないという問題が
あった。
【００１０】したがって、この発明の目的は、拡散層と
それにコンタクトさせる窒化チタンなどからなる導電体
層とのコンタクト抵抗を十分に低くすることができる半
導体装置の製造方法を提供することにある。
それにコンタクトさせる窒化チタンなどからなる導電体
層とのコンタクト抵抗を十分に低くすることができる半
導体装置の製造方法を提供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、この発明は、半導体基体中に設けられた拡散層に導
電体層をコンタクトさせる半導体装置の製造方法におい
て、拡散層上に導電体層を形成した後、導電体層の上か
ら元素をイオン注入するようにしたことを特徴とするも
のである。
に、この発明は、半導体基体中に設けられた拡散層に導
電体層をコンタクトさせる半導体装置の製造方法におい
て、拡散層上に導電体層を形成した後、導電体層の上か
ら元素をイオン注入するようにしたことを特徴とするも
のである。
【００１２】この発明においては、好適には、イオン注
入された元素の分布のピークがほぼ拡散層と導電体層と
の界面の近傍に位置するようにする。これは、イオン注
入のエネルギーを適切に選ぶことにより容易に達成する
ことができる。
入された元素の分布のピークがほぼ拡散層と導電体層と
の界面の近傍に位置するようにする。これは、イオン注
入のエネルギーを適切に選ぶことにより容易に達成する
ことができる。
【００１３】この発明の一実施形態においては、イオン
注入する元素は、半導体基体に対して中性な元素、すな
わち半導体基体に対してｎ型不純物（ドナー不純物）に
もｐ型不純物（アクセプタ不純物）にもならない元素で
ある。
注入する元素は、半導体基体に対して中性な元素、すな
わち半導体基体に対してｎ型不純物（ドナー不純物）に
もｐ型不純物（アクセプタ不純物）にもならない元素で
ある。
【００１４】この発明の他の一実施形態においては、イ
オン注入する元素は、拡散層と同一導電型の不純物、す
なわち拡散層がｎ型である場合にはｎ型不純物、ｐ型で
ある場合にはｐ型不純物である。
オン注入する元素は、拡散層と同一導電型の不純物、す
なわち拡散層がｎ型である場合にはｎ型不純物、ｐ型で
ある場合にはｐ型不純物である。
【００１５】この発明において、典型的には、半導体基
体はシリコンからなる。また、導電体層は、典型的には
高融点金属化合物、例えばＴｉＮ、Ｃｏ2 Ｎ、ＴｉＣな
どからなるが、Ａｌや多結晶Ｓｉなどからなるものであ
ってもよい。
体はシリコンからなる。また、導電体層は、典型的には
高融点金属化合物、例えばＴｉＮ、Ｃｏ2 Ｎ、ＴｉＣな
どからなるが、Ａｌや多結晶Ｓｉなどからなるものであ
ってもよい。
【００１６】この発明において、半導体装置は、各種の
ものであってよいが、一例を挙げると、完全ＣＭＯＳ型
スタティックＲＡＭである。
ものであってよいが、一例を挙げると、完全ＣＭＯＳ型
スタティックＲＡＭである。
【００１７】
【作用】上述のように構成されたこの発明による半導体
装置の製造方法によれば、導電体層の上から元素をイオ
ン注入していることにより、導電体層を形成する前に拡
散層の表面に形成された自然酸化膜を破壊することがで
きる。特に、イオン注入のエネルギーを、イオン注入さ
れた元素の分布のピークがほぼ拡散層と導電体層との界
面の近傍に位置するように選ぶことにより、拡散層の表
面に形成された自然酸化膜を有効に破壊することができ
る。
装置の製造方法によれば、導電体層の上から元素をイオ
ン注入していることにより、導電体層を形成する前に拡
散層の表面に形成された自然酸化膜を破壊することがで
きる。特に、イオン注入のエネルギーを、イオン注入さ
れた元素の分布のピークがほぼ拡散層と導電体層との界
面の近傍に位置するように選ぶことにより、拡散層の表
面に形成された自然酸化膜を有効に破壊することができ
る。
【００１８】
【実施例】以下、この発明の実施例について図面を参照
しながら説明する。なお、実施例の全図において、同一
または対応する部分には同一の符号を付す。
しながら説明する。なお、実施例の全図において、同一
または対応する部分には同一の符号を付す。
【００１９】図１はこの発明の第１実施例によるＭＯＳ
型半導体装置の製造方法を示す断面図である。
型半導体装置の製造方法を示す断面図である。
【００２０】この第１実施例によるＭＯＳ型半導体装置
の製造方法においては、まず、図１Ａに示すように、例
えばｐ型Ｓｉ基板１の表面を選択的に熱酸化することに
よりＳｉＯ2 膜からなるフィールド絶縁膜２を形成して
素子間分離を行った後、このフィールド絶縁膜２で囲ま
れた活性領域の表面に熱酸化法によりＳｉＯ2 膜からな
るゲート絶縁膜３を形成する。ここで、フィールド絶縁
膜２の膜厚は例えば４００ｎｍ、ゲート絶縁膜３の膜厚
は例えば１６ｎｍである。
の製造方法においては、まず、図１Ａに示すように、例
えばｐ型Ｓｉ基板１の表面を選択的に熱酸化することに
よりＳｉＯ2 膜からなるフィールド絶縁膜２を形成して
素子間分離を行った後、このフィールド絶縁膜２で囲ま
れた活性領域の表面に熱酸化法によりＳｉＯ2 膜からな
るゲート絶縁膜３を形成する。ここで、フィールド絶縁
膜２の膜厚は例えば４００ｎｍ、ゲート絶縁膜３の膜厚
は例えば１６ｎｍである。
【００２１】次に、ゲート絶縁膜３を介してｐ型Ｓｉ基
板１中にソース領域およびドレイン領域形成用のｎ型不
純物、例えばＡｓをイオン注入し、さらに注入不純物の
電気的活性化のための熱処理を行って、図１Ｂに示すよ
うに、ソース領域またはドレイン領域を構成するｎ+ 型
拡散層４を形成する。ここで、Ａｓのイオン注入の条件
は、例えばエネルギー５０ｋｅＶ、ドーズ量３×１０15
ｃｍ-2である。また、注入不純物の電気的活性化のため
の熱処理は、例えばＲＴＡ（Rapid Thermal Annealing)
法により窒素（Ｎ2 ）雰囲気中で１０５０℃、１０秒の
条件で行う。
板１中にソース領域およびドレイン領域形成用のｎ型不
純物、例えばＡｓをイオン注入し、さらに注入不純物の
電気的活性化のための熱処理を行って、図１Ｂに示すよ
うに、ソース領域またはドレイン領域を構成するｎ+ 型
拡散層４を形成する。ここで、Ａｓのイオン注入の条件
は、例えばエネルギー５０ｋｅＶ、ドーズ量３×１０15
ｃｍ-2である。また、注入不純物の電気的活性化のため
の熱処理は、例えばＲＴＡ（Rapid Thermal Annealing)
法により窒素（Ｎ2 ）雰囲気中で１０５０℃、１０秒の
条件で行う。
【００２２】次に、図１Ｃに示すように、例えばＣＶＤ
法により全面に例えばＳｉＯ2 膜からなる層間絶縁膜５
を堆積させた後、ｎ+ 型拡散層４上におけるこの層間絶
縁膜５およびゲート絶縁膜３の所定部分をエッチング除
去してコンタクトホール６を形成する。ここで、層間絶
縁膜５の膜厚は例えば２００ｎｍである。
法により全面に例えばＳｉＯ2 膜からなる層間絶縁膜５
を堆積させた後、ｎ+ 型拡散層４上におけるこの層間絶
縁膜５およびゲート絶縁膜３の所定部分をエッチング除
去してコンタクトホール６を形成する。ここで、層間絶
縁膜５の膜厚は例えば２００ｎｍである。
【００２３】次に、図１Ｄに示すように、例えばスパッ
タリング法により全面にＴｉＮ膜７を堆積させた後、こ
のＴｉＮ膜７の上から例えばＳｉをイオン注入する（図
１Ｄにおいて、注入されたＳｉを黒丸で示す）。このＳ
ｉのイオン注入のエネルギーは、注入されたＳｉの分布
のピークがＴｉＮ膜７とｎ+ 型拡散層４との界面の近傍
に位置するように選ぶ。このＳｉのイオン注入の条件
は、例えばＴｉＮ膜７の膜厚が７０ｎｍであるとき、注
入エネルギー８０ｋｅＶ、ドーズ量３×１０15ｃｍ-2で
ある。このＳｉのイオン注入により、スパッタリング法
によりＴｉＮ膜７を堆積させる前にｎ+ 型拡散層４の表
面に形成された自然酸化膜（図示せず）が破壊される。
この後、例えばＲＴＡ法によりＮ2 雰囲気中で１０００
℃、１０秒の条件で熱処理を行い、イオン注入により生
じた損傷を回復させるとともに、ＴｉＮ膜７とｎ+ 型拡
散層４とのコンタクトを十分にとる。
タリング法により全面にＴｉＮ膜７を堆積させた後、こ
のＴｉＮ膜７の上から例えばＳｉをイオン注入する（図
１Ｄにおいて、注入されたＳｉを黒丸で示す）。このＳ
ｉのイオン注入のエネルギーは、注入されたＳｉの分布
のピークがＴｉＮ膜７とｎ+ 型拡散層４との界面の近傍
に位置するように選ぶ。このＳｉのイオン注入の条件
は、例えばＴｉＮ膜７の膜厚が７０ｎｍであるとき、注
入エネルギー８０ｋｅＶ、ドーズ量３×１０15ｃｍ-2で
ある。このＳｉのイオン注入により、スパッタリング法
によりＴｉＮ膜７を堆積させる前にｎ+ 型拡散層４の表
面に形成された自然酸化膜（図示せず）が破壊される。
この後、例えばＲＴＡ法によりＮ2 雰囲気中で１０００
℃、１０秒の条件で熱処理を行い、イオン注入により生
じた損傷を回復させるとともに、ＴｉＮ膜７とｎ+ 型拡
散層４とのコンタクトを十分にとる。
【００２４】次に、図１Ｅに示すように、ＴｉＮ膜７を
エッチングにより所定形状にパターニングする。
エッチングにより所定形状にパターニングする。
【００２５】次に、ＴｉＮ膜７にコンタクトするＡｌ配
線（図示せず）の形成などの必要なプロセスを経て、目
的とするＭＯＳ型半導体装置を完成させる。
線（図示せず）の形成などの必要なプロセスを経て、目
的とするＭＯＳ型半導体装置を完成させる。
【００２６】以上のように、この第１実施例によれば、
ＴｉＮ膜７を全面に堆積させた後にこのＴｉＮ膜７とｎ
+ 型拡散層４との界面の近傍にその分布のピークが位置
するエネルギーでＳｉをイオン注入していることによ
り、ＴｉＮ膜７を堆積させる前にｎ+ 型拡散層４の表面
に形成された自然酸化膜を有効かつ確実に破壊すること
ができる。これによって、ＴｉＮ膜７とｎ+ 型拡散層４
とを直接コンタクトさせることができるので、ＴｉＮ膜
７とｎ+ 型拡散層４とのコンタクト抵抗を従来に比べて
十分に低くすることができる。
ＴｉＮ膜７を全面に堆積させた後にこのＴｉＮ膜７とｎ
+ 型拡散層４との界面の近傍にその分布のピークが位置
するエネルギーでＳｉをイオン注入していることによ
り、ＴｉＮ膜７を堆積させる前にｎ+ 型拡散層４の表面
に形成された自然酸化膜を有効かつ確実に破壊すること
ができる。これによって、ＴｉＮ膜７とｎ+ 型拡散層４
とを直接コンタクトさせることができるので、ＴｉＮ膜
７とｎ+ 型拡散層４とのコンタクト抵抗を従来に比べて
十分に低くすることができる。
【００２７】図２はこの発明の第２実施例によるＭＯＳ
型半導体装置の製造方法を示す断面図である。
型半導体装置の製造方法を示す断面図である。
【００２８】この第２実施例によるＭＯＳ型半導体装置
の製造方法においては、まず、図２Ａに示すように、ｐ
型Ｓｉ基板１の表面にフィールド絶縁膜２を選択的に形
成して素子間分離を行った後、このフィールド絶縁膜２
で囲まれた活性領域の表面にゲート絶縁膜３を形成す
る。
の製造方法においては、まず、図２Ａに示すように、ｐ
型Ｓｉ基板１の表面にフィールド絶縁膜２を選択的に形
成して素子間分離を行った後、このフィールド絶縁膜２
で囲まれた活性領域の表面にゲート絶縁膜３を形成す
る。
【００２９】次に、図２Ｂに示すように、ゲート絶縁膜
３を介してｐ型Ｓｉ基板１中に例えばＡｓをイオン注入
し、その後熱処理を行うことにより、ソース領域または
ドレイン領域を構成するｎ+ 型拡散層４を形成する。こ
こまでは、第１実施例によるＭＯＳ型半導体装置の製造
方法と同様である。
３を介してｐ型Ｓｉ基板１中に例えばＡｓをイオン注入
し、その後熱処理を行うことにより、ソース領域または
ドレイン領域を構成するｎ+ 型拡散層４を形成する。こ
こまでは、第１実施例によるＭＯＳ型半導体装置の製造
方法と同様である。
【００３０】次に、図２Ｃに示すように、例えばＣＶＤ
法により全面にＳｉＯ2 膜からなる層間絶縁膜５を堆積
させた後、ｎ+ 型拡散層４の一端部におけるこの層間絶
縁膜５、フィールド絶縁膜２およびゲート絶縁膜３の所
定部分をエッチング除去してコンタクトホール６を形成
する。すなわち、フィールド絶縁膜２とゲート絶縁膜３
とにまたがるようにコンタクトホール６を形成する。こ
の時点では、このコンタクトホール６の内部には、ｎ+
型拡散層４が形成されていない領域が存在している。
法により全面にＳｉＯ2 膜からなる層間絶縁膜５を堆積
させた後、ｎ+ 型拡散層４の一端部におけるこの層間絶
縁膜５、フィールド絶縁膜２およびゲート絶縁膜３の所
定部分をエッチング除去してコンタクトホール６を形成
する。すなわち、フィールド絶縁膜２とゲート絶縁膜３
とにまたがるようにコンタクトホール６を形成する。こ
の時点では、このコンタクトホール６の内部には、ｎ+
型拡散層４が形成されていない領域が存在している。
【００３１】次に、図２Ｄに示すように、例えばスパッ
タリング法により全面にＴｉＮ膜７を堆積させた後、こ
のＴｉＮ膜７の上からｎ型不純物、例えばＡｓをイオン
注入する（図２Ｄにおいて、注入されたＡｓを黒丸で示
す）。このＡｓのイオン注入のエネルギーは、注入され
たＡｓの分布のピークがＴｉＮ膜７とｎ+ 型拡散層４と
の界面の近傍に位置するように選ぶ。このＡｓのイオン
注入の条件は、例えばＴｉＮ膜７の膜厚が７０ｎｍであ
るとき、注入エネルギー１７０ｋｅＶ、ドーズ量３×１
０15ｃｍ-2である。このＡｓのイオン注入により、Ｔｉ
Ｎ膜７を堆積させる前にｎ+ 型拡散層４の表面に形成さ
れた自然酸化膜（図示せず）が破壊されるとともに、コ
ンタクトホール６の内部全体にｎ+ 型拡散層４が広がっ
て形成される。この後、例えばＲＴＡ法によりＮ2 雰囲
気中で１０００℃、１０秒の条件で熱処理を行う。これ
によって、イオン注入により生じた損傷を回復させると
ともに、ＴｉＮ膜７とｎ+ 型拡散層４とのコンタクトを
十分にとる。
タリング法により全面にＴｉＮ膜７を堆積させた後、こ
のＴｉＮ膜７の上からｎ型不純物、例えばＡｓをイオン
注入する（図２Ｄにおいて、注入されたＡｓを黒丸で示
す）。このＡｓのイオン注入のエネルギーは、注入され
たＡｓの分布のピークがＴｉＮ膜７とｎ+ 型拡散層４と
の界面の近傍に位置するように選ぶ。このＡｓのイオン
注入の条件は、例えばＴｉＮ膜７の膜厚が７０ｎｍであ
るとき、注入エネルギー１７０ｋｅＶ、ドーズ量３×１
０15ｃｍ-2である。このＡｓのイオン注入により、Ｔｉ
Ｎ膜７を堆積させる前にｎ+ 型拡散層４の表面に形成さ
れた自然酸化膜（図示せず）が破壊されるとともに、コ
ンタクトホール６の内部全体にｎ+ 型拡散層４が広がっ
て形成される。この後、例えばＲＴＡ法によりＮ2 雰囲
気中で１０００℃、１０秒の条件で熱処理を行う。これ
によって、イオン注入により生じた損傷を回復させると
ともに、ＴｉＮ膜７とｎ+ 型拡散層４とのコンタクトを
十分にとる。
【００３２】次に、図２Ｅに示すように、ＴｉＮ膜７を
エッチングにより所定形状にパターニングする。
エッチングにより所定形状にパターニングする。
【００３３】次に、ＴｉＮ膜７にコンタクトするＡｌ配
線（図示せず）の形成などの必要なプロセスを経て、目
的とするＭＯＳ型半導体装置を完成させる。
線（図示せず）の形成などの必要なプロセスを経て、目
的とするＭＯＳ型半導体装置を完成させる。
【００３４】以上のように、この第２実施例によれば、
ＴｉＮ膜７を全面に堆積させた後にこのＴｉＮ膜７とｎ
+ 型拡散層４との界面の近傍にその分布のピークが位置
するエネルギーでＡｓをイオン注入していることによ
り、ＴｉＮ膜７を堆積させる前にｎ+ 型拡散層４の表面
に形成された自然酸化膜を有効かつ確実に破壊すること
ができる。これによって、ＴｉＮ膜７とｎ+ 型拡散層４
とのコンタクト抵抗を従来に比べて十分に低くすること
ができる。また、コンタクトホール６の形成直後にはそ
の内部にｎ+ 型拡散層４が形成されていない領域が存在
していたが、このコンタクトホール６を通じてｐ型Ｓｉ
基板４中にＡｓがイオン注入されることにより、このコ
ンタクトホール６の内部全体にｎ+ 型拡散層４が形成さ
れるため、これによってもＴｉＮ膜７とｎ+ 型拡散層４
とのコンタクト抵抗を低くすることができる。
ＴｉＮ膜７を全面に堆積させた後にこのＴｉＮ膜７とｎ
+ 型拡散層４との界面の近傍にその分布のピークが位置
するエネルギーでＡｓをイオン注入していることによ
り、ＴｉＮ膜７を堆積させる前にｎ+ 型拡散層４の表面
に形成された自然酸化膜を有効かつ確実に破壊すること
ができる。これによって、ＴｉＮ膜７とｎ+ 型拡散層４
とのコンタクト抵抗を従来に比べて十分に低くすること
ができる。また、コンタクトホール６の形成直後にはそ
の内部にｎ+ 型拡散層４が形成されていない領域が存在
していたが、このコンタクトホール６を通じてｐ型Ｓｉ
基板４中にＡｓがイオン注入されることにより、このコ
ンタクトホール６の内部全体にｎ+ 型拡散層４が形成さ
れるため、これによってもＴｉＮ膜７とｎ+ 型拡散層４
とのコンタクト抵抗を低くすることができる。
【００３５】この第２実施例によるＭＯＳ型半導体装置
の製造方法は、例えば、完全ＣＭＯＳ型スタティックＲ
ＡＭにおける局部的な相互配線においてＴｉＮ膜などと
Ｓｉ基板中の拡散層との接続を行う場合に応用すること
ができる。この場合、拡散層上に形成された自然酸化膜
を破壊するためにイオン注入する元素として中性のもの
（例えば、Ｓｉ）を用いることにより、ＴｉＮ膜とｎ+
型拡散層とのコンタクト部のコンタクト抵抗、および、
ＴｉＮ膜とｐ+ 型拡散層とのコンタクト部のコンタクト
抵抗をともに十分に低くすることができる。
の製造方法は、例えば、完全ＣＭＯＳ型スタティックＲ
ＡＭにおける局部的な相互配線においてＴｉＮ膜などと
Ｓｉ基板中の拡散層との接続を行う場合に応用すること
ができる。この場合、拡散層上に形成された自然酸化膜
を破壊するためにイオン注入する元素として中性のもの
（例えば、Ｓｉ）を用いることにより、ＴｉＮ膜とｎ+
型拡散層とのコンタクト部のコンタクト抵抗、および、
ＴｉＮ膜とｐ+ 型拡散層とのコンタクト部のコンタクト
抵抗をともに十分に低くすることができる。
【００３６】以上、この発明の実施例につき具体的に説
明したが、この発明は、上述の実施例に限定されるもの
でなく、この発明の技術的思想に基づく各種の変形が可
能である。
明したが、この発明は、上述の実施例に限定されるもの
でなく、この発明の技術的思想に基づく各種の変形が可
能である。
【００３７】例えば、上述の第１実施例および第２実施
例においては、ｎ+ 型拡散層４の表面に形成された自然
酸化膜を破壊するためのイオン注入を、ＴｉＮ膜７の堆
積後そのパターニング前に行っているが、このイオン注
入は、ＴｉＮ膜７のパターニング後に行ってもよい。
例においては、ｎ+ 型拡散層４の表面に形成された自然
酸化膜を破壊するためのイオン注入を、ＴｉＮ膜７の堆
積後そのパターニング前に行っているが、このイオン注
入は、ＴｉＮ膜７のパターニング後に行ってもよい。
【００３８】また、上述の第１実施例および第２実施例
においては、この発明をＭＯＳ型半導体装置の製造に適
用した場合について説明したが、この発明は、例えばバ
イポーラ型半導体装置やバイポーラ−ＣＭＯＳ型半導体
装置などの製造に適用することも可能である。
においては、この発明をＭＯＳ型半導体装置の製造に適
用した場合について説明したが、この発明は、例えばバ
イポーラ型半導体装置やバイポーラ−ＣＭＯＳ型半導体
装置などの製造に適用することも可能である。
【００３９】
【発明の効果】以上説明したように、この発明によれ
ば、拡散層上に導電体層を形成した後、その導電体層の
上から元素をイオン注入するようにしていることによ
り、導電体層を形成する前に拡散層の表面に形成された
自然酸化膜を破壊することができ、これによって窒化チ
タンなどからなる導電体層と拡散層とのコンタクト抵抗
を十分に低くすることができる。
ば、拡散層上に導電体層を形成した後、その導電体層の
上から元素をイオン注入するようにしていることによ
り、導電体層を形成する前に拡散層の表面に形成された
自然酸化膜を破壊することができ、これによって窒化チ
タンなどからなる導電体層と拡散層とのコンタクト抵抗
を十分に低くすることができる。
【図１】この発明の第１実施例によるＭＯＳ型半導体装
置の製造方法を説明するための断面図である。
置の製造方法を説明するための断面図である。
【図２】この発明の第２実施例によるＭＯＳ型半導体装
置の製造方法を説明するための断面図である。
置の製造方法を説明するための断面図である。
【図３】従来のＭＯＳ型半導体装置の製造方法を説明す
るための断面図である。
るための断面図である。
１ ｐ型Ｓｉ基板 ２ フィールド絶縁膜 ３ ゲート絶縁膜 ４ ｎ+ 型拡散層 ５ 層間絶縁膜 ６ コンタクトホール ７ ＴｉＮ膜
Claims (8)
- 【請求項１】 半導体基体中に設けられた拡散層に導電
体層をコンタクトさせる半導体装置の製造方法におい
て、 上記拡散層上に上記導電体層を形成した後、上記導電体
層の上から元素をイオン注入するようにしたことを特徴
とする半導体装置の製造方法。 - 【請求項２】 上記イオン注入された元素の分布のピー
クがほぼ上記拡散層と上記導電体層との界面の近傍に位
置するようにしたことを特徴とする請求項１記載の半導
体装置の製造方法。 - 【請求項３】 上記元素は上記半導体基体に対して中性
な元素であることを特徴とする請求項１記載の半導体装
置の製造方法。 - 【請求項４】 上記元素は上記拡散層と同一導電型の不
純物であることを特徴とする請求項１記載の半導体装置
の製造方法。 - 【請求項５】 上記半導体基体はシリコンからなること
を特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項６】 上記導電体層は高融点金属化合物からな
ることを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項７】 上記高融点金属化合物は窒化チタンであ
ることを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項８】 上記半導体装置は完全ＣＭＯＳ型スタテ
ィックＲＡＭであることを特徴とする請求項１記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8609095A JPH08264651A (ja) | 1995-03-17 | 1995-03-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8609095A JPH08264651A (ja) | 1995-03-17 | 1995-03-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08264651A true JPH08264651A (ja) | 1996-10-11 |
Family
ID=13877021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8609095A Pending JPH08264651A (ja) | 1995-03-17 | 1995-03-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08264651A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7329599B1 (en) * | 2005-03-16 | 2008-02-12 | Advanced Micro Devices, Inc. | Method for fabricating a semiconductor device |
| JP2020061589A (ja) * | 2015-08-26 | 2020-04-16 | 株式会社Ｓｃｒｅｅｎホールディングス | 熱処理方法および熱処理装置 |
-
1995
- 1995-03-17 JP JP8609095A patent/JPH08264651A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7329599B1 (en) * | 2005-03-16 | 2008-02-12 | Advanced Micro Devices, Inc. | Method for fabricating a semiconductor device |
| JP2020061589A (ja) * | 2015-08-26 | 2020-04-16 | 株式会社Ｓｃｒｅｅｎホールディングス | 熱処理方法および熱処理装置 |
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