JPH08264534A - 配線形成方法 - Google Patents
配線形成方法Info
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- JPH08264534A JPH08264534A JP6578595A JP6578595A JPH08264534A JP H08264534 A JPH08264534 A JP H08264534A JP 6578595 A JP6578595 A JP 6578595A JP 6578595 A JP6578595 A JP 6578595A JP H08264534 A JPH08264534 A JP H08264534A
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Abstract
(57)【要約】
【目的】 研磨により絶縁層に埋込み配線を形成する方
法に関し、平坦かつ金属汚染の少ない配線を形成する。 【構成】 凹凸のある基板１上にＳＯＧを絶縁層３と
して形成し，絶縁層３表面に形成された窪み５を埋めて
金属層４を堆積し，絶縁層３をストッパとする研磨によ
り金属層４を選択的に除去して窪み５内に埋込み配線を
形成し，次いで，絶縁層３を選択的に研磨して絶縁層３
上面を平坦にする。
法に関し、平坦かつ金属汚染の少ない配線を形成する。 【構成】 凹凸のある基板１上にＳＯＧを絶縁層３と
して形成し，絶縁層３表面に形成された窪み５を埋めて
金属層４を堆積し，絶縁層３をストッパとする研磨によ
り金属層４を選択的に除去して窪み５内に埋込み配線を
形成し，次いで，絶縁層３を選択的に研磨して絶縁層３
上面を平坦にする。
Description
【０００１】
【産業上の利用分野】本発明は，研磨を用いて形成する
埋込み配線の形成方法に関し，特に半導体装置の埋込み
配線の形成方法に関する。
埋込み配線の形成方法に関し，特に半導体装置の埋込み
配線の形成方法に関する。
【０００２】埋込み配線の形成には，基板上に堆積され
た絶縁層に溝状，穴状又は板状の窪みを形成し，その窪
みを埋め込む金属層を基板上全面に堆積した後，研磨す
ることにより，窪みに埋め込まれた金属を配線として残
し，それ以外の絶縁層上面に堆積した金属を除去して配
線を形成するＣＭＰ（化学機械的ポリッシング）法が採
用されている。
た絶縁層に溝状，穴状又は板状の窪みを形成し，その窪
みを埋め込む金属層を基板上全面に堆積した後，研磨す
ることにより，窪みに埋め込まれた金属を配線として残
し，それ以外の絶縁層上面に堆積した金属を除去して配
線を形成するＣＭＰ（化学機械的ポリッシング）法が採
用されている。
【０００３】かかる埋込み配線が形成された基板表面
は，後にその上に多層に配線を形成するために平坦に研
磨される必要がある。また，汚染による半導体装置の品
質劣化を回避するため，研磨後の表面の金属汚染は少な
いことが望ましい。
は，後にその上に多層に配線を形成するために平坦に研
磨される必要がある。また，汚染による半導体装置の品
質劣化を回避するため，研磨後の表面の金属汚染は少な
いことが望ましい。
【０００４】そこで，金属汚染が少ない埋込み配線形成
方法，及び，表面を平坦にかつ金属汚染が少ない方法で
埋込み配線を形成する方法が必要とされている。
方法，及び，表面を平坦にかつ金属汚染が少ない方法で
埋込み配線を形成する方法が必要とされている。
【０００５】
【従来の技術】絶縁層に埋め込まれた埋込み配線を表面
が平坦になるように形成するための従来の方法は，絶縁
層を研磨のストッパとし配線材料を選択的に研磨する研
磨剤（以下「金属研磨剤」という。）を用いる研磨によ
りなされていた。以下，従来例に沿って従来の埋込み配
線の形成方法を説明する。
が平坦になるように形成するための従来の方法は，絶縁
層を研磨のストッパとし配線材料を選択的に研磨する研
磨剤（以下「金属研磨剤」という。）を用いる研磨によ
りなされていた。以下，従来例に沿って従来の埋込み配
線の形成方法を説明する。
【０００６】図５は，従来の第一実施例断面工程図であ
り，ＭＯＳトランジスタに接続する配線の形成工程を表
している。図５（ａ）を参照して，先ず半導体基板１表
面にＬＯＣＯＳを用いて，素子形成領域を画定するフィ
ールド酸化膜２を形成する。次いで，周知の方法によ
り，素子形成領域にゲート電極７及びソース・ドレイン
領域を形成し，基板１全面にＣＶＤ法によりＳｉＯ2 か
らなる絶縁層３を堆積する。
り，ＭＯＳトランジスタに接続する配線の形成工程を表
している。図５（ａ）を参照して，先ず半導体基板１表
面にＬＯＣＯＳを用いて，素子形成領域を画定するフィ
ールド酸化膜２を形成する。次いで，周知の方法によ
り，素子形成領域にゲート電極７及びソース・ドレイン
領域を形成し，基板１全面にＣＶＤ法によりＳｉＯ2 か
らなる絶縁層３を堆積する。
【０００７】次いで，図５（ｂ）を参照して，絶縁層３
上面を平坦に研磨する。次いで，フォトリソグラフィを
用いてゲート電極７上面に開口するビアホール５ａ，及
びソース又はドレイン領域上にそれぞれ開口するコンタ
クトホール５ｂを開設し，配線を画定する窪み５とす
る。次いで，窪み５を埋め込む金属層４を，ＣＶＤ法を
用いて基板１上に堆積する。
上面を平坦に研磨する。次いで，フォトリソグラフィを
用いてゲート電極７上面に開口するビアホール５ａ，及
びソース又はドレイン領域上にそれぞれ開口するコンタ
クトホール５ｂを開設し，配線を画定する窪み５とす
る。次いで，窪み５を埋め込む金属層４を，ＣＶＤ法を
用いて基板１上に堆積する。
【０００８】次いで，図５（ｃ）を参照して，金属層４
を金属研磨剤を用いて研磨し，絶縁層３上面に堆積した
金属層４を除去する。このとき，絶縁層３は研磨ストッ
パとして機能し，その結果，窪み５に埋め込まれた金属
は，そのまま残されて埋込み配線８，例えはビア８ａ，
コンタクト配線８ｂが形成される。
を金属研磨剤を用いて研磨し，絶縁層３上面に堆積した
金属層４を除去する。このとき，絶縁層３は研磨ストッ
パとして機能し，その結果，窪み５に埋め込まれた金属
は，そのまま残されて埋込み配線８，例えはビア８ａ，
コンタクト配線８ｂが形成される。
【０００９】しかし，窪み５に埋め込んだ金属層４に
は，図５（ｂ）を参照して，窪みの表面中心から内部に
向かって延びる金属組成又は組織の異なる領域６（以下
「巣」という。）が発生する。この巣６は，金属研磨剤
により容易に研磨，腐蝕される結果，上記の方法で形成
された配線８には，図５（ｃ）を参照して，その表面に
凹みが生ずる。このため，配線８の信頼性が劣化する。
は，図５（ｂ）を参照して，窪みの表面中心から内部に
向かって延びる金属組成又は組織の異なる領域６（以下
「巣」という。）が発生する。この巣６は，金属研磨剤
により容易に研磨，腐蝕される結果，上記の方法で形成
された配線８には，図５（ｃ）を参照して，その表面に
凹みが生ずる。このため，配線８の信頼性が劣化する。
【００１０】さらに，金属を選択的に研磨する金属研磨
剤を用いると，金属層を除去した後の絶縁膜表面が金属
により汚染される。かかる汚染は半導体装置の信頼性を
著しく劣化する。
剤を用いると，金属層を除去した後の絶縁膜表面が金属
により汚染される。かかる汚染は半導体装置の信頼性を
著しく劣化する。
【００１１】研磨を用いて基板上の絶縁膜に埋込み配線
を形成する従来の第二の方法は，埋込み配線の材料であ
る金属と絶縁層とが同時に，即ち同一の研磨速度で研磨
される研磨剤を用いる方法である。次に，特公平６−８
２６６０に開示された内容に基づき，この方法を説明す
る。
を形成する従来の第二の方法は，埋込み配線の材料であ
る金属と絶縁層とが同時に，即ち同一の研磨速度で研磨
される研磨剤を用いる方法である。次に，特公平６−８
２６６０に開示された内容に基づき，この方法を説明す
る。
【００１２】図６は従来の第二実施例断面工程図であ
り，ＭＯＳトランジスタ上の配線の形成工程を表してい
る。図６（ａ）を参照して，基板１上のフィールド酸化
膜２で画定されたトランジスタ形成領域に，ゲート電極
７を有するＭＯＳトランジスタを形成する。次いで，基
板１全面に均一な厚さの絶縁膜３を堆積し，絶縁膜３に
ゲート電極７上面及びソース又はドレイン領域に開口す
るビアホール５ａ及びコンタクトホール５ｂを開設す
る。次いで，ビアホール及びコンタクトホールを埋め込
み，金属層４を基板全面に堆積する。
り，ＭＯＳトランジスタ上の配線の形成工程を表してい
る。図６（ａ）を参照して，基板１上のフィールド酸化
膜２で画定されたトランジスタ形成領域に，ゲート電極
７を有するＭＯＳトランジスタを形成する。次いで，基
板１全面に均一な厚さの絶縁膜３を堆積し，絶縁膜３に
ゲート電極７上面及びソース又はドレイン領域に開口す
るビアホール５ａ及びコンタクトホール５ｂを開設す
る。次いで，ビアホール及びコンタクトホールを埋め込
み，金属層４を基板全面に堆積する。
【００１３】次いで，絶縁膜３及び金属層４を同一速度
で研磨する条件下で研磨し，ビアホール５ａ及びコンタ
クトホール５ｂを埋め込む金属層４を残して，その他の
金属層４を除去する。この結果，図６（ｂ）を参照し
て，ゲート電極７に接続するビア８ａ及びソース，ドレ
インに接続するコンタクト配線８ｂが形成される。
で研磨する条件下で研磨し，ビアホール５ａ及びコンタ
クトホール５ｂを埋め込む金属層４を残して，その他の
金属層４を除去する。この結果，図６（ｂ）を参照し
て，ゲート電極７に接続するビア８ａ及びソース，ドレ
インに接続するコンタクト配線８ｂが形成される。
【００１４】この研磨は，絶縁膜３と金属層４とを同一
速度で研磨するから，研磨面は研磨前の形状如何によら
ず平面に研磨されるべきである。しかし，研磨速度は，
温度，研磨圧，研磨布の状態，研磨剤の組成若しくはＰ
Ｈ等の条件により微妙に変わるから，絶縁層３と金属層
４とを同一速度で研磨することは容易ではない。また，
金属層４について相当の研磨速度有する研磨剤は，一般
に研磨された絶縁膜３表面を金属で汚染し易い。さら
に，巣６を研磨又は腐蝕して配線８表面に窪みを生じや
すい。
速度で研磨するから，研磨面は研磨前の形状如何によら
ず平面に研磨されるべきである。しかし，研磨速度は，
温度，研磨圧，研磨布の状態，研磨剤の組成若しくはＰ
Ｈ等の条件により微妙に変わるから，絶縁層３と金属層
４とを同一速度で研磨することは容易ではない。また，
金属層４について相当の研磨速度有する研磨剤は，一般
に研磨された絶縁膜３表面を金属で汚染し易い。さら
に，巣６を研磨又は腐蝕して配線８表面に窪みを生じや
すい。
【００１５】従来の選択的に金属層を研磨する方法を用
いた場合の他の問題は，配線密度に粗密がある場合に生
ずる。図７は，従来の第三実施例端面工程図であり，配
線密度の粗密がある場合の配線の断面形状を表してい
る。
いた場合の他の問題は，配線密度に粗密がある場合に生
ずる。図７は，従来の第三実施例端面工程図であり，配
線密度の粗密がある場合の配線の断面形状を表してい
る。
【００１６】図７（ａ）を参照して，基板１上にエッチ
ストッパ１０として窒化シリコン薄膜を堆積し，その上
にＣＶＤ法により絶縁層３としてシリコン酸化膜を平坦
に堆積する。ついで，フォトエッチングにより，エッチ
ストッパ１０をエッチング用のストッパとして用い，絶
縁層３に配線８を画定する窪み５を開設する。次いで，
窪み５を埋め込む金属層４を基板１上全面に堆積する。
次いで，金属研磨剤を用いて金属層４を平坦に研磨し，
図７（ｂ）を参照して，絶縁層３上の金属層４を除去し
て，埋込み配線８を形成する。
ストッパ１０として窒化シリコン薄膜を堆積し，その上
にＣＶＤ法により絶縁層３としてシリコン酸化膜を平坦
に堆積する。ついで，フォトエッチングにより，エッチ
ストッパ１０をエッチング用のストッパとして用い，絶
縁層３に配線８を画定する窪み５を開設する。次いで，
窪み５を埋め込む金属層４を基板１上全面に堆積する。
次いで，金属研磨剤を用いて金属層４を平坦に研磨し，
図７（ｂ）を参照して，絶縁層３上の金属層４を除去し
て，埋込み配線８を形成する。
【００１７】この方法では，研磨ストッパの機能をする
酸化膜２が，配線８が密に配設される密配線領域１１で
は研磨されて薄くなり，一方配線８が粗に配設される粗
配線領域１２では余り研磨されず厚いままに残る。その
結果，密配線領域１１の研磨面に凹部１１ａを生ずる。
通常，半導体装置の多層配線では，密配線領域を重畳し
て配置する場合が多い。かかる場合，図７（ｃ）を参照
して，層間絶縁膜１３を挟んで上層の絶縁層３１に形成
された密配線領域１１の表面が，下層の凹部と重畳する
ため，深い凹部１１ａを形成する。このため，多層配線
の形成が困難になる。
酸化膜２が，配線８が密に配設される密配線領域１１で
は研磨されて薄くなり，一方配線８が粗に配設される粗
配線領域１２では余り研磨されず厚いままに残る。その
結果，密配線領域１１の研磨面に凹部１１ａを生ずる。
通常，半導体装置の多層配線では，密配線領域を重畳し
て配置する場合が多い。かかる場合，図７（ｃ）を参照
して，層間絶縁膜１３を挟んで上層の絶縁層３１に形成
された密配線領域１１の表面が，下層の凹部と重畳する
ため，深い凹部１１ａを形成する。このため，多層配線
の形成が困難になる。
【００１８】
【発明が解決しようとする課題】上述したように，金属
層を選択性に研磨する金属研磨剤を用いて金属層を除去
する従来の埋込み配線の形成方法では，金属層中の巣が
研磨又は腐蝕されて埋込み配線の表面に凹みを形成する
ため，平坦化が難しくかつ配線の信頼性が劣るという問
題がある。また，研磨面が金属で汚染されるという問題
がある。さらに，配線密度の高い領域の配線及び絶縁層
の厚さが薄くなり平坦化が難しいという問題がある。
層を選択性に研磨する金属研磨剤を用いて金属層を除去
する従来の埋込み配線の形成方法では，金属層中の巣が
研磨又は腐蝕されて埋込み配線の表面に凹みを形成する
ため，平坦化が難しくかつ配線の信頼性が劣るという問
題がある。また，研磨面が金属で汚染されるという問題
がある。さらに，配線密度の高い領域の配線及び絶縁層
の厚さが薄くなり平坦化が難しいという問題がある。
【００１９】本発明は，絶縁層をスピン塗布ガラス（以
下「ＳＯＧ」という。）で形成し，金属研磨剤を用いて
絶縁層上の金属層を除去したのち絶縁層を選択的に研磨
することで平坦面な研磨面とするもので，平坦なかつ金
属汚染が少ない埋込み配線の形成方法を提供することを
目的とする。また，金属層除去後に絶縁層の仕上げ研磨
工程を挿入することで，金属汚染を減少する。さらに，
配線密度の低い領域にダミーの埋込み配線を設けること
で，配線密度の粗密に起因する研磨量の変動を防止し，
平坦な配線を形成する方法を提供する。
下「ＳＯＧ」という。）で形成し，金属研磨剤を用いて
絶縁層上の金属層を除去したのち絶縁層を選択的に研磨
することで平坦面な研磨面とするもので，平坦なかつ金
属汚染が少ない埋込み配線の形成方法を提供することを
目的とする。また，金属層除去後に絶縁層の仕上げ研磨
工程を挿入することで，金属汚染を減少する。さらに，
配線密度の低い領域にダミーの埋込み配線を設けること
で，配線密度の粗密に起因する研磨量の変動を防止し，
平坦な配線を形成する方法を提供する。
【００２０】
【課題を解決するための手段】図１は本発明の第一実施
例断面工程図であり，フィールド酸化膜が形成された基
板上に埋込み配線を形成する工程を表している。
例断面工程図であり，フィールド酸化膜が形成された基
板上に埋込み配線を形成する工程を表している。
【００２１】図２は本発明の第二実施例断面工程図であ
り，配線密度に粗密がある場合の半導体装置の配線形成
工程を表している。上記の課題を解決するための本発明
の第一の構成は，図１を参照して，基板１上に設けられ
た絶縁層３に配線８を画定する窪み５を形成する工程
と，該絶縁層３上に該窪み５を埋込み金属層４を堆積す
る工程と，該金属層４の該窪み５に埋め込まれた部分を
該配線８として残し，該絶縁層３上に堆積された該金属
層４を除去する研磨工程とを有する配線形成方法におい
て，該絶縁層３は，スピン塗布ガラス（ＳＯＧ）層を含
み，該研磨工程は，該絶縁層３をストッパとし該金属層
４を選択的に除去して，該絶縁層３上面を表出する金属
研磨工程と，次いで，該絶縁層３を選択的に研磨して該
絶縁層３上面を平坦に研磨する平坦化研磨工程とを有す
ることを特徴として構成し，及び，第二の構成は，基板
１上に設けられた絶縁層３に配線８を画定する窪み５を
形成する工程と，該絶縁層３上に該窪み５を埋込み金属
層４を堆積する工程と，該金属層４の該窪み５に埋め込
まれた部分を該配線８として残し，該絶縁層３上に堆積
された該金属層４を除去する研磨工程とを有する配線形
成方法において，該研磨工程は，該絶縁層３をストッパ
とし該金属層４を選択的に除去して，該絶縁層３上面を
表出する金属研磨工程と，次いで，該絶縁層３を選択的
に研磨する仕上げ研磨工程とを有することを特徴として
構成し，及び，第三の構成は，図２を参照して，基板１
上に設けられた絶縁層３に配線８を画定する窪み５を形
成する工程と，該絶縁層３上に該窪み５を埋込み金属層
４を堆積する工程と，該金属層４の該窪み５に埋め込ま
れた部分を該配線８として残して，該絶縁層３上に堆積
された該金属層４を除去する研磨工程とを有する配線形
成方法において，該絶縁層３上の領域のうち該配線８が
粗に配設される領域に，該金属層４を除去する研磨工程
により該配線８と同時に形成されるダミー配線９を設け
たことを特徴として構成し，及び，第四の構成は，第一
〜第三の構成の配線形成方法において，該絶縁層３はシ
リコン酸化物からなり，該金属層４はタングステンから
なることを特徴として構成する。
り，配線密度に粗密がある場合の半導体装置の配線形成
工程を表している。上記の課題を解決するための本発明
の第一の構成は，図１を参照して，基板１上に設けられ
た絶縁層３に配線８を画定する窪み５を形成する工程
と，該絶縁層３上に該窪み５を埋込み金属層４を堆積す
る工程と，該金属層４の該窪み５に埋め込まれた部分を
該配線８として残し，該絶縁層３上に堆積された該金属
層４を除去する研磨工程とを有する配線形成方法におい
て，該絶縁層３は，スピン塗布ガラス（ＳＯＧ）層を含
み，該研磨工程は，該絶縁層３をストッパとし該金属層
４を選択的に除去して，該絶縁層３上面を表出する金属
研磨工程と，次いで，該絶縁層３を選択的に研磨して該
絶縁層３上面を平坦に研磨する平坦化研磨工程とを有す
ることを特徴として構成し，及び，第二の構成は，基板
１上に設けられた絶縁層３に配線８を画定する窪み５を
形成する工程と，該絶縁層３上に該窪み５を埋込み金属
層４を堆積する工程と，該金属層４の該窪み５に埋め込
まれた部分を該配線８として残し，該絶縁層３上に堆積
された該金属層４を除去する研磨工程とを有する配線形
成方法において，該研磨工程は，該絶縁層３をストッパ
とし該金属層４を選択的に除去して，該絶縁層３上面を
表出する金属研磨工程と，次いで，該絶縁層３を選択的
に研磨する仕上げ研磨工程とを有することを特徴として
構成し，及び，第三の構成は，図２を参照して，基板１
上に設けられた絶縁層３に配線８を画定する窪み５を形
成する工程と，該絶縁層３上に該窪み５を埋込み金属層
４を堆積する工程と，該金属層４の該窪み５に埋め込ま
れた部分を該配線８として残して，該絶縁層３上に堆積
された該金属層４を除去する研磨工程とを有する配線形
成方法において，該絶縁層３上の領域のうち該配線８が
粗に配設される領域に，該金属層４を除去する研磨工程
により該配線８と同時に形成されるダミー配線９を設け
たことを特徴として構成し，及び，第四の構成は，第一
〜第三の構成の配線形成方法において，該絶縁層３はシ
リコン酸化物からなり，該金属層４はタングステンから
なることを特徴として構成する。
【００２２】
【作用】本発明の第一の構成では，図１（ａ），（ｂ）
を参照して，先ず絶縁層３上に堆積した金属層４を，金
属層４を選択的に除去する研磨剤を用いた研磨により除
去し（以下「金属層除去工程」という。），絶縁層３の
窪み５に埋め込まれた金属層４を配線として残す。この
研磨は金属層４を選択的に除去する結果，研磨面に表出
した絶縁層３表面は堆積当初の絶縁層３の表面形状をそ
のまま保持している。
を参照して，先ず絶縁層３上に堆積した金属層４を，金
属層４を選択的に除去する研磨剤を用いた研磨により除
去し（以下「金属層除去工程」という。），絶縁層３の
窪み５に埋め込まれた金属層４を配線として残す。この
研磨は金属層４を選択的に除去する結果，研磨面に表出
した絶縁層３表面は堆積当初の絶縁層３の表面形状をそ
のまま保持している。
【００２３】かかる選択的研磨は，よく知られているよ
うに，例えば，絶縁層３の研磨速度よりも金属層４の研
磨速度が速い研磨剤，即ち既述の金属研磨剤を用いた研
磨によりなすことができる。なお，本明細書において
「配線」とは，金属配線であって，素子間を接続するた
めの線状の導電線，コンタクトホール及び板状のものを
含む。又，「ダミー配線」とは，「配線」と同一材料か
らなり，形状が「配線」と同様の線状，穴状，板状であ
って他と電気的接続がされないものをいう。
うに，例えば，絶縁層３の研磨速度よりも金属層４の研
磨速度が速い研磨剤，即ち既述の金属研磨剤を用いた研
磨によりなすことができる。なお，本明細書において
「配線」とは，金属配線であって，素子間を接続するた
めの線状の導電線，コンタクトホール及び板状のものを
含む。又，「ダミー配線」とは，「配線」と同一材料か
らなり，形状が「配線」と同様の線状，穴状，板状であ
って他と電気的接続がされないものをいう。
【００２４】第一の構成では，絶縁層３はＳＯＧ又はＳ
ＯＧ層を含む層からなる。このため，図１（ａ），
（ｂ）を参照して，基板１表面の凹凸が緩和され，ＣＶ
Ｄ法により堆積した酸化膜に較べて，絶縁層３の表面は
僅かな凹凸は残るものの著しく平坦にされている。本構
成では，続いて絶縁層３を選択的に研磨する研磨剤（以
下「絶縁層研磨剤」という。）を用いて，絶縁層３を研
磨する平坦化研磨を行う。この絶縁層３の研磨により，
ＳＯＧで平坦化された絶縁層３表面の僅かな凹凸は除去
され，より完全に平坦化される。
ＯＧ層を含む層からなる。このため，図１（ａ），
（ｂ）を参照して，基板１表面の凹凸が緩和され，ＣＶ
Ｄ法により堆積した酸化膜に較べて，絶縁層３の表面は
僅かな凹凸は残るものの著しく平坦にされている。本構
成では，続いて絶縁層３を選択的に研磨する研磨剤（以
下「絶縁層研磨剤」という。）を用いて，絶縁層３を研
磨する平坦化研磨を行う。この絶縁層３の研磨により，
ＳＯＧで平坦化された絶縁層３表面の僅かな凹凸は除去
され，より完全に平坦化される。
【００２５】本構成では，金属層除去工程直後に，窪み
５に埋め込まれた金属層４の表面に巣６に起因して凹み
を生ずるが，この凹みは，その後の平坦化研磨により除
去される。また，絶縁層研磨剤を用いる平坦化研磨で
は，巣６の研磨，腐蝕は殆ど無視できる大きさである。
従って，本構成では，絶縁層３と配線８の上面が同一平
面内にありかつ配線８上面の凹みがない極めて平坦な研
磨面が実現される。
５に埋め込まれた金属層４の表面に巣６に起因して凹み
を生ずるが，この凹みは，その後の平坦化研磨により除
去される。また，絶縁層研磨剤を用いる平坦化研磨で
は，巣６の研磨，腐蝕は殆ど無視できる大きさである。
従って，本構成では，絶縁層３と配線８の上面が同一平
面内にありかつ配線８上面の凹みがない極めて平坦な研
磨面が実現される。
【００２６】本発明の第二の構成では，金属層除去工程
の後に絶縁層研磨剤を用いた仕上げ研磨を行う。なお，
仕上げ研磨とは，研磨の最終工程に行う研磨であって，
通常の研磨より軽研磨圧の下で若しくは研磨剤を変えて
又は研磨圧及び研磨剤を変えてなされる短時間の研磨を
いう。かかる仕上げ研磨における研磨面の形状の変化及
び研磨量の増加は，通常は無視できる大きさである。本
発明の発明者は，仕上げ研磨により研磨面の金属汚染が
少なくなることを明らかにした。以下，この実験とその
結果を説明する。
の後に絶縁層研磨剤を用いた仕上げ研磨を行う。なお，
仕上げ研磨とは，研磨の最終工程に行う研磨であって，
通常の研磨より軽研磨圧の下で若しくは研磨剤を変えて
又は研磨圧及び研磨剤を変えてなされる短時間の研磨を
いう。かかる仕上げ研磨における研磨面の形状の変化及
び研磨量の増加は，通常は無視できる大きさである。本
発明の発明者は，仕上げ研磨により研磨面の金属汚染が
少なくなることを明らかにした。以下，この実験とその
結果を説明する。
【００２７】本実験では，図２を参照して，基板１上に
配線８及びダミー配線を形成し，その研磨直後の表面を
スクラバにより洗浄した後，０．５％弗酸水溶液で洗浄
した。次いで，基板１上に堆積した絶縁層３，配線８及
びダミー配線９の表層を弗硝酸蒸気に暴露して溶解し，
その溶液をＩＰＣ−ＭＳ（Inductively Coupled Plasma
Mass Spectrometry）により分析した。
配線８及びダミー配線を形成し，その研磨直後の表面を
スクラバにより洗浄した後，０．５％弗酸水溶液で洗浄
した。次いで，基板１上に堆積した絶縁層３，配線８及
びダミー配線９の表層を弗硝酸蒸気に暴露して溶解し，
その溶液をＩＰＣ−ＭＳ（Inductively Coupled Plasma
Mass Spectrometry）により分析した。
【００２８】金属研磨剤による金属層除去工程の後，
０．５分間の絶縁層研磨剤を用いた仕上げ研磨をした場
合，Ｎａが２．２×1010atoms/cm2 ，Ｋが１．６×1010
atoms/cm2 以下，Ｃａが１．２×1010atoms/cm2 ，Ａｌ
が２５×1010atoms/cm2 及びＦｅが１．１×1010atoms/
cm2 であった。他方，金属研磨剤による金属層除去工程
の直後では，Ｎａが２．１×1010atoms/cm2 ，Ｋが１．
６×1010atoms/cm2 以下，Ｃａが２．８×1010atoms/cm
2 ，Ａｌが１０２０×1010atoms/cm2 及びＦｅが１１×
1010atoms/cm2 であった。このことは，仕上げ研磨によ
りＡｌ及びＦｅ汚染がそれぞれ略１／２０及び１／１０
に減少したことを明らかにしている。なお，仕上げ研磨
の研磨圧は，軽荷重が好ましいが，基板１全面に研磨布
が一様に接触する圧力は必要である。
０．５分間の絶縁層研磨剤を用いた仕上げ研磨をした場
合，Ｎａが２．２×1010atoms/cm2 ，Ｋが１．６×1010
atoms/cm2 以下，Ｃａが１．２×1010atoms/cm2 ，Ａｌ
が２５×1010atoms/cm2 及びＦｅが１．１×1010atoms/
cm2 であった。他方，金属研磨剤による金属層除去工程
の直後では，Ｎａが２．１×1010atoms/cm2 ，Ｋが１．
６×1010atoms/cm2 以下，Ｃａが２．８×1010atoms/cm
2 ，Ａｌが１０２０×1010atoms/cm2 及びＦｅが１１×
1010atoms/cm2 であった。このことは，仕上げ研磨によ
りＡｌ及びＦｅ汚染がそれぞれ略１／２０及び１／１０
に減少したことを明らかにしている。なお，仕上げ研磨
の研磨圧は，軽荷重が好ましいが，基板１全面に研磨布
が一様に接触する圧力は必要である。
【００２９】さらに，基板上に絶縁層となる酸化膜をＣ
ＶＤ法により堆積し，その絶縁層上に厚さ５０nmの窒化
チタン層を堆積後，厚さ４００nmのタングステン層を金
属層として堆積した試料を用意した。この金属層及び窒
化チタン層を第一の実験の金属層除去工程と同一工程に
より除去した。その後さらに，０．５分間の仕上げ研磨
を行った試料と，金属層除去工程をそのまま０．５分間
継続してオーバポリッシュした試料とを作成した。これ
ら２種の試料の表面を０．５％弗酸水溶液で洗浄したの
ち，それぞれの試料の研磨面に存在する直径０．３μｍ
以上の塵埃の数を計測した。
ＶＤ法により堆積し，その絶縁層上に厚さ５０nmの窒化
チタン層を堆積後，厚さ４００nmのタングステン層を金
属層として堆積した試料を用意した。この金属層及び窒
化チタン層を第一の実験の金属層除去工程と同一工程に
より除去した。その後さらに，０．５分間の仕上げ研磨
を行った試料と，金属層除去工程をそのまま０．５分間
継続してオーバポリッシュした試料とを作成した。これ
ら２種の試料の表面を０．５％弗酸水溶液で洗浄したの
ち，それぞれの試料の研磨面に存在する直径０．３μｍ
以上の塵埃の数を計測した。
【００３０】仕上げ研磨後の研磨面の塵埃数は直径６イ
ンチのウエーハにおいて１２個であり，金属層除去工程
を継続してオーバポリッシュした後の研磨面の塵埃数は
１３０２個であった。即ち，塵埃数は従来の１／１００
に低減している。
ンチのウエーハにおいて１２個であり，金属層除去工程
を継続してオーバポリッシュした後の研磨面の塵埃数は
１３０２個であった。即ち，塵埃数は従来の１／１００
に低減している。
【００３１】上述のように，本発明の第二の構成では，
金属層除去工程後に絶縁層研磨剤を用いて仕上げ研磨を
行うので，研磨面の塵埃数が低減する。また，研磨面の
金属汚染も少ない。
金属層除去工程後に絶縁層研磨剤を用いて仕上げ研磨を
行うので，研磨面の塵埃数が低減する。また，研磨面の
金属汚染も少ない。
【００３２】本発明の第三の構成では，図２を参照し
て，基板１上の粗配線領域１２に配線８とは別にダミー
配線９を形成する。このダミー配線は，粗配線領域１２
と密配線領域１１とにおいて，配線８とダミー配線９と
が占める占有面積が略等しくなるように形成される。従
って，金属層除去工程で配線８の形成とダミー配線９の
形成とを同時に行うことにより，密配線領域１１の絶縁
膜３及び配線８が薄くなることを回避することができ
る。
て，基板１上の粗配線領域１２に配線８とは別にダミー
配線９を形成する。このダミー配線は，粗配線領域１２
と密配線領域１１とにおいて，配線８とダミー配線９と
が占める占有面積が略等しくなるように形成される。従
って，金属層除去工程で配線８の形成とダミー配線９の
形成とを同時に行うことにより，密配線領域１１の絶縁
膜３及び配線８が薄くなることを回避することができ
る。
【００３３】なお，ダミー配線９と配線８の形成工程
は，金属除去工程が同一であればよく，その前工程，例
えは窪みの形成工程が同じである必要はない。また，そ
の形状，例えば平面形状又は断面形状が異なっていても
よい。さらに，本発明において，窪み５は絶縁層３を貫
通する必要は必ずしもなく，窪み５の底面が絶縁層３内
にあってもよい。
は，金属除去工程が同一であればよく，その前工程，例
えは窪みの形成工程が同じである必要はない。また，そ
の形状，例えば平面形状又は断面形状が異なっていても
よい。さらに，本発明において，窪み５は絶縁層３を貫
通する必要は必ずしもなく，窪み５の底面が絶縁層３内
にあってもよい。
【００３４】
【実施例】以下，実施例を参照して本発明を詳細に説明
する。本発明の第一実施例は，半導体装置の製造におけ
るトランジスタのビア及びコンタクト配線の形成に関す
る。
する。本発明の第一実施例は，半導体装置の製造におけ
るトランジスタのビア及びコンタクト配線の形成に関す
る。
【００３５】図１を参照して，図１（ａ）を参照して，
シリコン基板１表面の一部領域にＬＯＣＯＳによるフィ
ールド酸化膜２を形成したのち，ゲート電極７を有する
トランジスタを形成した。その後，全面にＳＯＧにより
形成されたシリコン酸化膜を堆積して絶縁層３とした。
シリコン基板１表面の一部領域にＬＯＣＯＳによるフィ
ールド酸化膜２を形成したのち，ゲート電極７を有する
トランジスタを形成した。その後，全面にＳＯＧにより
形成されたシリコン酸化膜を堆積して絶縁層３とした。
【００３６】次いで，反応性イオンエッチングを用い
て，ゲート電極７上及びドレイン領域上の絶縁層３に，
ビアホール５ａ及びコンタクトホール５ｂを開設した。
なお，ビアホール５ａ及びコンタクトホール５ｂは，絶
縁層３に設けられた窪み５の一種である。
て，ゲート電極７上及びドレイン領域上の絶縁層３に，
ビアホール５ａ及びコンタクトホール５ｂを開設した。
なお，ビアホール５ａ及びコンタクトホール５ｂは，絶
縁層３に設けられた窪み５の一種である。
【００３７】次いで，ＣＶＤ法によりタングステンを全
面に堆積し，金属層４を形成した。この金属層４は，各
ホール５ａ，５ｂの中心に巣６を生じている。次いで，
図１（ｂ）を参照して，金属層４を金属層研磨剤を用い
て除去する。
面に堆積し，金属層４を形成した。この金属層４は，各
ホール５ａ，５ｂの中心に巣６を生じている。次いで，
図１（ｂ）を参照して，金属層４を金属層研磨剤を用い
て除去する。
【００３８】金属研磨剤には，αアルミナを主成分とす
る砥粒にフタル酸カリウムを主成分ととする添加剤を加
えた商品名ＸＧＢ５５１８と，過酸化水素水とを１：１
の比で混合したものを用い，研磨布には不織布の商品名
ＳＵＢＡ４００を用いた。研磨圧を３５０g/cm2 とした
時，絶縁層３と金属層４との研磨速度の比は，１：２
０，金属層４の研磨速度は略１００nm／分であり，絶縁
層３上面に堆積した厚さ４００nmの金属層４は４分間の
研磨により略除去された。このとき，ビアホール５ａ及
びコンタクトホール５ｂ内に残る金属層の表面に巣６に
起因する凹みが生じた。
る砥粒にフタル酸カリウムを主成分ととする添加剤を加
えた商品名ＸＧＢ５５１８と，過酸化水素水とを１：１
の比で混合したものを用い，研磨布には不織布の商品名
ＳＵＢＡ４００を用いた。研磨圧を３５０g/cm2 とした
時，絶縁層３と金属層４との研磨速度の比は，１：２
０，金属層４の研磨速度は略１００nm／分であり，絶縁
層３上面に堆積した厚さ４００nmの金属層４は４分間の
研磨により略除去された。このとき，ビアホール５ａ及
びコンタクトホール５ｂ内に残る金属層の表面に巣６に
起因する凹みが生じた。
【００３９】次いで，図１（ｃ）を参照して，絶縁層研
磨剤を用いた平坦化研磨により，絶縁層３表面を平坦化
した。平坦化研磨工程では，研磨剤にフュームドシリカ
を主成分とする砥粒に水酸化カリウムを主成分とする添
加剤を加えた商品名ＳＣ１１２を，研磨布に独立発泡タ
イプのポリウレタンからなる商品名ＩＣ１０００を用
い，研磨圧３００g/cm2 で０．５分間研磨した。
磨剤を用いた平坦化研磨により，絶縁層３表面を平坦化
した。平坦化研磨工程では，研磨剤にフュームドシリカ
を主成分とする砥粒に水酸化カリウムを主成分とする添
加剤を加えた商品名ＳＣ１１２を，研磨布に独立発泡タ
イプのポリウレタンからなる商品名ＩＣ１０００を用
い，研磨圧３００g/cm2 で０．５分間研磨した。
【００４０】この例では，平坦な埋込み配線を容易に形
成される。また，表面の金属汚染が少ない清浄な表面が
容易に実現される。本発明の第二実施例は，半導体基板
上に形成した配線に関する。
成される。また，表面の金属汚染が少ない清浄な表面が
容易に実現される。本発明の第二実施例は，半導体基板
上に形成した配線に関する。
【００４１】図２（ａ）を参照して，半導体基板１上に
窒化シリコン薄膜からなるエッチストッパ１０を堆積
し，その上にＣＶＤ法によりシリコン酸化膜を堆積して
絶縁層３とする。次いで，配線８を画定する溝５ｃ及び
ダミー配線９を画定する溝５ｄを絶縁層３に開設する。
窒化シリコン薄膜からなるエッチストッパ１０を堆積
し，その上にＣＶＤ法によりシリコン酸化膜を堆積して
絶縁層３とする。次いで，配線８を画定する溝５ｃ及び
ダミー配線９を画定する溝５ｄを絶縁層３に開設する。
【００４２】配線８は，密配線領域１１に高密度に配置
され，粗配線領域１２には低密度に配置される。ダミー
配線９は，粗配線領域に基板全面の配線密度が等しくな
るように設けられる。その後，第一実施例と同じ条件で
金属層除去工程及び平坦化研磨工程を経て，図２（ｂ）
を参照して，埋込み配線８を形成する。この実施例で
は，配線の粗密分布があっても絶縁層表面は平坦に研磨
される。
され，粗配線領域１２には低密度に配置される。ダミー
配線９は，粗配線領域に基板全面の配線密度が等しくな
るように設けられる。その後，第一実施例と同じ条件で
金属層除去工程及び平坦化研磨工程を経て，図２（ｂ）
を参照して，埋込み配線８を形成する。この実施例で
は，配線の粗密分布があっても絶縁層表面は平坦に研磨
される。
【００４３】図３は本発明の第二実施例斜視図であり，
絶縁層３に開設された溝５ｃ，５ｄの一部を表してい
る。図３（ａ）を参照して，配線８を画定する溝５ｃは
平行線状に配置され，粗配線領域１２の略全面に，配線
９と平行に延在するダミー配線９を画定する溝５ｄが設
けられる。また，図３（ｂ）を参照して，粗配線領域１
２の略全面に，穴状のダミー配線９を画定する溝５ｄを
設けることもできる。この穴状のダミー配線９を用いる
と，ダミー配線９が隣接する配線８或いは上下に配置さ
れた配線と接触した場合に，他の配線と電気的に短絡す
る危険が少ない点で優れる。また，線状のダミー配線で
は配線密度を高くすることができる。
絶縁層３に開設された溝５ｃ，５ｄの一部を表してい
る。図３（ａ）を参照して，配線８を画定する溝５ｃは
平行線状に配置され，粗配線領域１２の略全面に，配線
９と平行に延在するダミー配線９を画定する溝５ｄが設
けられる。また，図３（ｂ）を参照して，粗配線領域１
２の略全面に，穴状のダミー配線９を画定する溝５ｄを
設けることもできる。この穴状のダミー配線９を用いる
と，ダミー配線９が隣接する配線８或いは上下に配置さ
れた配線と接触した場合に，他の配線と電気的に短絡す
る危険が少ない点で優れる。また，線状のダミー配線で
は配線密度を高くすることができる。
【００４４】図４は本発明の第三実施例断面工程図であ
り，多層配線を有する半導体装置の断面を表している。
図４（ａ）を参照して，シリコン基板表面にＭＯＳトラ
ンジスタ形成領域を画定するフィールド酸化膜２を形成
する。次いで，そのトランジスタ形成領域に側壁７を有
するゲート電極を形成し，イオン注入によりソース及び
ドレイン領域を形成する。次いで，ＳＯＧを基板全面に
形成したのち，本発明の第一実施例と同様の方法によ
り，上面が平坦なＳＯＧからなる絶縁層３中に埋め込ま
れた配線８，例えはゲート電極７に接続するビア８ａ，
ドレイン領域にオーミック接続するコンタクト配線８ｂ
及びゲート電極７とソース領域を接続する配線８ｃを形
成する。なお，配線８はＣＶＤ法で堆積したタングステ
ンである。
り，多層配線を有する半導体装置の断面を表している。
図４（ａ）を参照して，シリコン基板表面にＭＯＳトラ
ンジスタ形成領域を画定するフィールド酸化膜２を形成
する。次いで，そのトランジスタ形成領域に側壁７を有
するゲート電極を形成し，イオン注入によりソース及び
ドレイン領域を形成する。次いで，ＳＯＧを基板全面に
形成したのち，本発明の第一実施例と同様の方法によ
り，上面が平坦なＳＯＧからなる絶縁層３中に埋め込ま
れた配線８，例えはゲート電極７に接続するビア８ａ，
ドレイン領域にオーミック接続するコンタクト配線８ｂ
及びゲート電極７とソース領域を接続する配線８ｃを形
成する。なお，配線８はＣＶＤ法で堆積したタングステ
ンである。
【００４５】次いで，図４（ｂ）を参照して，基板上全
面に，窒化シリコンのエッチストッパ１０及びシリコン
酸化膜からなる第二層の絶縁層３を順次堆積する。次い
で，エッチストッパ１０をストッパとする反応性イオン
エッチングにより，絶縁層３に配線８及びダミー配線９
を画定する窪みを形成する。さらに，その窪みの底に表
出するエッチストッパ１０をエッチングして除去し，窪
みの底面に下層の絶縁層３表面及び下層のビア８ａ，コ
ンタクト配線８ｂ，配線８ｃを表出させる。
面に，窒化シリコンのエッチストッパ１０及びシリコン
酸化膜からなる第二層の絶縁層３を順次堆積する。次い
で，エッチストッパ１０をストッパとする反応性イオン
エッチングにより，絶縁層３に配線８及びダミー配線９
を画定する窪みを形成する。さらに，その窪みの底に表
出するエッチストッパ１０をエッチングして除去し，窪
みの底面に下層の絶縁層３表面及び下層のビア８ａ，コ
ンタクト配線８ｂ，配線８ｃを表出させる。
【００４６】次いで，ＣＶＤ法で金属層としてタングス
テンを堆積した後，金属層を研磨により除去し，最後に
荷重を最小にして研磨するタッチポリッシュを１０秒間
行い，仕上げ研磨とする。この研磨工程は，本発明の第
二実施例と同様の条件でおこなった。この結果，第二層
の配線８及びダミー配線９が形成される。
テンを堆積した後，金属層を研磨により除去し，最後に
荷重を最小にして研磨するタッチポリッシュを１０秒間
行い，仕上げ研磨とする。この研磨工程は，本発明の第
二実施例と同様の条件でおこなった。この結果，第二層
の配線８及びダミー配線９が形成される。
【００４７】次いで，図４（ｃ）を参照して，基板上全
面にエッチストッパ１０及び層間絶縁膜１３を順次堆積
し，第二層配線８と接続するためのビア８ａを第三層配
線として形成する。このビアａは，第二層配線と同様の
方法で形成される。
面にエッチストッパ１０及び層間絶縁膜１３を順次堆積
し，第二層配線８と接続するためのビア８ａを第三層配
線として形成する。このビアａは，第二層配線と同様の
方法で形成される。
【００４８】次いで，層間絶縁膜１３上に第四層配線を
第二層配線と同様の方法で形成する。さらに，通常の半
導体装置の製造工程をへて，多層配線を有する半導体装
置が製造される。
第二層配線と同様の方法で形成する。さらに，通常の半
導体装置の製造工程をへて，多層配線を有する半導体装
置が製造される。
【００４９】
【発明の効果】本発明によれば，基板表面に凹凸があっ
ても，容易に平坦なかつ金属汚染が少ない埋込み配線を
研磨により形成する配線形成方法を提供することがこと
ができる。また，金属研磨剤を用いる研磨により埋込み
配線が形成された絶縁層表面の金属汚染及び塵埃が少な
い配線形成方法を提供することがことができる。さらに
配線密度の粗密によらず表面が平坦な配線を形成する配
線形成方法を提供することがことができる。従って，半
導体装置の性能向上に寄与するところが大きい。
ても，容易に平坦なかつ金属汚染が少ない埋込み配線を
研磨により形成する配線形成方法を提供することがこと
ができる。また，金属研磨剤を用いる研磨により埋込み
配線が形成された絶縁層表面の金属汚染及び塵埃が少な
い配線形成方法を提供することがことができる。さらに
配線密度の粗密によらず表面が平坦な配線を形成する配
線形成方法を提供することがことができる。従って，半
導体装置の性能向上に寄与するところが大きい。
【図１】 本発明の第一実施例断面工程図
【図２】 本発明の第二実施例断面工程図
【図３】 本発明の第二実施例斜視図
【図４】 本発明の第三実施例断面工程図
【図５】 従来の第一実施例断面工程図
【図６】 従来の第二実施例断面工程図
【図７】 従来の第三実施例断面工程図
１ 基板 ２ フィールド酸化膜 ３，３１ 絶縁層 ４ 金属層 ５，５ａ〜５ｄ 窪み ６ 巣 ７ ゲート電極 ８，８ａ，８ｂ，８ｃ 配線 ９ 凹み １０ エッチストッパ １１ 密配線領域 １２ 粗配線領域 １３ 層間絶縁膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 幸博 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 井上 憲一 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 柄沢 章孝 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 大倉 嘉之 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 伊藤 昭男 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 中村 亘 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 大石 明良 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (4)
- 【請求項１】 基板上に設けられた絶縁層に配線を画定
する窪みを形成する工程と，該絶縁層上に該窪みを埋込
み金属層を堆積する工程と，該金属層の該窪みに埋め込
まれた部分を該配線として残し，該絶縁層上に堆積され
た該金属層を除去する研磨工程とを有する配線形成方法
において，該絶縁層は，スピン塗布ガラス（ＳＯＧ）層
を含み，該研磨工程は，該絶縁層をストッパとし該金属
層を選択的に除去して，該絶縁層上面を表出する金属研
磨工程と，次いで，該絶縁層を選択的に研磨して該絶縁
層上面を平坦に研磨する平坦化研磨工程とを有すること
を特徴とする配線形成方法。 - 【請求項２】 基板上に設けられた絶縁層に配線を画定
する窪みを形成する工程と，該絶縁層上に該窪みを埋込
み金属層を堆積する工程と，該金属層の該窪みに埋め込
まれた部分を該配線として残し，該絶縁層上に堆積され
た該金属層を除去する研磨工程とを有する配線形成方法
において，該研磨工程は，該絶縁層をストッパとし該金
属層を選択的に除去して，該絶縁層上面を表出する金属
研磨工程と，次いで，該絶縁層を選択的に研磨する仕上
げ研磨工程とを有することを特徴とする配線形成方法。 - 【請求項３】 基板上に設けられた絶縁層に配線を画定
する窪みを形成する工程と，該絶縁層上に該窪みを埋込
む金属層を堆積する工程と，該金属層の該窪みに埋め込
まれた部分を該配線として残して，該絶縁層上に堆積さ
れた該金属層を除去する研磨工程とを有する配線形成方
法において，該絶縁層上の領域のうち該配線が粗に配設
される領域に，該金属層を除去する研磨工程により該配
線と同時に形成されるダミー配線を設けたことを特徴と
する配線形成方法。 - 【請求項４】 請求項１，請求項２又は請求項３記載の
配線形成方法において，該絶縁層はシリコン酸化物から
なり，該金属層はタングステンからなることを特徴とす
る配線形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06578595A JP3557700B2 (ja) | 1995-03-24 | 1995-03-24 | 配線形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06578595A JP3557700B2 (ja) | 1995-03-24 | 1995-03-24 | 配線形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08264534A true JPH08264534A (ja) | 1996-10-11 |
| JP3557700B2 JP3557700B2 (ja) | 2004-08-25 |
Family
ID=13297044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06578595A Expired - Lifetime JP3557700B2 (ja) | 1995-03-24 | 1995-03-24 | 配線形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3557700B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003517720A (ja) * | 1999-03-29 | 2003-05-27 | スピードファム−アイピーイーシー コーポレイション | 半導体ウェハ上のダマシン構造のための２ステップｃｍｐ |
| JP2008124070A (ja) * | 2006-11-08 | 2008-05-29 | Rohm Co Ltd | 半導体装置 |
| JP2011101020A (ja) * | 2009-11-09 | 2011-05-19 | Taiwan Semiconductor Manufacturing Co Ltd | 集積回路および集積回路の製造方法 |
-
1995
- 1995-03-24 JP JP06578595A patent/JP3557700B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003517720A (ja) * | 1999-03-29 | 2003-05-27 | スピードファム−アイピーイーシー コーポレイション | 半導体ウェハ上のダマシン構造のための２ステップｃｍｐ |
| JP4750948B2 (ja) * | 1999-03-29 | 2011-08-17 | スピードファム−アイピーイーシー コーポレイション | 半導体ウェハ上のダマシン構造のための２ステップｃｍｐ |
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| JP3557700B2 (ja) | 2004-08-25 |
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