JPH08264534A - 配線形成方法 - Google Patents
配線形成方法Info
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- JPH08264534A JPH08264534A JP6578595A JP6578595A JPH08264534A JP H08264534 A JPH08264534 A JP H08264534A JP 6578595 A JP6578595 A JP 6578595A JP 6578595 A JP6578595 A JP 6578595A JP H08264534 A JPH08264534 A JP H08264534A
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Abstract
法に関し、平坦かつ金属汚染の少ない配線を形成する。 【構成】 凹凸のある基板1上にSOGを絶縁層3と
して形成し,絶縁層3表面に形成された窪み5を埋めて
金属層4を堆積し,絶縁層3をストッパとする研磨によ
り金属層4を選択的に除去して窪み5内に埋込み配線を
形成し,次いで,絶縁層3を選択的に研磨して絶縁層3
上面を平坦にする。
Description
埋込み配線の形成方法に関し,特に半導体装置の埋込み
配線の形成方法に関する。
た絶縁層に溝状,穴状又は板状の窪みを形成し,その窪
みを埋め込む金属層を基板上全面に堆積した後,研磨す
ることにより,窪みに埋め込まれた金属を配線として残
し,それ以外の絶縁層上面に堆積した金属を除去して配
線を形成するCMP(化学機械的ポリッシング)法が採
用されている。
は,後にその上に多層に配線を形成するために平坦に研
磨される必要がある。また,汚染による半導体装置の品
質劣化を回避するため,研磨後の表面の金属汚染は少な
いことが望ましい。
方法,及び,表面を平坦にかつ金属汚染が少ない方法で
埋込み配線を形成する方法が必要とされている。
が平坦になるように形成するための従来の方法は,絶縁
層を研磨のストッパとし配線材料を選択的に研磨する研
磨剤(以下「金属研磨剤」という。)を用いる研磨によ
りなされていた。以下,従来例に沿って従来の埋込み配
線の形成方法を説明する。
り,MOSトランジスタに接続する配線の形成工程を表
している。図5(a)を参照して,先ず半導体基板1表
面にLOCOSを用いて,素子形成領域を画定するフィ
ールド酸化膜2を形成する。次いで,周知の方法によ
り,素子形成領域にゲート電極7及びソース・ドレイン
領域を形成し,基板1全面にCVD法によりSiO2 か
らなる絶縁層3を堆積する。
上面を平坦に研磨する。次いで,フォトリソグラフィを
用いてゲート電極7上面に開口するビアホール5a,及
びソース又はドレイン領域上にそれぞれ開口するコンタ
クトホール5bを開設し,配線を画定する窪み5とす
る。次いで,窪み5を埋め込む金属層4を,CVD法を
用いて基板1上に堆積する。
を金属研磨剤を用いて研磨し,絶縁層3上面に堆積した
金属層4を除去する。このとき,絶縁層3は研磨ストッ
パとして機能し,その結果,窪み5に埋め込まれた金属
は,そのまま残されて埋込み配線8,例えはビア8a,
コンタクト配線8bが形成される。
は,図5(b)を参照して,窪みの表面中心から内部に
向かって延びる金属組成又は組織の異なる領域6(以下
「巣」という。)が発生する。この巣6は,金属研磨剤
により容易に研磨,腐蝕される結果,上記の方法で形成
された配線8には,図5(c)を参照して,その表面に
凹みが生ずる。このため,配線8の信頼性が劣化する。
剤を用いると,金属層を除去した後の絶縁膜表面が金属
により汚染される。かかる汚染は半導体装置の信頼性を
著しく劣化する。
を形成する従来の第二の方法は,埋込み配線の材料であ
る金属と絶縁層とが同時に,即ち同一の研磨速度で研磨
される研磨剤を用いる方法である。次に,特公平6−8
2660に開示された内容に基づき,この方法を説明す
る。
り,MOSトランジスタ上の配線の形成工程を表してい
る。図6(a)を参照して,基板1上のフィールド酸化
膜2で画定されたトランジスタ形成領域に,ゲート電極
7を有するMOSトランジスタを形成する。次いで,基
板1全面に均一な厚さの絶縁膜3を堆積し,絶縁膜3に
ゲート電極7上面及びソース又はドレイン領域に開口す
るビアホール5a及びコンタクトホール5bを開設す
る。次いで,ビアホール及びコンタクトホールを埋め込
み,金属層4を基板全面に堆積する。
で研磨する条件下で研磨し,ビアホール5a及びコンタ
クトホール5bを埋め込む金属層4を残して,その他の
金属層4を除去する。この結果,図6(b)を参照し
て,ゲート電極7に接続するビア8a及びソース,ドレ
インに接続するコンタクト配線8bが形成される。
速度で研磨するから,研磨面は研磨前の形状如何によら
ず平面に研磨されるべきである。しかし,研磨速度は,
温度,研磨圧,研磨布の状態,研磨剤の組成若しくはP
H等の条件により微妙に変わるから,絶縁層3と金属層
4とを同一速度で研磨することは容易ではない。また,
金属層4について相当の研磨速度有する研磨剤は,一般
に研磨された絶縁膜3表面を金属で汚染し易い。さら
に,巣6を研磨又は腐蝕して配線8表面に窪みを生じや
すい。
いた場合の他の問題は,配線密度に粗密がある場合に生
ずる。図7は,従来の第三実施例端面工程図であり,配
線密度の粗密がある場合の配線の断面形状を表してい
る。
ストッパ10として窒化シリコン薄膜を堆積し,その上
にCVD法により絶縁層3としてシリコン酸化膜を平坦
に堆積する。ついで,フォトエッチングにより,エッチ
ストッパ10をエッチング用のストッパとして用い,絶
縁層3に配線8を画定する窪み5を開設する。次いで,
窪み5を埋め込む金属層4を基板1上全面に堆積する。
次いで,金属研磨剤を用いて金属層4を平坦に研磨し,
図7(b)を参照して,絶縁層3上の金属層4を除去し
て,埋込み配線8を形成する。
酸化膜2が,配線8が密に配設される密配線領域11で
は研磨されて薄くなり,一方配線8が粗に配設される粗
配線領域12では余り研磨されず厚いままに残る。その
結果,密配線領域11の研磨面に凹部11aを生ずる。
通常,半導体装置の多層配線では,密配線領域を重畳し
て配置する場合が多い。かかる場合,図7(c)を参照
して,層間絶縁膜13を挟んで上層の絶縁層31に形成
された密配線領域11の表面が,下層の凹部と重畳する
ため,深い凹部11aを形成する。このため,多層配線
の形成が困難になる。
層を選択性に研磨する金属研磨剤を用いて金属層を除去
する従来の埋込み配線の形成方法では,金属層中の巣が
研磨又は腐蝕されて埋込み配線の表面に凹みを形成する
ため,平坦化が難しくかつ配線の信頼性が劣るという問
題がある。また,研磨面が金属で汚染されるという問題
がある。さらに,配線密度の高い領域の配線及び絶縁層
の厚さが薄くなり平坦化が難しいという問題がある。
下「SOG」という。)で形成し,金属研磨剤を用いて
絶縁層上の金属層を除去したのち絶縁層を選択的に研磨
することで平坦面な研磨面とするもので,平坦なかつ金
属汚染が少ない埋込み配線の形成方法を提供することを
目的とする。また,金属層除去後に絶縁層の仕上げ研磨
工程を挿入することで,金属汚染を減少する。さらに,
配線密度の低い領域にダミーの埋込み配線を設けること
で,配線密度の粗密に起因する研磨量の変動を防止し,
平坦な配線を形成する方法を提供する。
例断面工程図であり,フィールド酸化膜が形成された基
板上に埋込み配線を形成する工程を表している。
り,配線密度に粗密がある場合の半導体装置の配線形成
工程を表している。上記の課題を解決するための本発明
の第一の構成は,図1を参照して,基板1上に設けられ
た絶縁層3に配線8を画定する窪み5を形成する工程
と,該絶縁層3上に該窪み5を埋込み金属層4を堆積す
る工程と,該金属層4の該窪み5に埋め込まれた部分を
該配線8として残し,該絶縁層3上に堆積された該金属
層4を除去する研磨工程とを有する配線形成方法におい
て,該絶縁層3は,スピン塗布ガラス(SOG)層を含
み,該研磨工程は,該絶縁層3をストッパとし該金属層
4を選択的に除去して,該絶縁層3上面を表出する金属
研磨工程と,次いで,該絶縁層3を選択的に研磨して該
絶縁層3上面を平坦に研磨する平坦化研磨工程とを有す
ることを特徴として構成し,及び,第二の構成は,基板
1上に設けられた絶縁層3に配線8を画定する窪み5を
形成する工程と,該絶縁層3上に該窪み5を埋込み金属
層4を堆積する工程と,該金属層4の該窪み5に埋め込
まれた部分を該配線8として残し,該絶縁層3上に堆積
された該金属層4を除去する研磨工程とを有する配線形
成方法において,該研磨工程は,該絶縁層3をストッパ
とし該金属層4を選択的に除去して,該絶縁層3上面を
表出する金属研磨工程と,次いで,該絶縁層3を選択的
に研磨する仕上げ研磨工程とを有することを特徴として
構成し,及び,第三の構成は,図2を参照して,基板1
上に設けられた絶縁層3に配線8を画定する窪み5を形
成する工程と,該絶縁層3上に該窪み5を埋込み金属層
4を堆積する工程と,該金属層4の該窪み5に埋め込ま
れた部分を該配線8として残して,該絶縁層3上に堆積
された該金属層4を除去する研磨工程とを有する配線形
成方法において,該絶縁層3上の領域のうち該配線8が
粗に配設される領域に,該金属層4を除去する研磨工程
により該配線8と同時に形成されるダミー配線9を設け
たことを特徴として構成し,及び,第四の構成は,第一
〜第三の構成の配線形成方法において,該絶縁層3はシ
リコン酸化物からなり,該金属層4はタングステンから
なることを特徴として構成する。
を参照して,先ず絶縁層3上に堆積した金属層4を,金
属層4を選択的に除去する研磨剤を用いた研磨により除
去し(以下「金属層除去工程」という。),絶縁層3の
窪み5に埋め込まれた金属層4を配線として残す。この
研磨は金属層4を選択的に除去する結果,研磨面に表出
した絶縁層3表面は堆積当初の絶縁層3の表面形状をそ
のまま保持している。
うに,例えば,絶縁層3の研磨速度よりも金属層4の研
磨速度が速い研磨剤,即ち既述の金属研磨剤を用いた研
磨によりなすことができる。なお,本明細書において
「配線」とは,金属配線であって,素子間を接続するた
めの線状の導電線,コンタクトホール及び板状のものを
含む。又,「ダミー配線」とは,「配線」と同一材料か
らなり,形状が「配線」と同様の線状,穴状,板状であ
って他と電気的接続がされないものをいう。
OG層を含む層からなる。このため,図1(a),
(b)を参照して,基板1表面の凹凸が緩和され,CV
D法により堆積した酸化膜に較べて,絶縁層3の表面は
僅かな凹凸は残るものの著しく平坦にされている。本構
成では,続いて絶縁層3を選択的に研磨する研磨剤(以
下「絶縁層研磨剤」という。)を用いて,絶縁層3を研
磨する平坦化研磨を行う。この絶縁層3の研磨により,
SOGで平坦化された絶縁層3表面の僅かな凹凸は除去
され,より完全に平坦化される。
5に埋め込まれた金属層4の表面に巣6に起因して凹み
を生ずるが,この凹みは,その後の平坦化研磨により除
去される。また,絶縁層研磨剤を用いる平坦化研磨で
は,巣6の研磨,腐蝕は殆ど無視できる大きさである。
従って,本構成では,絶縁層3と配線8の上面が同一平
面内にありかつ配線8上面の凹みがない極めて平坦な研
磨面が実現される。
の後に絶縁層研磨剤を用いた仕上げ研磨を行う。なお,
仕上げ研磨とは,研磨の最終工程に行う研磨であって,
通常の研磨より軽研磨圧の下で若しくは研磨剤を変えて
又は研磨圧及び研磨剤を変えてなされる短時間の研磨を
いう。かかる仕上げ研磨における研磨面の形状の変化及
び研磨量の増加は,通常は無視できる大きさである。本
発明の発明者は,仕上げ研磨により研磨面の金属汚染が
少なくなることを明らかにした。以下,この実験とその
結果を説明する。
配線8及びダミー配線を形成し,その研磨直後の表面を
スクラバにより洗浄した後,0.5%弗酸水溶液で洗浄
した。次いで,基板1上に堆積した絶縁層3,配線8及
びダミー配線9の表層を弗硝酸蒸気に暴露して溶解し,
その溶液をIPC−MS(Inductively Coupled Plasma
Mass Spectrometry)により分析した。
0.5分間の絶縁層研磨剤を用いた仕上げ研磨をした場
合,Naが2.2×1010atoms/cm2 ,Kが1.6×1010
atoms/cm2 以下,Caが1.2×1010atoms/cm2 ,Al
が25×1010atoms/cm2 及びFeが1.1×1010atoms/
cm2 であった。他方,金属研磨剤による金属層除去工程
の直後では,Naが2.1×1010atoms/cm2 ,Kが1.
6×1010atoms/cm2 以下,Caが2.8×1010atoms/cm
2 ,Alが1020×1010atoms/cm2 及びFeが11×
1010atoms/cm2 であった。このことは,仕上げ研磨によ
りAl及びFe汚染がそれぞれ略1/20及び1/10
に減少したことを明らかにしている。なお,仕上げ研磨
の研磨圧は,軽荷重が好ましいが,基板1全面に研磨布
が一様に接触する圧力は必要である。
VD法により堆積し,その絶縁層上に厚さ50nmの窒化
チタン層を堆積後,厚さ400nmのタングステン層を金
属層として堆積した試料を用意した。この金属層及び窒
化チタン層を第一の実験の金属層除去工程と同一工程に
より除去した。その後さらに,0.5分間の仕上げ研磨
を行った試料と,金属層除去工程をそのまま0.5分間
継続してオーバポリッシュした試料とを作成した。これ
ら2種の試料の表面を0.5%弗酸水溶液で洗浄したの
ち,それぞれの試料の研磨面に存在する直径0.3μm
以上の塵埃の数を計測した。
ンチのウエーハにおいて12個であり,金属層除去工程
を継続してオーバポリッシュした後の研磨面の塵埃数は
1302個であった。即ち,塵埃数は従来の1/100
に低減している。
金属層除去工程後に絶縁層研磨剤を用いて仕上げ研磨を
行うので,研磨面の塵埃数が低減する。また,研磨面の
金属汚染も少ない。
て,基板1上の粗配線領域12に配線8とは別にダミー
配線9を形成する。このダミー配線は,粗配線領域12
と密配線領域11とにおいて,配線8とダミー配線9と
が占める占有面積が略等しくなるように形成される。従
って,金属層除去工程で配線8の形成とダミー配線9の
形成とを同時に行うことにより,密配線領域11の絶縁
膜3及び配線8が薄くなることを回避することができ
る。
は,金属除去工程が同一であればよく,その前工程,例
えは窪みの形成工程が同じである必要はない。また,そ
の形状,例えば平面形状又は断面形状が異なっていても
よい。さらに,本発明において,窪み5は絶縁層3を貫
通する必要は必ずしもなく,窪み5の底面が絶縁層3内
にあってもよい。
する。本発明の第一実施例は,半導体装置の製造におけ
るトランジスタのビア及びコンタクト配線の形成に関す
る。
シリコン基板1表面の一部領域にLOCOSによるフィ
ールド酸化膜2を形成したのち,ゲート電極7を有する
トランジスタを形成した。その後,全面にSOGにより
形成されたシリコン酸化膜を堆積して絶縁層3とした。
て,ゲート電極7上及びドレイン領域上の絶縁層3に,
ビアホール5a及びコンタクトホール5bを開設した。
なお,ビアホール5a及びコンタクトホール5bは,絶
縁層3に設けられた窪み5の一種である。
面に堆積し,金属層4を形成した。この金属層4は,各
ホール5a,5bの中心に巣6を生じている。次いで,
図1(b)を参照して,金属層4を金属層研磨剤を用い
て除去する。
る砥粒にフタル酸カリウムを主成分ととする添加剤を加
えた商品名XGB5518と,過酸化水素水とを1:1
の比で混合したものを用い,研磨布には不織布の商品名
SUBA400を用いた。研磨圧を350g/cm2 とした
時,絶縁層3と金属層4との研磨速度の比は,1:2
0,金属層4の研磨速度は略100nm/分であり,絶縁
層3上面に堆積した厚さ400nmの金属層4は4分間の
研磨により略除去された。このとき,ビアホール5a及
びコンタクトホール5b内に残る金属層の表面に巣6に
起因する凹みが生じた。
磨剤を用いた平坦化研磨により,絶縁層3表面を平坦化
した。平坦化研磨工程では,研磨剤にフュームドシリカ
を主成分とする砥粒に水酸化カリウムを主成分とする添
加剤を加えた商品名SC112を,研磨布に独立発泡タ
イプのポリウレタンからなる商品名IC1000を用
い,研磨圧300g/cm2 で0.5分間研磨した。
成される。また,表面の金属汚染が少ない清浄な表面が
容易に実現される。本発明の第二実施例は,半導体基板
上に形成した配線に関する。
窒化シリコン薄膜からなるエッチストッパ10を堆積
し,その上にCVD法によりシリコン酸化膜を堆積して
絶縁層3とする。次いで,配線8を画定する溝5c及び
ダミー配線9を画定する溝5dを絶縁層3に開設する。
され,粗配線領域12には低密度に配置される。ダミー
配線9は,粗配線領域に基板全面の配線密度が等しくな
るように設けられる。その後,第一実施例と同じ条件で
金属層除去工程及び平坦化研磨工程を経て,図2(b)
を参照して,埋込み配線8を形成する。この実施例で
は,配線の粗密分布があっても絶縁層表面は平坦に研磨
される。
絶縁層3に開設された溝5c,5dの一部を表してい
る。図3(a)を参照して,配線8を画定する溝5cは
平行線状に配置され,粗配線領域12の略全面に,配線
9と平行に延在するダミー配線9を画定する溝5dが設
けられる。また,図3(b)を参照して,粗配線領域1
2の略全面に,穴状のダミー配線9を画定する溝5dを
設けることもできる。この穴状のダミー配線9を用いる
と,ダミー配線9が隣接する配線8或いは上下に配置さ
れた配線と接触した場合に,他の配線と電気的に短絡す
る危険が少ない点で優れる。また,線状のダミー配線で
は配線密度を高くすることができる。
り,多層配線を有する半導体装置の断面を表している。
図4(a)を参照して,シリコン基板表面にMOSトラ
ンジスタ形成領域を画定するフィールド酸化膜2を形成
する。次いで,そのトランジスタ形成領域に側壁7を有
するゲート電極を形成し,イオン注入によりソース及び
ドレイン領域を形成する。次いで,SOGを基板全面に
形成したのち,本発明の第一実施例と同様の方法によ
り,上面が平坦なSOGからなる絶縁層3中に埋め込ま
れた配線8,例えはゲート電極7に接続するビア8a,
ドレイン領域にオーミック接続するコンタクト配線8b
及びゲート電極7とソース領域を接続する配線8cを形
成する。なお,配線8はCVD法で堆積したタングステ
ンである。
面に,窒化シリコンのエッチストッパ10及びシリコン
酸化膜からなる第二層の絶縁層3を順次堆積する。次い
で,エッチストッパ10をストッパとする反応性イオン
エッチングにより,絶縁層3に配線8及びダミー配線9
を画定する窪みを形成する。さらに,その窪みの底に表
出するエッチストッパ10をエッチングして除去し,窪
みの底面に下層の絶縁層3表面及び下層のビア8a,コ
ンタクト配線8b,配線8cを表出させる。
テンを堆積した後,金属層を研磨により除去し,最後に
荷重を最小にして研磨するタッチポリッシュを10秒間
行い,仕上げ研磨とする。この研磨工程は,本発明の第
二実施例と同様の条件でおこなった。この結果,第二層
の配線8及びダミー配線9が形成される。
面にエッチストッパ10及び層間絶縁膜13を順次堆積
し,第二層配線8と接続するためのビア8aを第三層配
線として形成する。このビアaは,第二層配線と同様の
方法で形成される。
第二層配線と同様の方法で形成する。さらに,通常の半
導体装置の製造工程をへて,多層配線を有する半導体装
置が製造される。
ても,容易に平坦なかつ金属汚染が少ない埋込み配線を
研磨により形成する配線形成方法を提供することがこと
ができる。また,金属研磨剤を用いる研磨により埋込み
配線が形成された絶縁層表面の金属汚染及び塵埃が少な
い配線形成方法を提供することがことができる。さらに
配線密度の粗密によらず表面が平坦な配線を形成する配
線形成方法を提供することがことができる。従って,半
導体装置の性能向上に寄与するところが大きい。
Claims (4)
- 【請求項1】 基板上に設けられた絶縁層に配線を画定
する窪みを形成する工程と,該絶縁層上に該窪みを埋込
み金属層を堆積する工程と,該金属層の該窪みに埋め込
まれた部分を該配線として残し,該絶縁層上に堆積され
た該金属層を除去する研磨工程とを有する配線形成方法
において,該絶縁層は,スピン塗布ガラス(SOG)層
を含み,該研磨工程は,該絶縁層をストッパとし該金属
層を選択的に除去して,該絶縁層上面を表出する金属研
磨工程と,次いで,該絶縁層を選択的に研磨して該絶縁
層上面を平坦に研磨する平坦化研磨工程とを有すること
を特徴とする配線形成方法。 - 【請求項2】 基板上に設けられた絶縁層に配線を画定
する窪みを形成する工程と,該絶縁層上に該窪みを埋込
み金属層を堆積する工程と,該金属層の該窪みに埋め込
まれた部分を該配線として残し,該絶縁層上に堆積され
た該金属層を除去する研磨工程とを有する配線形成方法
において,該研磨工程は,該絶縁層をストッパとし該金
属層を選択的に除去して,該絶縁層上面を表出する金属
研磨工程と,次いで,該絶縁層を選択的に研磨する仕上
げ研磨工程とを有することを特徴とする配線形成方法。 - 【請求項3】 基板上に設けられた絶縁層に配線を画定
する窪みを形成する工程と,該絶縁層上に該窪みを埋込
む金属層を堆積する工程と,該金属層の該窪みに埋め込
まれた部分を該配線として残して,該絶縁層上に堆積さ
れた該金属層を除去する研磨工程とを有する配線形成方
法において,該絶縁層上の領域のうち該配線が粗に配設
される領域に,該金属層を除去する研磨工程により該配
線と同時に形成されるダミー配線を設けたことを特徴と
する配線形成方法。 - 【請求項4】 請求項1,請求項2又は請求項3記載の
配線形成方法において,該絶縁層はシリコン酸化物から
なり,該金属層はタングステンからなることを特徴とす
る配線形成方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP06578595A JP3557700B2 (ja) | 1995-03-24 | 1995-03-24 | 配線形成方法 |
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Application Number | Priority Date | Filing Date | Title |
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JP06578595A JP3557700B2 (ja) | 1995-03-24 | 1995-03-24 | 配線形成方法 |
Publications (2)
Publication Number | Publication Date |
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JPH08264534A true JPH08264534A (ja) | 1996-10-11 |
JP3557700B2 JP3557700B2 (ja) | 2004-08-25 |
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ID=13297044
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP06578595A Expired - Lifetime JP3557700B2 (ja) | 1995-03-24 | 1995-03-24 | 配線形成方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3557700B2 (ja) |
Cited By (3)
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JP2003517720A (ja) * | 1999-03-29 | 2003-05-27 | スピードファム−アイピーイーシー コーポレイション | 半導体ウェハ上のダマシン構造のための2ステップcmp |
JP2008124070A (ja) * | 2006-11-08 | 2008-05-29 | Rohm Co Ltd | 半導体装置 |
JP2011101020A (ja) * | 2009-11-09 | 2011-05-19 | Taiwan Semiconductor Manufacturing Co Ltd | 集積回路および集積回路の製造方法 |
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1995
- 1995-03-24 JP JP06578595A patent/JP3557700B2/ja not_active Expired - Lifetime
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