JPH08250683A - 半導体集積回路装置 - Google Patents
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Abstract
線の加工精度を向上させる。 【解決手段】 半導体基板の主面上に形成された絶縁膜
上に形成された配線の金属膜が、スパッタ法で形成され
た第1金属膜と、CVD法で形成された第2金属膜を有
し、前記第2金属膜は、前記第1金属膜の上に形成され
ている。スパッタ法で堆積した遷移金属膜は前記下地絶
縁膜、配線の夫々との接着性が高いので、前記下地絶縁
膜と配線との接着性を向上することができると共に、前
記スパッタ法で堆積した遷移金属膜はその上層の配線と
実質的に同種の遷移金属膜で形成されているので、配線
及びその下層の遷移金属膜の加工精度を向上することが
できる。
Description
し、特に、DRAM(Dynamic Random Access Memor
y)を有する半導体集積回路装置及びその形成技術に適用
して有効な技術に関するものである。
モリセルはメモリセル選択用MISFETと情報蓄積用
容量素子との直列回路で構成されている。前記メモリセ
ルのメモリセル選択用MISFETは半導体基板(又は
ウエル領域)の活性領域の主面に構成されている。この
半導体基板の活性領域は前記半導体基板の非活性領域に
形成された素子間分離用絶縁膜(フィールド絶縁膜)及び
チャネルストッパ領域で周囲を規定された領域内に設け
られている。前記メモリセル選択用MISFETのゲー
ト電極は行方向に延在するワード線に接続されている。
メモリセル選択用MISFETの一方の半導体領域は相
補性データ線に接続されている。他方の半導体領域は前
記情報蓄積用容量素子の一方の電極に接続されている。
情報蓄積用容量素子の他方の電極には所定電位が印加さ
れている。
化され、メモリセルのサイズが縮小される傾向にある。
メモリセルのサイズが縮小された場合、情報蓄積用容量
素子のサイズも縮小されるので、情報となる電荷蓄積量
が低下する。電荷蓄積量の低下はα線ソフトエラー耐圧
を低下させる。このため、特に1[Mbit]以上の大容量
を有するDRAMはこのα線ソフトエラー耐圧の向上が
重要な技術的課題の一つとなっている。
のメモリセルの情報蓄積用容量素子にスタックド構造
(STC構造)が採用される傾向にある。このスタックド
構造の情報蓄積用容量素子は、下層電極層、誘電体膜、
上層電極層の夫々を順次積層し構成されている。下層電
極層は、メモリセル選択用MISFETの他方の半導体
領域に一部が接続され、他の領域がゲート電極上まで引
き伸ばされている。上層電極層は前記下層電極層の表面
上に誘電体膜を介在させて形成されている。この上層電
極層は、隣接する他のメモリセルのスタックド構造の情
報蓄積用容量素子の上層電極層と一体に構成され、共通
プレート電極として使用されている。
子でメモリセルを構成するDRAMについては例えば特
願昭62−235906号に記載されている。
t]の大容量を有するDRAMの開発中に以下に記載する
問題点を見出した。
分離は素子間分離用絶縁膜及びチャネルストッパ領域で
行っている。素子間分離用絶縁膜は、半導体基板の活性
領域の主面上に形成された耐酸化マスク(窒化珪素膜)を
用い、半導体基板の非活性領域の主面を酸化することに
より形成されている。一方、チャネルストッパ領域は、
半導体基板の活性領域(メモリセルアレイのみ)及び非活
性領域の主面部に導入された不純物例えばBにより形成
されている。この不純物は、素子間分離用絶縁膜を形成
した後、この素子間分離用絶縁膜を通過する程度の高エ
ネルギのイオン打込法により導入されている。つまり、
半導体基板の非活性領域の素子間分離用絶縁膜下の主面
部に導入された不純物が前記チャネルストッパ領域とし
て形成される。半導体基板の活性領域の主面部に導入さ
れた不純物は、非活性領域の主面部に導入された不純物
に比べて深い領域に導入されるので、メモリセルに悪影
響を与えることがない。この高エネルギのイオン打込法
を使用するチャネルストッパ領域の形成方法はメモリセ
ル選択用MISFETの挟チャネル効果を低減すること
ができる特徴がある。つまり、前記形成方法は、素子間
分離用絶縁膜に対して自己整合的にチャネルストッパ領
域を形成することができるので、チャネルストッパ領域
を形成する不純物の活性領域側の拡散量を低減すること
ができる。
は、16[Mbit]の大容量化がなされ、メモリセル面積
及びメモリセル間の分離面積を充分に確保することが難
い。つまり、前記素子間分離用絶縁膜は横方向の酸化量
(バーズビーク)が大きいので、素子間分離用絶縁膜の面
積が必要以上に増大する。この素子間分離用絶縁膜の面
積の増大は逆にメモリセル面積を必要以上に縮小する。
そこで、前記素子間分離用絶縁膜の膜厚を薄くし、横方
向の酸化量を低減した場合、半導体基板の活性領域の主
面部の浅い領域にチャネルストッパ領域を形成する不純
物が導入される。この半導体基板の活性領域の主面部に
導入された不純物は、表面の不純物濃度を高めるので、
メモリセルのメモリセル選択用MISFETのしきい値
電圧を変動させる。このため、メモリセル面積を確保し
かつメモリセル間の分離面積を縮小することができない
ので、DRAMの高集積化を図ることができないという
問題があった。
置において、集積度を向上することが可能な技術を提供
することにある。
電気的信頼性を向上することが可能な技術を提供するこ
とにある。
ソフトエラー耐圧を向上することが可能な技術を提供す
ることにある。
製造工程数を低減することが可能な技術を提供すること
にある。
製造上の加工精度を向上することが可能な技術を提供す
ることにある。
半導体素子の駆動能力を向上することが可能な技術を提
供することにある。
製造上の歩留りを向上することが可能な技術を提供する
ことにある。
動作速度の高速化を図ることが可能な技術を提供するこ
とにある。
配線の断線不良を防止することが可能な技術を提供する
ことにある。
て、耐湿性を向上することが可能な技術を提供すること
にある。
体集積回路装置において、前記冗長用ヒューズ素子の形
成工程を簡単化することが可能な技術を提供することに
ある。
て、それに使用される膜の膜質を向上することが可能な
技術を提供することにある。
ることにある。
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
導体基板の主面上に形成された絶縁膜と、前記絶縁膜上
に形成された金属膜からなる複数の配線とを有する半導
体集積回路装置において、前記金属膜は、スパッタ法で
形成された第1金属膜と、CVD法で形成された第2金
属膜を有し、前記第2金属膜は、前記第1金属膜の上に
形成されていることを特徴とする半導体集積回路装置。
記第2金属膜の膜厚よりも小である。
とは、同一材料からなる。
ある。
からなる。
ッタ法で堆積した遷移金属膜は前記下地絶縁膜、配線の
夫々との接着性が高いので、前記下地絶縁膜と配線との
接着性を向上することができると共に、前記スパッタ法
で堆積した遷移金属膜はその上層の配線と実質的に同種
の遷移金属膜で形成されているので、配線及びその下層
の遷移金属膜の加工精度を向上することができる。
選択用MISFETとスタックド構造の情報蓄積用容量
素子との直列回路でメモリセルを構成するDRAMに本
発明を適用した一実施例とともに説明する。
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
を封止する樹脂封止型半導体装置を図2(部分断面斜視
図)で示す。
ット)1はSOJ(Small Out-line J-bend)型の樹脂
封止型半導体装置2で封止されている。前記DRAM1
は、16[Mbit]×1[bit]の大容量で構成され、16.
48[mm]×8.54[mm]の平面長方形状で構成され
ている。このDRAM1は400[mil]の樹脂封止型
半導体装置2に封止される。
アレイ及び周辺回路が配置されている。メモリセルアレ
イは後に詳述するが1[bit]の情報を記憶するメモリセ
ル(記憶素子)を行列状に複数配置している。前記周辺回
路は直接周辺回路及び間接周辺回路で構成されている。
直接周辺回路はメモリセルの情報書込み動作や情報読出
し動作を直接制御する回路である。直接周辺回路はロウ
アドレスデコーダ回路、カラムアドレスデコーダ回路、
センスアンプ回路等を含む。間接周辺回路は前記直接周
辺回路の動作を間接的に制御する回路である。間接周辺
回路はクロック信号発生回路、バッファ回路等を含む。
ルアレイ及び周辺回路を配置した表面上にはインナーリ
ード3Aを配置している。DRAM1とインナーリード
3Aとの間には絶縁性フィルム4を介在している。絶縁
性フィルム4は例えばポリイミド系樹脂膜で形成されて
いる。この絶縁性フィルム4のDRAM1側、インナー
リード3A側の夫々の表面には接着層(図示しない)が設
けられている。接着層としては例えばポリエーテルアミ
ドイミド系樹脂やエポキシ系樹脂を使用する。この種の
樹脂封止型半導体装置2はDRAM1上にインナーリー
ド3Aを配置したLOC(Lead On Chip)構造を採用
している。LOC構造を採用する樹脂封止型半導体装置
2は、DRAM1の形状に規制されずにインナーリード
3Aを自由に引き回せるので、この引き回しに相当する
分、サイズの大きなDRAM1を封止することができ
る。つまり、LOC構造を採用する樹脂封止型半導体装
置2は、大容量化に基づきDRAM1のサイズが大型化
しても、封止サイズは小さく抑えられるので、実装密度
を高めることができる。
ウターリード3Bと一体に構成している。アウターリー
ド3Bは、標準規格に基づき、夫々に印加される信号が
規定され、番号が付されている。同図2中、左端手前は
1番端子、右端手前は14番端子である。右端裏側(端
子番号はインナーリード3Aに示す)は15番端子、左
端裏側は28番端子である。つまり、この樹脂封止型半
導体装置2は1〜6番端子、9〜14番端子、15〜2
0番端子、23〜28番端子の合計24端子で構成され
ている。
前記電源電圧Vccは例えば回路の動作電圧5[V]であ
る。2番端子はデータ入力信号端子(D)、3番端子は空
き端子、4番端子はライトイネーブル信号端子(W)、5
番端子はロウアドレスストローブ信号端子(RE)、6番
端子はアドレス信号端子(A11)である。
番端子はアドレス信号端子(A0)、11番端子はアドレ
ス信号端子(A1)、12番端子はアドレス信号端子
(A2)、13番端子はアドレス信号端子(A3)である。1
4番端子は電源電圧Vcc端子である。
記基準電圧Vssは例えば回路の基準電圧0[V]である。
16番端子はアドレス信号端子(A4)、17番端子はア
ドレス信号端子(A5)、18番端子はアドレス信号端子
(A6)、19番端子はアドレス信号端子(A7)、20番端
子はアドレス信号端子(A8)である。
4番端子は空き端子、25番端子はカラムアドレススト
ローブ信号端子(CE)、26番端子は空き端子、27番
端子はデータ出力信号端子である。28番端子は基準電
圧Vss端子である。
AM1の長方形状の夫々の長辺を横切り、DRAM1の
中央側に引き伸ばされている。インナーリード3Aの他
端側の先端はボンディングワイヤ5を介在させてDRA
M1の中央部分に配列された外部端子(ボンディングパ
ッド)BPに接続されている。ボンディングワイヤ5は
アルミニウム(Al)ワイヤを使用する。また、ボンディ
ングワイヤ5としては、金(Au)ワイヤ、銅(Cu)ワイ
ヤ、金属ワイヤの表面に絶縁性樹脂を被覆した被覆ワイ
ヤ等を使用してもよい。ボンディングワイヤ5は熱圧着
に超音波振動を併用したボンディング法によりボンディ
ングされている。
14番端子の夫々のインナーリード(Vcc)3Aは一体に
構成され、DRAM1の中央部分をその長辺に平行に引
き伸ばされている。同様に、15番端子、28番端子の
夫々のインナーリード(Vss)3Aは一体に構成され、D
RAM1の中央部分をその長辺に平行に引き伸ばされて
いる。インナーリード(Vcc)3A、インナーリード(Vs
s)3Aの夫々は、その他のインナーリード3Aの他端側
の先端で規定された領域内において平行に延在させてい
る。このインナーリード(Vcc)3A、インナーリード
(Vss)3Aの夫々はDRAM1の主面のどの位置におい
ても電源電圧Vcc、基準電圧Vssを供給することができ
るように構成されている。つまり、この樹脂封止型半導
体装置2は、電源ノイズを吸収し易く構成され、DRA
M1の動作速度の高速化を図れるように構成されてい
る。
ット支持用リード3Cが設けられている。
3B、ペレット支持用リード3Cの夫々はリードフレー
ムから切断されかつ成型されている。リードフレームは
例えばFe−Ni(例えばNi含有率42又は50
[%])合金、Cu等で形成されている。
インナーリード3A及びペレット支持用リード3Cは樹
脂封止部6で封止されている。樹脂封止部6は、低応力
化を図るために、フェノール系硬化剤、シリコーンゴム
及びフィラーが添加されたエポキシ系樹脂を使用してい
る。シリコーンゴムはエポキシ系樹脂の熱膨張率を低下
させる作用がある。フィラーは球形の酸化珪素粒で形成
されており、同様に熱膨張率を低下させる作用がある。
されたDRAM1の概略構成を図3(チップレイアウト
図)に示す。
全域にメモリセルアレイ(MA)11が配置されている。
本実施の形態のDRAM1は、これに限定されないが、
メモリセルアレイ11は大きく4個のメモリセルアレイ
11A〜11Dに分割されている。同図3中、DRAM
1の上側に2個のメモリセルアレイ11A及び11Bが
配置され、下側に2個のメモリセルアレイ11C及び1
1Dが配置されている。この4個に分割されたメモリセ
ルアレイ11A〜11Dの夫々はさらに16個のメモリ
セルアレイ(MA)11Eに細分化されている。つまり、
DRAM1は64個のメモリセルアレイ11Eを配置す
る。この64個に細分化された1個のメモリセルアレイ
11Eは256[Kbit]の容量で構成されている。
ちの2個のメモリセルアレイ11Eの間には夫々センス
アンプ回路(SA)13が配置されている。センスアンプ
回路13は相補型MISFET(CMOS)で構成されて
いる。DRAM1の4個に分割されたうちのメモリセル
アレイ11A、11Bの夫々の下側の一端にはカラムア
ドレスデコーダ回路(YDEC)12が配置されている。
同様に、メモリセルアレイ11C、11Dの夫々の上側
の一端にはカラムアドレスデコーダ回路(YDEC)12
が配置されている。
メモリセルアレイ11A、11Cの夫々の右側の一端に
はワードドライバ回路(WD)14、ロウアドレスデコー
ダ回路(XDEC)15、単位マット制御回路16の夫々
が左側から右側に向って順次配置されている。同様に、
メモリセルアレイ11B、11Dの夫々の左側の一端に
はワードドライバ回路14、ロウアドレスデコーダ回路
15、単位マット制御回路16の夫々が右側から左側に
向って順次配置されている。
スデコーダ回路12、ワードドライバ回路14、ロウア
ドレスデコーダ回路15の夫々はDRAM1の周辺回路
のうちの直接周辺回路を構成する。この直接周辺回路は
メモリセルアレイ11の細分化されたメモリセルアレイ
11Eに配置されたメモリセルを直接制御する回路であ
る。
メモリセルアレイ11A、11Bの夫々の間、メモリセ
ルアレイ11C、11Dの夫々の間には、夫々周辺回路
17及び外部端子BPが配置されている。周辺回路17
としてはメインアンプ回路1701、出力バッファ回路
1702、基板電位発生回路(Vssジェネレータ回路)
1703、電源回路1704の夫々を配置している。メ
インアンプ回路1701は4個単位に合計16個配置さ
れている。出力バッファ回路1702は合計4個配置さ
れている。
体装置2をLOC構造で構成し、DRAM1の中央部ま
でインナーリード3Aを引き伸しているので、DRAM
1の中央部分に配置されている。外部端子BPは、メモ
リセルアレイ11A及び11C、11B及び11Dの夫
々で規定された領域内に、DRAM1の上端側から下端
側に向って配置されている。外部端子BPに印加される
信号は、前述の図2に示す樹脂封止型半導体装置2にお
いて説明したので、ここでの説明は省略する。基本的に
は、DRAM1の表面上の上端側から下端側に向って基
準電圧(Vss)、電源電圧(Vcc)の夫々が印加されたイン
ナーリード3Aが延在するので、DRAM1はその延在
方向に沿って基準電圧(Vss)用、電源電圧(Vcc)用の夫
々の外部端子BPを複数配置している。つまり、DRA
M1は基準電圧(Vss)、電源電圧(Vcc)の夫々の電源の
供給が充分に行えるように構成されている。データ入力
信号(D)、データ出力信号(Q)、アドレス信号(A0〜A
11)、クロック系信号、制御信号の夫々はDRAM1の
中央部分に集中的に配置されている。
メモリセルアレイ11A、11Cの夫々の間、11B、
11Dの夫々の間には夫々周辺回路18が配置されてい
る。周辺回路18のうち左側にはロウアドレスストロー
ブ(RE)系回路1801、ライトイネーブル(W)系回路
1802、データ入力バッファ回路1803、VCC用
リミッタ回路1804、Xアドレスドライバ回路(論理
段)1805、X系冗長回路1806、Xアドレスバッ
ファ回路1807の夫々が配置されている。周辺回路1
8のうち右側にはカラムアドレスストローブ(CE)系
回路1808、テスト回路1809、VDL用リミッタ
回路1810、Yアドレスドライバ回路(論理段)181
1、Y系冗長回路1812、Yアドレスバッファ回路1
813の夫々が配置されている。周辺回路18のうち中
央にはYアドレスドライバ回路(ドライブ段)1814、
Xアドレスドライバ回路(ドライブ段)1815、マット
選択信号回路(ドライブ段)1816の夫々が配置されて
いる。
RAM1の間接周辺回路として使用されている。
れたメモリセルアレイ11Eの要部及びその周辺回路の
要部について、図4(要部等価回路図)を用いて説明す
る。
ールデットビットライン方式(折り返しビット線方式又
は2交点方式)で構成されている。DRAM1の16個
に細分化された夫々のメモリセルアレイ11E内には行
列状にメモリセルMを複数配置している。メモリセルM
は相補性データ線(相補性ビット線)DL,DLとワー
ド線WLとの交差部分に配置されている。相補性データ
線DLは、同図4中行方向に延在し、列方向に複数本配
置されている。ワード線WLは、列方向に延在し、行方
向に複数本配置されている。行方向に延在する相補性デ
ータ線DLにはシェアードセンス方式のセンスアンプ回
路Sa、プリチャージ回路DP、入出力信号選択回路V
Oの夫々が接続されている。前記ワード線WLは前記図
3に示すワードドライバ回路(WD)14を介在させてロ
ウアドレスデコーダ回路(XDEC)15に接続されてい
る。同図4においては図示しないが、前記ワード線WL
に沿った位置には列方向に延在するシャント用ワード線
WLが配置されている。シャント用ワード線WLは、所
定部において(例えば所定数のメモリセル毎に)ワード
線WLと短絡され、ワード線WLの比抵抗を低減するよ
うに構成されている。
SFETQsと情報蓄積用容量素子Cとの直列回路で構
成されている。メモリセル選択用MISFETQsはn
チャネルで構成されている。メモリセル選択用MISF
ETQsの一方の半導体領域は前記相補性データ線DL
に接続されている。他方の半導体領域は情報蓄積用容量
素子Cの一方の電極(下層電極層)に接続されている。ゲ
ート電極はワード線WLに接続されている。情報蓄積用
容量素子Cの他方の電極は低電源電圧1/2Vccに接続
されている。前記DRAM1は外部装置とのインターフ
ェイスとして使用される入力段回路及び出力段回路の動
作電圧に前述の電源電圧Vccつまり5[V]を使用してい
る。DRAM1の内部回路すなわちメモリセルアレイ1
1、直接周辺回路(12,13,14,15)、間接周
辺回路(16,17,18)の夫々の動作電圧に電源電圧V
ccよりも低い低電源電圧Vcc例えば3.3[V]を使用し
ている。低電源電圧Vccは、特にDRAM1の情報書込
み動作及び情報読出し動作時において、相補性データ線
DLの充放電量を低減することができるので、DRAM
1の消費電力を低減することができる。したがって、前
記低電源電圧1/2Vccは低電源電圧Vccと基準電圧V
ssとの中間の電位約1.65[V]である。
ジ信号線φpcに夫々ゲート電極が接続された2個のプリ
チャージ用MISFET、同様にプリチャージ信号線φ
pcにゲート電極が接続された1個の短絡用MISFET
で構成されている。プリチャージ用MISFETは、一
方の半導体領域を相補性データ線DLに接続し、他方の
半導体領域をコモンソース線(基準電圧Vss)PNに接続
している。短絡用MISFETの夫々の半導体領域は相
補性データ線DLの夫々に接続されている。プリチャー
ジ用MISFET、短絡用MISFETの夫々はnチャ
ネルで構成されている。
MISFETQn及び2個のpチャネルMISFETQ
pで構成されている。センスアンプ回路Saのnチャネ
ルMISFETQnの夫々の一方の半導体領域は相補性
データ線DLに接続され、夫々の他方の半導体領域はコ
モンソース線(基準電位Vss)PNに接続されている。
nチャネルMISFETQnの夫々のゲート電極は互い
に交差し一方の半導体領域が接続された相補性データ線
DLの一方のデータ線と異なる他方のデータ線に接続さ
れている。センスアンプ回路SaのpチャネルMISF
ETQpの夫々の一方の半導体領域は相補性データ線D
Lに接続され、夫々の他方の半導体領域はコモンソース
線(Vcc:3.3[V])PPに接続されている。pチャネル
MISFETQpの夫々のゲート電極は同様に互いに交
差し一方の半導体領域が接続された相補性データ線DL
の一方のデータ線と異なる他方のデータ線に接続されて
いる。
成された入出力選択用MISFET(カラムスイッチ)で
構成されている。この入出力選択用MISFETは相補
性データ線DLのデータ線毎に配置されている。入出力
選択用MISFETは一方の半導体領域を相補性データ
線DLに接続し他方の半導体領域を相補性入出力信号線
I/Oのいずれかに接続している。前記入出力選択用M
ISFETのゲート電極にはカラムセレクト信号線YS
Lが接続されている。カラムセレクト信号線YSLはカ
ラムアドレスデコーダ回路12に接続されている。
リセルアレイ11Eの相補性データ線DLとセンスアン
プ回路Saとの間、下側のメモリセルアレイ11Eの相
補性データ線DLと入出力信号選択回路VOとの間の夫
々にマット選択用MISFETが設けられている。この
マット選択用MISFETは、nチャネルで構成され、
マット選択信号SHL、SHRの夫々で制御されるよう
に構成されている。
て、メモリセルアレイ11Eには相補性データ線DLと
ダミーワード線DWLとの交差部にダミーセルDSが配
置されている。このダミーセルDSはnチャネルMIS
FETで構成されている。
ド線WLのワードドライバ回路14に接続される側と反
対側にはクリア用MISFETが配置されている。この
クリア用MISFETはクリア信号WLCにより制御さ
れる。
周辺回路(センスアンプ回路やデコーダ回路等)を構成す
る素子の具体的な構造について説明する。メモリセルア
レイ11Eの平面構造は図5(要部平面図)で示す。メ
モリセルアレイ11Eの断面構造及び周辺回路の素子の
断面構造は図1(要部断面図)で示す。なお、図1の左
側に示すメモリセルMの断面構造は図5のI−I切断線で
切った部分の断面構造を示している。また、図1の右側
は周辺回路を構成する相補型MISFET(CMOS)
の断面構造を示している。
単結晶珪素からなるp−型半導体基板20で構成されて
いる。p−型半導体基板20は、(100)結晶面を素
子形成面として使用し、例えば10[Ω/cm]程度の
抵抗値で形成されている。p−型半導体基板20の一部
の主面はイオン打込法による約1015[atoms/cm2]以
上のn型不純物の導入が行われていない。一部の領域と
は少なくともメモリセルアレイ11Eの領域である。前
記n型不純物の導入は結晶欠陥を多量に発生させ、情報
となる電荷をリークさせてしまうので、不純物の導入の
領域が部分的に制限されている。したがって、Fe等の
重金属による汚染を低減するために、本実施の形態のD
RAM1は半導体基板20の深い領域にゲッタリング層
を有したものが使用されている。
(メモリセルアレイ11E)、nチャネルMISFET
Qnの夫々の形成領域の主面部にはp−型ウエル領域2
2が設けられている。また、p−型半導体基板20のp
チャネルMISFETQpの形成領域の主面部にはn−
型ウエル領域21が設けられている。つまり、本実施の
形態のDRAM1はツインウエル構造で構成されてい
る。後述する製造方法において説明するが、p−型ウエ
ル領域22はn−型ウエル領域21に対して自己整合で
形成されている。
素子形成領域間の主面(非活性領域)上には素子間分離用
絶縁膜(フィールド絶縁膜)23が設けられている。前記
p−型ウエル領域22のメモリセルアレイ11Eの形成
領域の主面部において、素子間分離用絶縁膜23下(非
活性領域)にはp型チャネルストッパ領域25Aが設け
られている。素子間分離用絶縁膜23をゲート絶縁膜と
する寄生MOSはn型反転し易いので、チャネルストッ
パ領域は少なくともp−型ウエル領域22の主面部に設
けられている。p型チャネルストッパ領域25Aはp−
型半導体基板20、p−型ウエル領域22の夫々に比べ
て高い不純物濃度で構成されている。
形成領域において、p−型ウエル領域22の主面部には
p型半導体領域25Bが設けられている。p型半導体領
域25Bは実質的にメモリセルアレイ11Eの活性領域
の全面に設けられている。p型半導体領域25Bは前記
p型チャネルストッパ領域25Aと同一製造工程で形成
されている。p型半導体領域25B及びp型チャネルス
トッパ領域25Aは、後に詳細するが、前記素子間分離
用絶縁膜23を形成した後に、p−型ウエル領域22の
メモリセルアレイ11Eの活性領域、非活性領域の夫々
の主面部に不純物を導入し、この不純物を活性化するこ
とにより形成されている。不純物としては例えばBを使
用し、この不純物は高いエネルギのイオン打込法により
導入される。p−型ウエル領域22の非活性領域の主面
部には前記素子間分離用絶縁膜23を通過させて不純物
を導入している。p−型ウエル領域22の活性領域(メ
モリセルMの形成領域)の主面部には、前記素子間分離
用絶縁膜23の膜厚に相当する分、前記主面から深い位
置に前記不純物を導入している。
トッパ領域25Aは素子間分離用絶縁膜23に対して自
己整合で形成され、かつ後述するが素子間分離用絶縁膜
23を形成する熱処理の後に形成しているので、前記p
型チャネルストッパ領域25Aを形成するp型不純物の
活性領域側への拡散量を低減することができる。このp
型不純物の拡散量の低減はメモリセルMのメモリセル選
択用MISFETQsの挟チャネル効果を低減すること
ができる。また、前記p型半導体領域25Bは、メモリ
セルM下に形成され、少数キャリアに対するポテンシャ
ルバリア領域として作用するので、α線ソフトエラー耐
圧を高めることができる。また、前記p型半導体領域2
5Bは、p−型ウエル領域22の主面の不純物濃度を若
干高め、メモリセル選択用MISFETQsのしきい値
電圧を高くすることができるので、非選択状態のワード
線WL等にノイズが発生しても誤導通することがない。
また、p型半導体領域25Bは、メモリセル選択用MI
SFETQsの情報蓄積用容量素子Cの電極と接続され
る側の半導体領域(29)に形成されるpn接合容量を増
加することができるので、情報蓄積用容量素子Cの電荷
蓄積量を高めることができる。
SFETQsは図1、図5及び図6(所定の製造工程に
おける要部平面図)に示すようにp−型ウエル領域22
の主面部に構成されている。実際には、メモリセル選択
用MISFETQsは、p型半導体領域25Bで周囲を
覆われた、若干不純物濃度が高く形成されたp−型ウエ
ル領域22の主面部に構成されている。メモリセル選択
用MISFETQsは素子間分離用絶縁膜23及びp型
チャネルストッパ領域25Aで規定された領域内に構成
されている。メモリセル選択用MISFETQsは主に
p−型ウエル領域22、ゲート絶縁膜26、ゲート電極
27、ソース領域及びドレイン領域である一対のn型半
導体領域29で構成されている。
領域として使用されている。ゲート絶縁膜26はp−型
ウエル領域22の主面を酸化して形成した酸化珪素膜で
形成されている。また、ゲート絶縁膜26の薄膜化に伴
い絶縁耐圧を確保する場合には、ゲート絶縁膜26は酸
化珪素膜、窒化珪素膜の夫々を順次積層した複合膜で形
成してもよい。
に設けられている。ゲート電極27は、例えば、CVD
法で堆積した多結晶珪素膜で形成し、200〜300
[nm]程度の膜厚で形成されている。この多結晶珪素膜
は抵抗値を低減するn型不純物(P或はAs)を導入し
ている。また、ゲート電極27は、遷移金属(高融点金
属Mo,Ti,Ta,W)膜や遷移金属シリサイド(高融点金属
シリサイドMoSi2,TiSi2,TaSi2,WSi2)膜の単層
で構成してもよい。また、ゲート電極27は、多結晶珪
素膜上に前記遷移金属膜や遷移金属シリサイド膜を積層
した複合膜で構成してもよい。
うに、列方向に延在するワード線(WL)27と一体に構
成されている。つまり、ゲート電極27、ワード線27
の夫々は同一導電層で形成されている。ワード線27は
列方向に配置された複数のメモリセルMのメモリセル選
択用MISFETQsの夫々のゲート電極27を接続す
るように構成されている。
SFETQsのゲート電極27のゲート長寸法はワード
線27の幅寸法に比べて長く構成されている。例えば、
ゲート電極27のゲート長寸法は0.7[μm]に対して
ワード線27の幅寸法は0.5[μm]で構成されてい
る。つまり、メモリセル選択用MISFETQsは、実
効ゲート長(実効チャネル長)寸法を確保し、短チャネル
効果を低減できるように構成されている。一方、ワード
線27は、ワード線27間隔を最小限に小さくし、メモ
リセルMの面積を縮小して集積度を向上するように構成
されている。このワード線27は、後述するが、シャン
ト用ワード線(WL)55で抵抗値を低減しているので、
幅寸法を縮小しても情報書込み動作、情報読出し動作の
夫々の動作速度を低下することがない。なお、本実施例
においてDRAM1は最小加工寸法を0.5[μm]とす
る所謂0.5[μm]製造プロセスを採用している。
るMISFETQnのn+型半導体領域(32)に比べ
て、低不純物濃度で形成されている。具体的に、n型半
導体領域29は1×1014[atoms/cm2]未満の低不純
物濃度のイオン打込法で構成されている。つまり、n型
半導体領域29は、不純物の導入に起因する結晶欠陥の
発生を低減し、しかも不純物の導入後の熱処理によって
結晶欠陥を充分に回復できるように形成されている。し
たがって、n型半導体領域29は、p−型ウエル領域2
2とのpn接合部においてリーク電流量が少ないので、
情報蓄積用容量素子Cに蓄積された情報となる電荷を安
定に保持することができる。
7に対して自己整合で形成され、チャネル形成領域側が
低不純物濃度で構成されているので、LDD(Lightly
Doped Drain)構造のメモリセル選択用MISFETQ
sを構成する。
Qsの一方(相補性データ線50の接続側)のn型半導体
領域29は、後述する接続孔(40A)で規定された領域
内において、相補性データ線(50)の下層の多結晶珪素
膜(50A)に導入されたn型不純物が拡散され、若干不
純物濃度が高く構成されている。このn型半導体領域2
9に導入されるn型不純物は、n型半導体領域29、相
補性データ線(50)の夫々をオーミック接続することが
できるので、接続部分の抵抗値を低減することができ
る。また、前記n型不純物は、n型半導体領域29と前
記接続孔(40A)との間に製造工程におけるマスク合せ
ずれが生じ、前記接続孔(40A)が素子間分離用絶縁膜
23に重合し、接続孔(40A)内にp−型ウエル領域2
2の主面が露出した場合においても、相補性データ線
(50)とp−型ウエル領域22が短絡しないように、n
型半導体領域を形成するようになっている。
の他方(情報蓄積用容量素子Cの接続側)のn型半導体領
域29は、接続孔(34)で規定される領域内において、
後述する情報蓄積用容量素子Cの下層電極層(35)に導
入されたn型不純物が拡散され、若干不純物濃度が高く
形成されている。このn型半導体領域29に導入される
n型不純物は、n型半導体領域29、下層電極層(35)
の夫々をオーミック接続することができるので、接続部
分の抵抗値を低減することができる。また、前記n型不
純物は、n型半導体領域29の不純物濃度を高め、n型
半導体領域29とp−型ウエル領域22とで形成される
pn接合容量を増加することができるので、情報蓄積用
容量素子Cの電荷蓄積量を増加することができる。
ゲート電極27の上層には絶縁膜28が設けられ、ゲー
ト電極27、絶縁膜28の夫々の側壁にはサイドウォー
ルスペーサ31が設けられている。絶縁膜28は主にゲ
ート電極27、その上に形成される情報蓄積用容量素子
Cの各電極(特に35)の夫々を電気的に分離するように
構成されている。サイドウォールスペーサ31は、メモ
リセルMの形成領域において、メモリセル選択用MIS
FETQsのゲート電極27に対して自己整合で、他方
のn型半導体領域29、情報蓄積用容量素子Cの下層電
極層35の夫々を接続するために形成されている。ま
た、サイドウォールスペーサ31は、周辺回路の形成領
域において、CMOSをLDD構造にするために構成さ
れている。前記絶縁膜28、サイドウォールスペーサ3
1の夫々は、その製造方法については後述するが、無機
シランガス及び酸化窒素ガスをソースガスとするCVD
法で堆積された酸化珪素膜で形成されている。この酸化
珪素膜は、有機シランガスをソースガスとするCVD法
で堆積した酸化珪素膜に比べて、下地の段差部分でのス
テップカバレッジが高く、又膜の縮みが小さい。つま
り、この方法で形成される前記絶縁膜28、サイドウォ
ールスペーサ31の夫々は膜の縮みによる両者間の剥離
を低減することができるので、前記ゲート電極27とそ
れ以外の導電層例えば下層電極層35との間の短絡を防
止することができる。
は、図1、図5及び第7図(所定の製造工程における要
部平面図)に示すように、主に、下層電極層35、誘電
体膜36、上層電極層37の夫々を順次積層して構成さ
れている。情報蓄積用容量素子Cは所謂スタックド構造
(積層型:STC)で構成されている。
Cの下層電極層35の一部(中央部分)はメモリセル選択
用MISFETQsの他方のn型半導体領域29に接続
されている。この接続は層間絶縁膜33に形成された接
続孔33A、サイドウォールスペーサ31及び33Bで
規定された接続孔34の夫々を通して行われている。接
続孔34の行方向の開口サイズはメモリセル選択用MI
SFETQsのゲート電極27、それに隣接するワード
線27の夫々の離隔寸法及びサイドウォールスペーサ3
1、33Bの夫々の膜厚で規定されている。接続孔33
Aの開口サイズと接続孔34の開口サイズとの差は少な
くとも製造工程におけるマスク合せ余裕寸法に相当する
分より大きくなっている。下層電極層35の他部(周辺
部分)はゲート電極27、ワード線27の夫々の上部ま
で引き伸ばされている。
8、サイドウォールスペーサ31の夫々と同様の絶縁膜
で形成されている。つまり、無機シランガス及び酸化窒
素ガスをソースガスとするCVD法で堆積した酸化珪素
膜で形成されている。
積した多結晶珪素膜で形成し、この多結晶珪素膜には抵
抗値を低減するn型不純物(As或はP)が高濃度に導入
されている。下層電極層35はその表面のうち側壁の面
積を増加してスタックド構造の情報蓄積用容量素子Cの
電荷蓄積量を増加するように構成されている。下層電極
層35は、その表面が平坦化されるように、前記接続孔
34の開口サイズのゲート長方向の2分の1のサイズと
同等か又はそれ以上の膜厚で形成されている。例えば、
下層電極層35は400〜600[nm]程度の比較的厚
い膜厚で形成されている。下層電極層35の平面形状
は、図5及び第7図に示すように、相補性データ線(5
0)が延在する行方向に長い長方形状で構成されてい
る。
(多結晶珪素膜)35の上層(表面上)にCVD法で堆積
させた窒化珪素膜36A、この窒化珪素膜36Aを高圧
で酸化した酸化珪素膜36Bを積層した2層構造で構成
されている。実際には、誘電体膜36は、下層電極層3
5である多結晶珪素膜の表面に自然酸化珪素膜(5[n
m]未満の非常に薄い膜厚なので図示しない)が形成さ
れるので、自然酸化珪素膜、窒化珪素膜36A、酸化珪
素膜36Bの夫々を順次積層した3層構造で構成されて
いる。前記誘電体膜36の窒化珪素膜36Aは、CVD
法で堆積されるので、下地の多結晶珪素膜(下層電極層
35)の結晶状態や段差形状に影響されず、下地に対し
て独立なプロセス条件で形成することができる。つま
り、窒化珪素膜36Aは、多結晶珪素膜の表面を酸化し
て形成した酸化珪素膜に比べて、絶縁耐圧が高く、単位
面積当りの欠陥数が少ないので、リーク電流が非常に少
ない。しかも、窒化珪素膜36Aは酸化珪素膜に比べて
誘電率が高い特徴がある。酸化珪素膜36Bは、非常に
良質な膜で形成することができるので、前記窒化珪素膜
36Aの前記特性をさらに向上させることができる。ま
た、後に詳述するが、酸化珪素膜36Bは、高圧酸化
(1.5〜10[toll])で形成されるので、常圧酸化に比
べて短い酸化時間つまり熱処理時間で形成することがで
きる。
び側壁に沿って設けられており、下層電極層35の側壁
部分を利用して高さ方向に面積を稼いでいる。誘電体膜
36の面積の増加はスタックド構造の情報蓄積用容量素
子Cの電荷蓄積量を向上することができる。この誘電体
膜36の平面形状は上層電極層37の平面形状で規定さ
れ、実質的に上層電極層37と同一形状で構成されてい
る。
させて下層電極層35を覆うようにその上部に設けられ
ている。上層電極層37は隣接する他のメモリセルMの
スタックド構造の情報蓄積用容量素子Cの上層電極層3
7と一体に構成されている。上層電極層37には低電源
電圧1/2Vccが印加されている。上層電極層37は例
えばCVD法で堆積した多結晶珪素膜で形成され、この
多結晶珪素膜には抵抗値を低減するn型不純物が導入さ
れている。上層電極層37は例えば前記下層電極層35
に比べて薄い膜厚で形成されている。前記上層電極層3
7の表面には絶縁膜38が設けられている。絶縁膜38
は後述するが上層電極層37を加工した際に下地表面の
段差部分に残存するエッチング残りを除去する際に形成
される。
Cの誘電体膜36は、下層電極層35以外の領域におい
て、層間絶縁膜33上に形成されている。層間絶縁膜3
3は前述のように無機シランガス及び酸化窒素ガスをソ
ースガスとするCVD法で堆積した酸化珪素膜で形成さ
れている。つまり、誘電体膜36の特に下層の窒化珪素
膜36Aはそれに対して膜の縮みが少ない層間絶縁膜3
3に接触しているので、このスタックド構造の情報蓄積
用容量素子Cは誘電体膜36のストレスに基づく破壊を
防止することができるように構成されている。
図7に示すように行方向に隣接する他の1個のメモリセ
ルMと接続されている。つまり、行方向に隣接する2個
のメモリセルMは、夫々のメモリセル選択用MISFE
TQsの一方のn型半導体領域29を一体に構成し、そ
の部分を中心に反転パターンで構成されている。この2
個のメモリセルMは列方向に複数配置され、この2個の
メモリセルMと列方向に隣接する他の2個のメモリセル
Mとは行方向に2分の1ピッチずれて配置されている。
ETQsの一方のn型半導体領域29には図1及び図5
に示すように相補性データ線(DL)50が接続されてい
る。相補性データ線50は層間絶縁膜33、40の夫々
に形成された接続孔40Aを通してn型半導体領域29
に接続されている。
ス及び酸化窒素ガスをソースガスとするCVD法で堆積
した酸化珪素膜で形成されている。前記スタックド構造
の情報蓄積用容量素子Cは下層電極層35、誘電体膜3
6、上層電極層37の夫々を順次重ね合せしかも下層電
極層35の膜厚を厚く形成しているので段差形状が大き
くなる。そこで、層間絶縁膜40はその表面を平坦化し
ている。つまり、層間絶縁膜40は前記下層電極層35
の膜厚に相当する分表面の段差形状が大きく成長するの
で、前記下層電極層35と隣接する他の下層電極層35
との間を層間絶縁膜40で埋込むことにより、層間絶縁
膜40の表面は平坦化される。隣接するメモリセルMの
スタックド構造の情報蓄積用容量素子Cの下層電極層3
5間のうち、最小間隔の領域はアスペクト比が1以上の
大きな段差形状を形成する。本実施例において、下層電
極層35間の最小間隔は約0.5[μm]である。この下
層電極層35間には誘電体膜36及び上層電極層37を
介在する。したがって、層間絶縁膜40は前記誘電体膜
36及び上層電極層37を介在させた下層電極層35間
の最小間隔の2分の1以上の膜厚で形成する。しかも、
層間絶縁膜40は絶縁耐圧を確保しかつ寄生容量を低減
できる膜厚で形成する。層間絶縁膜40は例えば250
〜350[nm]程度の膜厚で形成されている。
0A、遷移金属シリサイド膜50Bの夫々を順次積層し
た2層構造の複合膜で構成されている。下層の多結晶珪
素膜50Aは、CVD法で堆積し、例えば100〜15
0[nm]程度の膜厚で形成されている。この多結晶珪素
膜50Aには抵抗値を低減するn型不純物例えばPが導
入されている。下層の多結晶珪素膜50Aは、下地段差
部分においてステップカバレッジが良好であるので、相
補性データ線50の断線不良を低減することができる。
上層の遷移金属シリサイド膜50Bは、CVD法(又は
スパッタ法)で堆積され、例えば100〜200[nm]
程度の膜厚で形成されている。上層の遷移金属シリサイ
ド膜50Bは相補性データ線50の抵抗値を低減し、情
報書込み動作、情報読出し動作の夫々の動作速度を速く
することができる。また、上層の遷移金属シリサイド膜
50Bは下地段差部分においてステップカバレッジが良
好であるので、相補性データ線50の断線不良を低減す
ることができる。この相補性データ線50の下層の多結
晶珪素膜50A、上層の遷移金属シリサイド膜50Bの
夫々は耐熱性及び耐酸化性を有している。相補性データ
線50は例えば0.6[μm]程度の配線幅で形成され
ている。
のn型半導体領域29に相補性データ線50が接続され
るメモリセル選択用MISFETQsと、その上層に形
成される下層電極層35、誘電体膜36、上層電極層3
7の夫々を順次積層したスタックド構造の情報蓄積用容
量素子Cとの直列回路でメモリセルMを構成するDRA
M1において、前記スタックド構造の情報蓄積用容量素
子Cの上層電極層37の上層に、層間絶縁膜40を介在
させ、CVD法で堆積した多結晶珪素膜50A、遷移金
属シリサイド膜50Bの夫々を順次積層した複合膜で形
成された前記相補性データ線50を構成し、前記上層電
極層37と相補性データ線50との間の層間絶縁膜40
の膜厚を、前記メモリセルMのスタックド構造の情報蓄
積用容量素子Cの下層電極層35と最小間隔で隣接する
他のメモリセルMのスタックド構造の情報蓄積用容量素
子Cの下層電極層35との間の前記上層電極層37を介
在させた間隔の2分の1よりも厚く構成する。この構成
により、前記相補性データ線50の上層の遷移金属シリ
サイド膜50Bは不純物の相互拡散を生じるので、層間
絶縁膜40としてBPSG膜やPSG膜を使用してフロ
ーを施し、前記相補性データ線50の下地表面の平坦化
を促進することができないが、前記最小間隔で隣接する
下層電極層35間の間隔の寸法に基づき前記層間絶縁膜
40の膜厚を制御し、前記下層電極層35間の間隔を前
記層間絶縁膜40で埋込みこの層間絶縁膜40の表面の
平坦化を図ることができるので、前記相補性データ線5
0の加工時に前記下層電極層35間において層間絶縁膜
40の段差部分に残存するエッチング残りに起因する相
補性データ線50間の短絡を防止し、電気的信頼性を向
上することができる。
縁膜51を介在させてカラムセレクト信号線(YSL)5
2が構成されている。
積した酸化珪素膜51A、CVD法で堆積したBPSG
膜51Bの夫々を順次積層した2層構造の複合膜で構成
されている。下層の酸化珪素膜51Aは上層のBPSG
膜51Bに添加されたBやPが下層に漏れることを防止
するために設けられている。下層の酸化珪素膜51Aは
例えば無機シランガス及び酸化窒素ガスをソースガスと
するCVD法で堆積した酸化珪素膜で形成されている。
下層の酸化珪素膜51Aは例えば100〜200[nm]
程度の膜厚で形成されている。上層のBPSG膜51B
はその表面を平坦化するようにフローが施されている。
BPSG膜51Bは例えば250〜350[nm]程度の
膜厚で形成されている。
層間絶縁膜51の表面上に堆積させるので、例えばスパ
ッタ法で堆積した遷移金属膜で形成されている。この遷
移金属膜は例えばW膜で形成する。カラムセレクト信号
線52は例えば350〜450[nm]程度の膜厚で形成
されている。このカラムセレクト信号線52は、前記相
補性データ線50と異なる上層で形成しているので、相
補性データ線50の配線ピッチに規定されず、又相補性
データ線50とメモリセルMとの接続部分を回避する必
要がない。つまり、カラムセレクト信号線52は、相補
性データ線50の配線幅寸法に比べて広く、又実質的に
直線的に延在させることができるので、抵抗値を低減す
ることができる。カラムセレクト信号線52は例えば
2.0[μm]程度の配線幅寸法で形成されている。
層間絶縁膜53を介在させてシャント用ワード線(WL)
55が構成されている。シャント用ワード線55は、図
示しないが、数十〜数百個のメモリセルM毎に相当する
所定領域において、前記ワード線(WL)27に接続され
ている。ワード線27はメモリセルアレイ11Eにおい
て延在方向に複数個に分割されており、シャント用ワー
ド線55は前記分割された複数個の夫々のワード線27
に接続されている。シャント用ワード線55は、ワード
線27の抵抗値を低減し、情報書込み動作、情報読出し
動作の夫々においてメモリセルMの選択速度を速くでき
るように構成されている。
に、酸化珪素膜(堆積型絶縁膜)53A、酸化珪素膜(塗
布型絶縁膜)53B、酸化珪素膜(堆積型絶縁膜)53C
の夫々を順次積層した複合膜で形成される3層構造で構
成されている。層間絶縁膜53の下層の酸化珪素膜53
A、上層の酸化珪素膜53Cの夫々はテトラエポキシシ
ラン(TEOS:Si(OC2H5)4)ガスをソースガスとす
るコンフォーマルプラズマCVD(以下、C−CVD)法
で堆積されている。C−CVD法で堆積された下層の酸
化珪素膜53A、上層の酸化珪素膜53Cの夫々は低温
度(約400[℃]以下)で堆積することができ、高いス
テップカバレッジを有している。下層の酸化珪素膜53
A、上層の酸化珪素膜53Cの夫々は例えば250〜3
50[nm]程度の膜厚で形成されている。層間絶縁膜5
3の中層の酸化珪素膜53BはSOG(Spin On Glas
s)法で塗布した後ベーク処理を施した酸化珪素膜で形成
されている。この中層の酸化珪素膜53Bは層間絶縁膜
53の表面を平坦化する目的で形成されている。中層の
酸化珪素膜53Bは、塗布した後ベーク処理を施し、さ
らに全表面にエッチング処理を施して段差部の凹部のみ
に埋込むように形成されている。特に、中層の酸化珪素
膜53Bは後述するが層間絶縁膜53に形成される接続
孔53Dの内壁の表面において残存しないようにエッチ
ング処理により除去されている。つまり、中層の酸化珪
素膜53Bはそれに含まれる水分により前記シャント用
ワード線55のアルミニウム膜又はその合金膜が腐食さ
れることを低減できるように構成されている。中層の酸
化珪素膜53Bは例えば100[nm]程度の膜厚で塗布
される。
窒化膜(又は遷移金属シリサイド膜)55A、アルミニウ
ム合金膜(又はアルミニウム膜)55Bの夫々を順次積層
して形成された複合膜で構成されている。
ルミニウム合金膜55BにCuが添加されている場合、
バリア性を有する例えばTiN膜で形成する。また、下
層の遷移金属窒化膜55Aは、上層のアルミニウム合金
膜55BにSiが添加されている場合、例えばTiN膜
で形成する。また、この場合、遷移金属シリサイド膜例
えばMoSi2等で形成する。この下層の遷移金属窒化
膜55Aは、例えばスパッタ法で堆積され、100[n
m]程度の膜厚で形成されている。下層の遷移金属窒化
膜55AとしてTiN膜を使用する場合、後に詳細する
が、(200)の結晶の配向性を有するTiN膜を使用
する。
ニウムにCu及びSiを添加している。Cuは、マイグ
レーション現象を低減するために添加され、例えば0.
5[重量%]程度添加されている。Siは、アロイスパイ
ク現象を低減するために添加され、例えば1.5[重量
%]程度添加されている。アルミニウム合金膜50B
は、例えばスパッタ法で堆積され、600〜800[n
m]程度の膜厚で形成されている。
7[μm]程度の配線幅寸法で構成されている。
メモリセルアレイ11Eは4層ゲート配線構造上に2層
配線構造を設けた合計6層の多層配線構造で構成されて
いる。
用MISFETQsのゲート電極27(又はワード線2
7)、スタックド構造の情報蓄積用容量素子Cの下層電
極層35、上層電極層37及び相補性データ線50で構
成されている。前記2層の配線構造はカラムセレクト信
号線52及びシャント用ワード線55で構成されてい
る。
OSは前記図1の右側に示すように構成されている。C
MOSのnチャネルMISFETQnは、素子間分離用
絶縁膜23及びp型チャネルストッパ領域24で周囲を
囲まれた領域内において、p−型ウエル領域22の主面
部に構成されている。nチャネルMISFETQnは、
主に、p−型ウエル領域22、ゲート絶縁膜26、ゲー
ト電極27、ソース領域及びドレイン領域である一対の
n型半導体領域29及び一対のn+型半導体領域32で
構成されている。
囲むp型チャネルストッパ領域24は前記メモリセルM
のメモリセル選択用MISFETQsの周囲を囲むp型
チャネルストッパ領域25Aと別の製造工程で形成され
ている。p型チャネルストッパ領域24は、前記素子間
分離用絶縁膜23を形成するマスクと同一マスクを使用
してp型不純物を導入し、このp型不純物を素子間分離
用絶縁膜23を形成する熱処理で活性化することにより
形成されている。このp型チャネルストッパ領域24
は、素子間分離用絶縁膜23と同一製造工程で形成され
るので、p型不純物の活性領域側への拡散量が若干大き
いが、nチャネルMISFETQnはメモリセル選択用
MISFETQsに比べて大きいサイズで形成されてい
るので、前記p型不純物の拡散量は相対的に小さい。し
たがって、nチャネルMISFETQnは挟チャネル効
果の影響が小さい。逆に、p型チャネルストッパ領域2
4を形成するp型不純物は、p−型ウエル領域22の非
活性領域の主面部にしか導入しないので、p−型ウエル
領域22の活性領域の主面の不純物濃度を低くすること
ができる。つまり、nチャネルMISFETQnはしき
い値電圧を低くすることができるので、基板効果を低減
し、駆動能力を高めることができる。特に、nチャネル
MISFETQnを出力段回路として使用する場合、出
力信号レベルを充分に確保することができる。
26、ゲート電極27及びn型半導体領域29の夫々
は、前記メモリセル選択用MISFETQsと同一製造
工程で構成され、実質的に同様の機能を有している。つ
まり、nチャネルMISFETQnはLDD構造で構成
されている。
ース領域、ドレイン領域の夫々の比抵抗値を低減するよ
うに構成されている。n+型半導体領域32は、ゲート
電極26の側壁に自己整合で形成されたサイドウォール
スペーサ31に規定されて形成され、ゲート電極27に
対して自己整合で形成される。前記サイドウォールスペ
ーサ31は前記LDD構造を形成するn型半導体領域2
9のゲート長方向の長さを規定するようになっている。
サイドウォールスペーサ31は、nチャネルMISFE
TQnの形成領域において単層で形成されているので、
前記n型半導体領域29のゲート長方向の寸法を短くす
ることができる。n型半導体領域29は不純物濃度が低
いので、高い抵抗値を有しているが、n型半導体領域2
9の長さが短いので、nチャネルMISFETQnは伝
達コンダクタンスを向上できるようになっている。
力段回路で使用されるnチャネルMISFETQnは、
単一電源電圧Vcc(5[V])で外部装置とインターフェイ
スが行われるので、電源電圧Vccで駆動される。このn
チャネルMISFETQnは、例えばゲート長を8[μ
m]程度で構成し、ドレイン領域近傍での電界強度を緩
和している。一方、内部回路例えば直接周辺回路や間接
周辺回路で使用されるnチャネルMISFETQnは低
消費電力化を図るために低電源電圧Vcc(約3.3[V])
で駆動されている。このnチャネルMISFETQnは
高集積化を図るためにゲート長を例えば0.8〜1.4
[μm]程度の範囲で構成し、ドレイン領域近傍の電界強
度は低電源電圧Vccの導入で緩和されている。この入出
力段回路、内部回路の夫々のnチャネルMISFETQ
nは、ゲート長の寸法を変化させかつ使用電源を変える
だけで、実質的に同一構造で構成されている。つまり、
入出力段回路、内部回路の夫々のnチャネルMISFE
TQnは、ゲート絶縁膜26、ゲート電極27、n型半
導体領域29及びn+型半導体領域32で構成すること
ができる。さらに、夫々のnチャネルMISFETQn
はサイドウォールスペーサ31のゲート長方向のサイズ
を実質的に同一寸法で構成することができる。
て使用されるLDD構造のnチャネルMISFETQ
n、内部回路として使用されるLDD構造のnチャネル
MISFETQnの夫々を有するDRAM1において、
前記入出力段回路のnチャネルMISFETQsの使用
電圧を前記内部回路のnチャネルMISFETQnの使
用電圧に比べて高く構成し、前記入出力段回路のnチャ
ネルMISFETQnのゲート長寸法を前記内部回路の
nチャネルMISFETQnのゲート長寸法に比べて長
く構成し、前記入出力段回路、内部回路の夫々のnチャ
ネルMISFETのLDD構造を形成する低不純物濃度
のn型半導体領域29のゲート長方向の寸法を実質的に
同一寸法で構成する。この構成により、前記入出力段回
路のnチャネルMISFETQnは、ゲート長寸法を長
くしてホットキャリア耐圧を向上したので、経時的なし
きい値電圧の劣下を低減し、電気的特性を向上すること
ができると共に、前記内部回路のnチャネルMISFE
TQnは、低電源電圧Vccを使用してホットキャリア耐
圧を確保しながら低電源電圧Vccの使用により低消費電
力化を図ることができ、しかも、前記入出力段回路のn
チャネルMISFETQnはゲート長寸法を長くし、内
部回路のnチャネルMISFETQnは低電源電圧Vcc
の使用により夫々ホットキャリア耐圧を向上しているの
で、前記LDD構造を形成する低不純物濃度のn型半導
体領域29のゲート長方向の長さを独立に制御すること
ができ、前記入出力段回路、内部回路の夫々のnチャネ
ルMISFETQnの夫々の低不純物濃度のn型半導体
領域29のゲート長方向の長さ(又はサイドウォールス
ペーサ31のゲート長方向の長さ)を実質的に同一にす
ることができる。つまり、DRAM1は、低消費電力化
を図ると共にホットキャリア耐圧を向上することがで
き、しかも後述するがnチャネルMISFETQnを形
成するための製造工程数を低減することができる。
半導体領域32には層間絶縁膜40及び層間絶縁膜51
に形成された接続孔51Cを通して配線52が接続され
ている。配線52は前記カラムセレクト信号線52と同
一導電層である2層配線構造の下層の配線層で形成され
ている。
は、素子間分離用絶縁膜23で周囲を囲まれた領域内に
おいて、n−型ウエル領域21の主面部に構成されてい
る。pチャネルMISFETQpは、主に、n−型ウエ
ル領域21、ゲート絶縁膜26、ゲート電極27、ソー
ス領域及びドレイン領域である一対のp型半導体領域3
0及び一対のp+型半導体領域39で構成されている。
及びゲート電極27の夫々は、前記メモリセル選択用M
ISFETQs、nチャネルMISFETQnの夫々と
実質的に同様の機能を有している。
D構造のpチャネルMISFETQpを構成する。高不
純物濃度のp+型半導体領域39はゲート電極27の側
壁にそれに対して自己整合で形成されたサイドウォール
スペーサ31及び33Cに対して自己整合で形成されて
いる。つまり、pチャネルMISFETQpの高不純物
濃度のp+型半導体領域39は、サイドウォールスペー
サ31の側壁にサイドウォールスペーサ33Cを積層し
た2層構造のもので形成されている。このサイドウォー
ルスペーサ31及び33Cは、nチャネルMISFET
Qnのサイドウォールスペーサ31に比べて、サイドウ
ォールスペーサ33Cに相当する分、ゲート長方向の寸
法が長く構成されている。つまり、サイドウォールスペ
ーサ31及び33Cは、そのゲート長方向の寸法を長く
し、前記p+型半導体領域39のp型不純物のチャネル
形成領域側への拡散量を低減することができるので、実
効チャネル長を確保し、pチャネルMISFETQpの
短チャネル効果を低減できるように構成されている。n
型不純物に比べてp型不純物は拡散係数が大きいので、
pチャネルMISFETQpは前述の構造で構成されて
いる。
ャネルMISFETQn、LDD構造のpチャネルMI
SFETQpの夫々を有するDRAM1において、前記
pチャネルMISFETQpのゲート電極27の側壁に
それに対して自己整合で形成されるサイドウォールスペ
ーサ31及び33Cのゲート長方向の寸法を、前記nチ
ャネルMISFETQnのゲート電極27の側壁にそれ
に対して自己整合で形成されるサイドウォールスペーサ
31のゲート長方向の寸法に比べて長く構成する。この
構成により、前記nチャネルMISFETQnのサイド
ウォールスペーサ31のゲート長方向の寸法を短くし、
LDD構造を形成する低不純物濃度のn型半導体領域2
9のゲート長方向の長さを短くすることができるので、
nチャネルMISFETQnの伝達コンダクタンスを向
上し、動作速度の高速化を図ることができると共に、前
記pチャネルMISFETQpのサイドウォールスペー
サ31及び33Cのゲート長方向の寸法を長くし、高不
純物濃度のp+型半導体領域39のチャネル形成領域側
への回り込みを低減することができるので、pチャネル
MISFETQpの短チャネル効果を低減し、高集積化
を図ることができる。
半導体領域39には前記接続孔51Cを通して配線52
が接続されている。
層間絶縁膜53に形成された接続孔53D内に埋込まれ
た遷移金属膜54を介在させて上層の配線55に接続さ
れている。前記層間絶縁膜53上に延在する配線55は
前記シャント用ワード線55と同一導電層である2層配
線構造の上層の配線層で形成されている。前記接続孔5
3D内に埋込まれた遷移金属膜54は例えば選択CVD
法で前記接続孔53D内から露出する配線52の表面上
に選択的に堆積したW膜で形成されている。前記遷移金
属膜54は配線55の接続孔53Dで形成される段差形
状においてステップカバレッジを向上するために形成さ
れている。
含む)は前述のように遷移金属窒化膜55A、アルミニ
ウム合金膜55Bの夫々を順次積層した複合膜で形成さ
れている。配線55は主に上層のアルミニウム合金膜5
5Bにより信号伝達速度が律則されている。配線55の
下層の遷移金属窒化膜(遷移金属シリサイド膜)55A
は、上層のアルミニウム合金膜55BにSiが添加され
ている場合、配線55と接続孔53D内に埋込まれた遷
移金属膜54との接続部分を含む、上層のアルミニウム
合金膜55Bと層間絶縁膜53との間の全域に設けられ
ている。つまり、配線55は、上層のアルミニウム合金
膜55Bの下地の材質を前記接続孔53D部分、層間絶
縁膜53部分の夫々において均一化している。また、配
線55の下層の遷移金属膜55Aはマイグレーション耐
圧が上層のアルミニウム合金膜55Bに比べて高い。つ
まり、上層のアルミニウム合金膜55Bがマイグレーシ
ョン現象で断線した場合においても、下層の遷移金属膜
55Aで信号を伝達することができるので、配線55の
断線不良を低減することができる。
膜53に形成された接続孔53D内に選択CVD法で埋
込まれた遷移金属膜54、前記層間絶縁膜53上に延在
するSiが添加されたアルミニウム合金膜55Bの夫々
を接続するDRAM1において、前記接続孔53内に埋
込まれた遷移金属膜54とアルミニウム合金膜55Bと
の間を含む前記アルミニウム合金膜55Bと下地の層間
絶縁膜53との間に遷移金属窒化膜(又は遷移金属シリ
サイド膜)55Aを設ける。この構成により、前記アル
ミニウム合金膜55Bの下地を前記接続孔53D内に埋
込まれた遷移金属膜54上、層間絶縁膜53上の夫々に
おいて均一化し、前記アルミニウム合金膜55Bに添加
されたSiが前記接続孔53D内に埋込まれた遷移金属
膜54とアルミニウム合金膜55Bとの界面に析出され
ることを低減することができるので、前記界面の抵抗値
を低減することができる。また、前記アルミニウム合金
膜55Bの下層に設けられた遷移金属窒化膜55Aは、
前記アルミニウム合金膜55Bが例えばマイグレーショ
ン現象により断線されてもこの断線部を介在させてアル
ミニウム合金膜55B間を接続することができるので、
配線55の断線不良を低減することができる。
含む)は、上層のアルミニウム合金膜55BにCuが添
加されている場合、少なくともアルミニウム合金膜55
Bと接続孔53D内に埋込まれた遷移金属膜54との接
続部分(界面部分)に遷移金属窒化膜55Aが設けられて
いる。この遷移金属窒化膜55Aは前述のようにバリア
性を有している。つまり、配線55は上層のアルミニウ
ム合金膜55Bのアルミニウムと接続孔53D内に埋込
まれた遷移金属膜54のWとの相互拡散による合金化反
応を防止するように構成されている。
膜53に形成された接続孔53D内に選択CVD法で埋
込まれた遷移金属膜54、前記層間絶縁膜53上に延在
するCuが添加されたアルミニウム合金膜55Bの夫々
を接続するDRAM1において、前記接続孔53D内に
埋込まれた遷移金属膜54とアルミニウム合金膜55B
との間にバリア性を有する遷移金属窒化膜55Aを設け
る。この構成により、前記接続孔53D内に埋込まれた
遷移金属膜54とアルミニウム合金膜55Bとの界面に
おいて、遷移金属とアルミニウムとの相互拡散よる合金
化反応を防止し、前記界面の抵抗値を低減することがで
きる。
Aは前述のように結晶の配向性が(200)のものを積
極的に使用する。図8にスパッタ時のターゲット電圧
[KW]と比抵抗値[μΩ-cm]との関係を示す。データ
(A)、(B)の夫々は半導体ウエーハの表面にスパッタ法
で堆積されたTiN膜の半導体ウエーハの中心からの距
離を示している。データ(A)は半導体ウエーハの中心か
らの距離が0[μm]つまり半導体ウエーハの中心のTi
N膜の特性を表している。データ(B)は半導体ウエーハ
の中心からの距離が50[μm]の位置のTiN膜の特性
を表している。
導体ウエーハの中心からの距離が遠い程、TiN膜は比
抵抗値が低くなっている。この図8に示す比抵抗値が高
い領域C以上例えば約460[μΩ-cm]以上の領域に
おいて、TiN膜にX線回折スペクトルを行った結果を
図9(X線の入射角度とX線回折強度との関係を示す
図)に示す。また、比抵抗値が低い領域D以下例えば約
400[μΩ-cm]以下の領域において、TiN膜にX
線回折スペクトルを行った結果を図10(X線の入射角
度とX線回折強度との関係を示す図)に示す。前記図9
に示すように、比抵抗値が高い領域において、TiN膜
は(111)の結晶の配向、(200)の結晶の配向の
夫々が混り合っている。これに対して、図10に示すよ
うに、TiN膜は(200)の単独の結晶の配向を有し
ている。つまり、(200)の結晶の配向を有するTi
N膜は、(111)の単独や(111)及び(200)
の混在した結晶の配向を有するTiN膜に比べて、図8
に示すように比抵抗値が低いので膜密度が高い物理的性
質がある。したがって、この(200)の結晶の配向を
有するTiN膜は耐熱性(バリア性)に優れ、又Siの
析出を低減できる特徴がある。
下層の遷移金属窒化膜55A特に少なくとも前記接続孔
53D内に埋込まれた遷移金属膜54と上層のアルミニ
ウム合金膜55Bとの間の遷移金属窒化膜55Aを結晶
の配向が(200)のTiN膜で構成する。この構成に
より、前記(200)の結晶の配向を有するTiN膜
は、(111)の結晶の配向を有するTiN膜や(11
1)と(200)との混合の結晶の配向を有するTiN
膜に比べてSiの析出量を低減することができるので、
前記界面(54−55B界面)の抵抗値をより低減する
ことができ、又前記他の結晶の配向を有するTiN膜に
比べて比抵抗値が小さいので、より前記界面での抵抗値
を低減することができ、又膜密度が高いので、よりバリ
ア性を向上することができる。
構造と異なる位置の断面構造を示す要部断面図)に示す
ように、DRAM1の周辺回路の領域において、2層配
線構造のうちの下層の配線52は、高集積化で配線幅寸
法が縮小され、アルミニウム膜やアルミニウム合金膜で
はマイグレーション耐圧を確保できないので、前述のよ
うに遷移金属膜を使用している。周辺回路として特に直
接周辺回路は、メモリセルアレイ11EのメモリセルM
の配列ピッチに対応させてnチャネルMISFETQ
n、pチャネルMISFETQpの夫々を配置している
ので、配線52のレイアウトルールを厳しくしている。
ルMISFETQnのn+型半導体領域32、pチャネ
ルMISFETQpのp+型半導体領域39の夫々を接
続する場合、遷移金属シリサイド膜又はその積層膜(例
えば相補性データ線50と同一導電層)で配線を形成し
た場合には不純物の相互拡散を生じる。したがって、配
線52は、前記メモリセルアレイ11Eで使用される相
補性データ線50と同一導電層を使用せずに、前記不純
物の相互拡散が生じない前述の遷移金属膜を使用してい
る。
イ11E上に相補性データ線、シャント用ワード線、カ
ラムセレクト信号線の夫々を有し、前記メモリセルアレ
イ11Eの周辺回路の領域に2層の配線層を有するDR
AM1において、前記メモリセルアレイ11E上の相補
性データ線50を、CVD法で堆積した多結晶珪素膜5
0A、遷移金属シリサイド膜50Bの夫々を順次積層し
た複合膜で構成し、前記カラムセレクト信号線52を、
前記相補性データ線50の上層に、スパッタ法で堆積し
た遷移金属膜で構成し、前記シャント用ワード線55
を、前記カラムセレクト信号線52の上層に、スパッタ
法で堆積したアルミニウム合金膜55B(遷移金属窒化
膜55Aも含む)で構成し、このシャント用ワード線5
5と同一導電層(55)、その下層のカラムセレクト信号
線52と同一導電層(52)の夫々を、両者間の層間絶縁
膜53に形成された接続孔53D内に、選択CVD法で
埋込まれた遷移金属膜54を介在させて接続し、前記周
辺回路の領域の2層の配線層のうち、下層の配線52は
前記カラムセレクト信号線52と同一導電層で構成さ
れ、前記2層の配線層のうち、上層の配線55は前記シ
ャント用ワード線55と同一導電層で構成され、前記2
層の配線層の下層の配線52、上層の配線55の夫々は
前記選択CVD法で接続孔53D内に埋込まれた遷移金
属膜54を介在させて接続する。この構成により以下の
効果を奏することができる。
補性データ線50は、耐熱処理性及び耐酸化性に優れ、
かつ下層のCVD法で堆積した多結晶珪素膜50Aのス
テップカバレッジが高いので断線不良を低減することが
できる。また、前記相補性データ線50は、上層の遷移
金属シリサイド膜50BをCVD法で堆積しているの
で、よりステップカバレッジを向上し、断線不良を低減
することができる。
前記相補性データ線50の上層に形成し、相補性データ
線50とメモリセルMとの接続部(接続孔40A)を回避
することなく略直線状に延在させることができるので、
信号伝達速度を速めて情報書込み動作及び情報読出し動
作の夫々の速度を速くすることができると共に、前記相
補性データ線50と別層で形成したので、下層の相補性
データ線50の配線間隔を縮小して集積度を向上するこ
とができる。
層の相補性データ線50やカラムセレクト信号線52に
比べて抵抗値が低いので、シャント用ワード線55の抵
抗値を低減し、情報書込み動作及び情報読出し動作の夫
々の速度を速くすることができる。
一導電層52、シャント用ワード線55と同一導電層
(55)の夫々を接続する遷移金属膜54は、上層のシャ
ント用ワード線55と同一導電層(55)の接続部でのス
テップカバレッジを補い、この導電層(55)の断線不良
を低減することができると共に、下地の導電層(52)を
同種の遷移金属膜(52)とすることで、下地の遷移金属
膜(52)との間のストレスを低減することができる。
2特に前記メモリセルアレイ11Eの直接周辺回路(セ
ンスアンプ回路やデコーダ回路)は、遷移金属膜なので
マイグレーション耐圧が高く、配線52幅を縮小する
(メモリセルMの配置ピッチに対応させて縮小する)こ
とができるので、集積度を向上することができる。
ント用ワード線55及び配線55の上層にはパッシベー
ション膜56が設けられている。パッシベーション膜5
6は酸化珪素膜56A、窒化珪素膜56Bの夫々を順次
積層した複合膜で構成されている。
上層の窒化珪素膜56Bの下地表面を平坦化するように
構成されている。下層の酸化珪素膜56Aは、その下層
のシャント用ワード線55、配線55の夫々の上層にア
ルミニウム合金膜55Bを形成しているので、このアル
ミニウム合金膜55Bを溶融させない低温度で堆積す
る。すなわち、下層の酸化珪素膜56Aは例えばテトラ
エポキシシランガスをソースガスとするC−CVD法で
堆積する。下層の酸化珪素膜56Aは、下地表面の段差
部分のステップカバレッジが良好であるので、表面を平
坦化するには、シャント用ワード線55間又は配線55
間とその膜厚との比であるアスペクト比が1以上の領域
において、前記シャント用ワード線55間又は配線55
間の2分の1以上の膜厚で形成する。前記アスペクト比
が1以上の領域は最小配線間隔又はそれに近い寸法に相
当し、アスペクト比が1以下の領域においては前記上層
の窒化珪素膜56のステップカバレッジが問題とならな
い。前記シャント用ワード線55間は約0.7[μm]程
度の配線間隔で形成されているので、前記下層の酸化珪
素膜56Aは350〜500[nm]程度の膜厚で形成す
る。
珪素膜56Bは耐湿性を向上するために形成されてい
る。この上層の窒化珪素膜56Bは、例えばプラズマC
VD法で堆積され、1000〜1200[nm]程度の膜
厚で形成されている。この上層の窒化珪素膜56Bは、
下層の酸化珪素膜56Aの表面が平坦化されているの
で、下地の段差部分においてオーバーハング形状の成長
による巣等の発生を防止することができる。
金膜55Bを主体とした配線55上にパッシベーション
膜56が設けられたDRAM1において、前記パッシベ
ーション膜56を、テトラエポキシシランガスをソース
ガスとするC−CVD法で堆積した酸化珪素膜56A、
プラズマCVD法で堆積した窒化珪素膜56Bの夫々を
順次積層した複合膜で構成し、このパッシベーション膜
56の下層の酸化珪素膜56Aを、前記配線55間隔と
前記配線55の膜厚とのアスペクト比が1以上の領域の
前記配線55の間隔の2分の1又はそれ以上の膜厚で構
成する。この構成により、前記パッシベーション膜56
の下層の酸化珪素膜56Aは、前記配線55のアルミニ
ウム合金膜55Bを溶融しない低温度でしかも高ステッ
プカバレッジで堆積することができ、前記配線55で形
成される段差形状を平坦化することができるので、前記
パッシベーション膜56の上層の耐湿性に優れた窒化珪
素膜56Bを前記段差形状に基づく巣を生じることなく
形成することができる。この結果、前記パッシベーショ
ン膜56の上層の窒化珪素膜56Bに巣が発生しないの
で、前記窒化珪素膜56の割れの発生や前記巣に水分が
溜まることがないので、前記パッシベーション膜56の
耐湿性を向上することができる。
11Eと周辺回路との境界領域は図11(概略平面図)及
び図12(前記図11の要部拡大平面図)に示すように構
成されている。つまり、メモリセルアレイ11Eの非活
性領域に形成されるp型チャネルストッパ領域25A、
周辺回路の非活性領域に形成されるp型チャネルストッ
パ領域24の夫々は前記境界領域において重ね合せてい
ない。メモリセルアレイ11Eのp型チャネルストッパ
領域25A、周辺回路のp型チャネルストッパ領域24
の夫々は別々の製造工程で形成されているので、前記境
界領域で前記重合させずに、前記境界領域である非活性
領域の不純物濃度は低くされている。これは、活性領域
に形成されたn型半導体領域29、n+型半導体領域3
2の夫々とp−型ウエル領域22の前記境界領域の主面
部とのpn接合耐圧を高めることができる。ところが、
p−型ウエル領域22の前記境界領域の非活性領域の主
面の不純物濃度が低いので、寄生MOSのしきい値電圧
は低下し、n型反転層が発生しやすい。このn型反転層
はメモリセルアレイ11Eを取り囲む大面積で形成さ
れ、前記境界領域を横切るように又はその近傍に活性領
域が存在すると、活性領域の面積が前記n型反転層の面
積に相当する分増加する。これは、見かけ上、pn接合
面積を増大し、pn接合部においてリーク電流量を増加
する。したがって、図12に示すように、活性領域Ac
t例えば周辺回路のnチャネルMISFETQnは前記
境界領域から離隔させる(前記境界領域を横切らない)。
この離隔は、少なくとも製造工程におけるマスク合せず
れ量、及びn型半導体領域29、n+型半導体領域32
の夫々のn型不純物の拡散量を考慮した寸法で行う。
と周辺回路との境界領域は図13(概略平面図)及び図1
4(前記図13の要部拡大平面図)に示すように構成して
もよい。つまり、メモリセルアレイ11Eのp型チャネ
ルストッパ領域25A、周辺回路のp型チャネルストッ
パ領域24の夫々は前記境界領域で重ね合せる。この重
ね合せは少なくとも製造工程におけるマスク合せ余裕寸
法に相当する分重ね合せる。p型チャネルストッパ領域
24、25Aの夫々を重ね合せた場合は非活性領域の前
記境界領域の不純物濃度が高くなる。p−型ウエル領域
22の非活性領域の主面部の不純物濃度が高くなると、
寄生MOSのしきい値電圧を高めて分離能力を向上する
ことができるが、逆に前記境界領域と活性領域に形成さ
れたn型半導体領域29、n+型半導体領域32の夫々
とのpn接合耐圧が劣化する。
域Act例えば周辺回路のnチャネルMISFETQn
は前記境界領域から離隔させる。この離隔は、少なくと
も製造工程におけるマスク合せずれ量、及びp型チャネ
ルストッパ領域24、25Aの夫々のp型不純物やn型
半導体領域29、n+型半導体領域32の夫々のn型不
純物の拡散量を考慮した寸法で行う。
(VBBジェネレータ回路)1703から発生する少数キ
ャリアがメモリセルアレイ11Eに侵入することを防止
する図示しないガードリング領域が配置されている。こ
のガードリング領域は、メモリセルアレイ11Eの周辺
に配置され、n型半導体領域29又はn+型半導体領域
32で構成されている。このガードリング領域は、前記
p型チャネルストッパ領域25A、24の夫々の境界領
域の内側であるメモリセルアレイ11E内(前記境界領
域とは離隔させる)に設ける。このガードリング領域の
上部には、前記メモリセルMのスタックド構造の情報蓄
積用容量素子Cの下層電極層35、上層電極層37又は
両者の層と同一導電層で形成された段差緩和層が設けら
れている。この段差緩和層は、メモリセルアレイ11E
と周辺回路との間に発生する段差形状を緩和し、上層配
線例えばカラムセレクト信号線52やシャント用ワード
線55の加工精度の向上や断線不良の低減を図るように
構成されている。
2の非活性領域の主面部に形成されたp型チャネルスト
ッパ領域で周囲を規定された、前記p−型ウエル領域2
2の夫々異なる活性領域内の主面にメモリセルM、周辺
回路のnチャネルMISFETQnの夫々を配置する、
DRAM1において、前記メモリセルMの周囲を囲むp
型チャネルストッパ領域25A、前記周辺回路のnチャ
ネルMISFETQnの周囲を囲むp型チャネルストッ
パ領域24の夫々を別々の製造工程で独立に構成し、前
記p型チャネルストッパ領域25A、p型チャネルスト
ッパ領域24の夫々の境界領域には前記メモリセルM、
前記周辺回路のnチャネルMISFETQn等、活性領
域Actを配置しない。この構成により、前記p型チャ
ネルストッパ領域25A、p型チャネルストッパ領域2
4の夫々が前記境界領域で離隔する場合は前記境界領域
にその面積に対応した大きなn型反転層が発生し易くな
り、前記境界領域に活性領域Actが存在するとこの活
性領域Actに形成されるn型半導体領域29やn+型
半導体領域32の面積が見かけ上前記n型反転層を加算
した分増加し、p−型ウエル領域22とn型半導体領域
29やn+型半導体領域32との接合部においてリーク
電流量が増大するが、前記境界領域には活性領域Act
は配置していないので、前記接合部においてリーク電流
量を低減することができる。また、前記p型チャネルス
トッパ領域25A、p型チャネルストッパ領域24の夫
々が前記境界領域で重なる場合はその領域の不純物濃度
が高くなるが、前記境界領域には活性領域Actは配置
していないので、p−型ウエル領域22とn型半導体領
域29やn+型半導体領域32とのpn接合耐圧を向上
することができる。
法について、図16乃至図49(各製造工程毎に示す要
部断面図)を用いて簡単に説明する。
板20を用意する。
体基板20の主面上に酸化珪素膜60、窒化珪素膜61
の夫々を順次積層する。酸化珪素膜60は、約900〜
1000[℃]程度の高温度のスチーム酸化法により形成
し、例えば40〜50[nm]程度の膜厚で形成する。こ
の酸化珪素膜60はバッファ層として使用される。前記
窒化珪素膜61は不純物導入マスク、耐酸化マスクの夫
々に使用する。窒化珪素膜61は、例えばCVD法で堆
積させ、40〜60[nm]程度の膜厚で形成する。
窒化珪素膜61を除去し、マスクを形成する。マスク
(61)の形成はフォトリソグラフィ技術(フォトレジス
トマスクの形成技術)及びエッチング技術を用いて行
う。
(61)を用い、酸化珪素膜60を通してp−型半導体基
板20の主面部にn型不純物21nを導入する。n型不
純物21nは、例えば1013[atoms/cm2]程度の不純
物濃度のPを用い、120〜130[KeV]程度のエネ
ルギのイオン打込法で導入する。
示すように、マスクから露出する酸化珪素膜60を成長
させ、それに比べて厚い酸化珪素膜60Aを形成する。
酸化珪素膜60Aは、n−型ウエル領域(21)形成領域
だけに形成され、前記マスク(61)を除去するマスク及
び不純物導入マスクとして使用される。酸化珪素膜60
Aは、約900〜1000[℃]程度の高温度のスチーム
酸化法により形成し、例えば最終的に110〜130
[nm]程度の膜厚になるように形成する。この酸化珪素
膜60Aを形成する熱処理工程によって、前記導入され
たn型不純物21nは若干拡散される。
で選択的に除去する。
膜60Aを不純物導入マスクとして用い、酸化珪素膜6
0を通したp−型半導体基板20の主面部にp型不純物
22pを導入する。このp型不純物22pは、例えば1
012〜1013[atoms/cm2]程度の不純物濃度のB(又
はBF2)を用い、20〜30[KeV]程度のエネルギの
イオン打込法で導入する。このp型不純物22pは、酸
化珪素膜60Aの膜厚を厚く形成しているので、n−型
ウエル領域(21)の形成領域には導入されない。
22pの夫々に引き伸し拡散を施し、図19に示すよう
に、n−型ウエル領域21及びp−型ウエル領域22を
形成する。n−型ウエル領域21及びp−型ウエル領域
22は1100〜1300[℃]程度の高温度の雰囲気中
で熱処理を施すことによって形成する。結果的に、p−
型ウエル領域22はn−型ウエル領域21に対して自己
整合で形成される。
膜60、60Aの夫々を除去し、n−型ウエル領域2
1、p−型ウエル領域22の夫々の主面を露出する。
エル領域21、p−型ウエル領域22の夫々の主面上
に、酸化珪素膜62、窒化珪素膜63、多結晶珪素膜6
4の夫々を順次積層する。前記下層の酸化珪素膜62は
バッファ層として使用される。
1000[℃]程度の高温度のスチーム酸化法により形成
し、15〜25[nm]程度の膜厚で形成される。中層の
窒化珪素膜63は主に耐酸化マスクとして使用される。
この窒化珪素膜63は、例えばCVD法で堆積し、15
0〜250[nm]程度の膜厚で形成される。上層の多結
晶珪素膜64は、主に、その下層の窒化珪素膜63のエ
ッチングマスク、溝堀深さ判定用マスク、サイドウォー
ルスペーサの長さ制御用マスクの夫々として使用され
る。前記多結晶珪素膜64は、例えばCVD法で堆積
し、80〜120[nm]程度の膜厚で形成される。
領域21、p−型ウエル領域22の夫々の非活性領域の
主面上の上層の多結晶珪素膜64を除去し、活性領域に
残存する多結晶珪素膜64でマスクを形成する。このマ
スク(64)はフォトリソグラフィ技術及びエッチング技
術を用いて形成される。マスク(64)を形成した後は前
記フォトリソグラフィ技術で形成されたエッチングマス
ク(フォトレジスト膜)は除去される。
(64)をエッチングマスクとして用い、非活性領域に露
出された窒化珪素膜63を除去し、前記マスク(64)下
にマスク(63)を形成する。このマスク(63)のパター
ンニングは、フォトレジスト膜からの汚染物質がn−型
ウエル領域21、p−型ウエル領域22の夫々の主面や
酸化珪素膜62中に捕獲されることを防止するため、前
記マスク(64)をパターンニングするフォトレジスト膜
を使用せずにマスク(64)で行っている。
(64)上を含む基板全面に窒化珪素膜65、酸化珪素膜
66の夫々を順次積層する。下層の窒化珪素膜65は、
主に耐酸化マスクとして使用され、前記マスク(63)に
比べて薄い膜厚で形成されている。この窒化珪素膜65
は、例えばCVD法で堆積し、15〜25[nm]程度の
膜厚で形成される。上層の酸化珪素膜66は主にエッチ
ングマスクとして使用される。この酸化珪素膜66は、
例えば無機シランガス(SiH4又はSiH2Cl2)及び
酸化窒素ガス(N2O)をソースガスとするCVD法で堆
積し、150〜250[nm]程度の膜厚で形成される。
膜66、窒化珪素膜65の夫々に堆積された膜厚に相当
する分異方性エッチングを施し、前記マスク(63)及び
(64)の夫々の側壁にそれに対して自己整合でマスク
(65)、(66)の夫々を形成する。このマスク(65)、
(66)の夫々は所謂サイドウォールスペーサとして形成
されている。
(64)、(66)の夫々をエッチングマスクとして用い、
n−型ウエル領域21、p−型ウエル領域22の夫々の
非活性領域の主面に浅溝67を形成する。浅溝67は、
後の工程で形成される素子間分離用絶縁膜(23)の下面
の深さを例えばn型半導体領域(29)や(32)の接合深
さに比べて深く形成し、素子間の分離能力を高めるため
に形成されている。この浅溝67の深さは、前記マスク
(64)の膜厚で制御されている。つまり、浅溝67を形
成すると共にマスク(64)が除去され、このマスク(6
4)の反応ガス成分を検出し、このマスク(64)の反応
ガス成分がなくなった時点又はその近傍で浅溝67を形
成するエッチングを停止する。浅溝67は、例えばRI
E等の異方性エッチングで形成し、約80〜120[n
m]程度の深さで形成される。
領域21、p−型ウエル領域22の夫々と実質的に同等
のエッチング速度を有する材料で形成されたマスク(6
4)を用い、前記n−型ウエル領域21、p−型ウエル
領域22の夫々の非活性領域の主面を前記マスク(64)
の膜厚に相当する分エッチングして浅溝67を形成す
る。
で浅溝67の深さを制御することができるので、前記浅
溝67の深さの制御性を向上することができる。
露出されたn−型ウエル領域21、p−型ウエル領域2
2の夫々の非活性領域の主面上に酸化珪素膜62Aを形
成する。この酸化珪素膜62Aは不純物を導入する際の
バッファ層として使用される。酸化珪素膜62Aは、例
えば熱酸化法で形成し、8〜12[nm]程度の膜厚で形
成する。
成領域において、p−型ウエル領域22の非活性領域の
主面部に、前記酸化珪素膜62Aを通してp型不純物2
4pを導入する。p型不純物24pの導入には前記マス
ク(63)、(66)、図示しないフォトレジストマスクの
夫々を不純物導入マスクとして使用する。p型不純物2
4pは、例えば1013[atoms/cm2]程度の不純物濃度
のBF2を用い、50〜70[KeV]程度のエネルギの
イオン打込法で導入する。このp型不純物24pは、周
辺回路の形成領域において、活性領域に対して自己整合
で導入される。
主に耐酸化マスクとして用い、n−型ウエル領域21、
p−型ウエル領域22の夫々の非活性領域の主面の酸化
珪素膜62A部分に素子間分離用絶縁膜(フィールド絶
縁膜)23を形成する。このとき、酸化珪素膜66は素
子間分離用絶縁膜23の形成前にフッ酸系エッチング液
により除去する。素子間分離用絶縁膜23は、例えば1
050〜1150[℃]程度のかなり高温度で酸素を微量
(約1[%]以下)含む窒素ガス雰囲気中において約30〜
40[分]の熱処理を行った後、スチーム酸化法により約
30〜50[分]程度酸化することで形成することができ
る。素子間分離用絶縁膜23は例えば400〜600
[nm]程度の膜厚で形成する。
の端部は、薄い膜厚のマスク(65)を基板に直接々触さ
せているので、酸化初期の横方向(活性領域側)への成長
が低減され、かつ厚い膜厚のマスク(63)は酸化が進行
しても、横方向への成長を低減することができるので、
バーズビークを少なくすることができる。一方、薄い膜
厚のマスク(65)は、酸化が進むにつれ、バーズビーク
上に持ち上り、ストレスを緩和し、欠陥の発生を低減す
ることができる。つまり、素子間分離用絶縁膜23は、
バーズビークが少なく、厚い膜厚で形成することができ
る。したがって、素子間分離用絶縁膜23は、それを形
成するマスク(63)のサイズにある程度等しいサイズで
形成することができるので、素子間の分離面積を縮小す
ると共に活性領域の有効面積を増加することができる。
処理により、実質的に同一製造工程によって、前記p−
型ウエル領域22の主面部に導入されたp型不純物24
pが引き伸し拡散され、p型チャネルストッパ領域24
が形成される。前記熱処理は、p型不純物24pを横方
向(活性領域側)へも拡散させるが、周辺回路のnチャネ
ルMISFETQnは、メモリセルMのメモリセル選択
用MISFETQsのサイズに比べて大きいので、前記
p型不純物24pの横方向の拡散量は相対的に小さい。
つまり、nチャネルMISFETQnは挟チャネル効果
の影響が小さい。
素膜62の夫々を除去し、n−型ウエル領域21、p−
型ウエル領域22の夫々の活性領域の主面を露出させ
る。この後、図27に示すように、前記露出させたn−
型ウエル領域21、p−型ウエル領域22の夫々の主面
上に酸化珪素膜68を形成する。酸化珪素膜68は、主
に素子間分離用絶縁膜23の形成の際に使用される窒化
珪素膜(マスク)63、65の夫々によって素子間分離用
絶縁膜23の端部に形成される珪素の窒化物所謂ホワイ
トリボンを酸化するために行う。酸化珪素膜68は、例
えば900〜1000[℃]程度の高温度のスチーム酸化
法で形成し、40〜100[nm]程度の膜厚で形成す
る。
レイ11Eの形成領域において、p−型ウエル領域22
の主面部にp型チャネルストッパ領域25A、p型半導
体領域25Bの夫々を形成する。p型チャネルストッパ
領域25Aは素子間分離用絶縁膜23下の非活性領域に
形成される。p型半導体領域25BはメモリセルMの形
成領域である活性領域に形成される。前記p型チャネル
ストッパ領域25A、p型半導体領域25Bの夫々は、
例えば1012〜1013[atoms/cm2]程度の不純物濃度
のBを、200〜300[KeV]程度の高エネルギのイ
オン打込法で導入することにより形成される。p−型ウ
エル領域22の非活性領域の主面部においては、前記p
型不純物は素子分離用絶縁膜23を通して導入される。
活性領域の主面部においては、前記素子間分離用絶縁膜
23の膜厚に相当する分、前記p型不純物はp−型ウエ
ル領域22の主面部の深い位置に導入される。この方法
で形成されるp型チャネルストッパ領域25A、p型半
導体領域25Bの夫々は素子間分離用絶縁膜23に対し
て自己整合で形成されている。
2の非活性領域で周囲を囲まれた活性領域内の主面にメ
モリセル選択用MISFETQsを形成するDRAM1
において、前記p−型ウエル領域22の活性領域の主面
上にマスク(63)、(64)の夫々を順次積層した第1マ
スクを形成する工程と、この第1マスクの側壁にそれに
対して自己整合で形成された、前記第1マスクのマスク
(63)に比べて薄い膜厚のマスク(65)、(66)の夫々
を順次積層した第2マスクを形成する工程と、前記第1
マスク及び第2マスクを用いて前記p−型ウエル領域2
2の非活性領域の主面にエッチング処理を施し、このp
−型ウエル領域22の非活性領域に浅溝67を形成する
工程と、前記第1マスク及び第2マスクを用いて熱酸化
処理を施し、前記p−型ウエル領域22の非活性領域の
主面上に素子間分離用絶縁膜(フィールド絶縁膜)23を
形成する工程と、前記第1マスク及び第2マスクを除去
した後に、前記p−型ウエル領域22の活性領域及び非
活性領域を含むすべての主面部にp型不純物を導入し、
前記p−型ウエル領域22の素子間分離用絶縁膜23下
の主面部に前記p型チャネルストッパ領域25Aを形成
する工程とを備える。この構成により、前記素子間分離
用絶縁膜23の横方向の酸化量を低減することができる
ので、素子間分離用絶縁膜23のサイズを縮小し、かつ
その膜厚を厚くすることができ、前記浅溝67を利用し
て素子間分離用絶縁膜23の下面の位置をp−型ウエル
領域22の活性領域の主面に比べて深くし、メモリセル
選択用MISFETQs間の離隔寸法をp−型ウエル領
域22の深さ方向で稼ぐことができるので、メモリセル
選択用MISFETQs間の分離能力を高めることがで
き、前記素子間分離用絶縁膜23の膜厚を厚く形成し、
前記p型チャネルストッパ領域25Aを形成するp型不
純物を導入する際にp−型ウエル領域22の活性領域の
主面部に導入されるp型不純物をp−型ウエル領域22
の深い位置に導入することができるので、前記p型不純
物の導入に基づくメモリセル選択用MISFETQsの
しきい値電圧の変動を低減することができる。
3を形成する工程は約1050〜1150[℃]の範囲の
高温酸化法で行う。この構成により、前記素子間分離用
絶縁膜23を形成する際に高温酸化法に基づく酸化珪素
膜の流動性を促進し、素子間分離用絶縁膜23とn−型
ウエル領域21、p−型ウエル領域22の夫々の非活性
領域の主面との間に発生するストレスを低減することが
できるので、特にn−型ウエル領域21、p−型ウエル
領域22の夫々の非活性領域の主面に形成された浅溝6
7の角部分における結晶欠陥の発生を低減することがで
きる。
ウエル領域22の夫々の非活性領域の主面に形成される
浅溝67は、結晶欠陥が回復できない場合や特に必要の
ない場合には形成しなくてもよい。この場合は、マスク
(64)をなくし、マスク(65)の膜厚を200〜300
[nm]としてもよい。
モリセル選択用MISFETQs、周辺回路を形成する
nチャネルMISFETQnの夫々が、p−型ウエル領
域22の素子間分離用絶縁膜23及びp型チャネルスト
ッパ領域で形成された非活性領域で周囲を囲まれた領域
内の活性領域の主面に構成されたDRAM1において、
前記p−型ウエル領域22のメモリセル選択用MISF
ETQsを形成する活性領域及びその周囲を囲む非活性
領域の主面部に、前記非活性領域は素子間分離用絶縁膜
23を通過させてp型不純物を導入して形成されるp型
チャネルストッパ領域25Aを設け、前記p−型ウエル
領域22のnチャネルMISFETQnを形成する活性
領域の周囲を囲む非活性領域の主面部に、p型不純物2
5pを導入してp型チャネルストッパ領域24を設け
る。この構成により、前記p型チャネルストッパ領域2
5Aで寄生MOSのしきい値電圧を高め、メモリセルM
及びそれを形成するメモリセル選択用MISFETQs
とその周囲のメモリセルMとの間の分離能力を確保し、
かつ前記p型チャネルストッパ領域25Aは前記素子間
分離用絶縁膜23に対して自己整合で形成され、p型チ
ャネルストッパ領域25Aを形成するp型不純物は活性
領域側への拡散量を小さくすることができるので、前記
メモリセル選択用MISFETQsの挟チャネル効果を
低減することができると共に、前記p型チャネルストッ
パ領域24を形成するp型不純物24pは非活性領域だ
けに導入され、前記nチャネルMISFETQnを形成
する活性領域には導入されないので、基板効果の影響を
低減し、nチャネルMISFETQnのしきい値電圧の
変動を低減することができる。
SFETQnはメモリセルMのメモリセル選択用MIS
FETQsに比べてサイズが大きく構成されているの
で、nチャネルMISFETQnはp型チャネルストッ
パ領域24pを形成するp型不純物24pの活性領域側
への拡散量が相対的に小さく、挟チャネル効果をほとん
ど生じない。
は、活性領域にp型チャネルストッパ領域24を形成す
るp型不純物24pが導入されず、前記活性領域の表面
の不純物濃度を低減することができるので、しきい値電
圧を低減し、駆動能力を増大することができる。特に、
前記nチャネルMISFETQnは出力段回路として使
用する場合に出力信号レベルを充分に確保することがで
きる。
セル選択用MISFETQs、nチャネルMISFET
Qnの夫々はp−型半導体基板20に比べて高い不純物
濃度を有するp−型ウエル領域22の主面部に設ける。
この構成により、前記p−型ウエル領域22のメモリセ
ル選択用MISFETQs、nチャネルMISFETQ
nの夫々のチャネル形成領域の不純物濃度を高くできる
ので、短チャネル効果を低減することができると共に、
前記p−型ウエル領域22、前記p−型半導体基板20
の夫々の不純物濃度の差でポテンシャルバリア領域を形
成することができるので、特にメモリセルMのα線ソフ
トエラー耐圧を向上することができる。
は、カラムアドレスデコーダ回路(YDEC)12やセン
スアンプ回路(SA)13等の直接周辺回路を構成する場
合、同様にα線ソフトエラー耐圧を向上することができ
る。
型ウエル領域21、p−型ウエル領域22の夫々の活性
領域の主面上に酸化珪素膜68Aを形成する。酸化珪素
膜68Aは前記酸化珪素膜68を除去した後改めて形成
する。この酸化珪素膜68Aは15〜24[nm]程度の
膜厚でよい。
形成領域において、n−型ウエル領域21、p−型ウエ
ル領域22の夫々の素子間分離用絶縁膜23で規定され
る活性領域の主面部にしきい値電圧を調整するp型不純
物69pを導入する。p型不純物69pは、例えば10
12[atoms/cm2]程度の不純物濃度のBを用い、20〜
30[KeV]程度のエネルギのイオン打込法で導入す
る。このp型不純物69pは主にnチャネルMISFE
TQn、Qpの夫々のしきい値電圧を調整するために導
入されている。また、p型不純物69pはn−型ウエル
領域21、p−型ウエル領域22の夫々の主面部に別々
の工程により導入してもよい。
去し、p−型ウエル領域22、n−型ウエル領域21の
夫々の主面を露出させる。
n−型ウエル領域21の夫々の主面上にゲート絶縁膜2
6を形成する。ゲート絶縁膜26は、800〜1000
[℃]程度の高温度のスチーム酸化法で形成し、12〜1
8[nm]程度の膜厚で形成する。
縁膜26上及び素子間分離用絶縁膜23上を含む基板全
面に多結晶珪素膜を形成する。多結晶珪素膜は、CVD
法で堆積させ、200〜300[nm]程度の膜厚で形成
する。多結晶珪素膜には、熱拡散法により、抵抗値を低
減するn型不純物例えばPが導入されている。この後、
多結晶珪素膜の表面上に図示しない酸化珪素膜を熱酸化
法により形成する。この多結晶珪素膜は製造工程におけ
る第1層目のゲート配線形成工程によって形成される。
縁膜28を形成する。この層間絶縁膜28は無機シラン
ガス及び酸化窒素ガスをソースガスとするCVD法で形
成する。層間絶縁膜28は例えば240〜350[nm]
程度の膜厚で形成する。
ッチングマスクを用い、前記層間絶縁膜28、多結晶珪
素膜の夫々を順次エッチングし、ゲート電極27及びワ
ード線(WL)27を形成する。また、ゲート電極27、
ワード線27の夫々の上部には層間絶縁膜28を残存さ
せておく。前記エッチングは異方性エッチングで行う。
純物導入に起因する汚染を低減するために、基板全面に
酸化珪素膜(符号を付けない)を形成する。この酸化珪素
膜は前記エッチングで露出されたp−型ウエル領域2
2、n−型ウエル領域21の夫々の主面上やゲート電極
27、ワード線27の夫々の側壁に形成される。酸化珪
素膜は、例えば850〜950[℃]程度の高温度の酸素
ガス雰囲気中で形成され、10〜20[nm]程度の膜厚
で形成される。
縁膜28(及びゲート電極27)を不純物導入マスクとし
て用い、メモリセルアレイ11E、nチャネルMISF
ETQnの夫々の形成領域において、p−型ウエル領域
22の主面部にn型不純物29nを導入する。n型不純
物29nはゲート電極27に対して自己整合で導入され
る。n型不純物29nは、例えば1013[atoms/cm2]
程度の不純物濃度のP(又はAs)を用い、30〜50
[KeV]程度のエネルギのイオン打込法で導入する。図
示しないが、このn型不純物29nの導入の際にはpチ
ャネルMISFETQpの形成領域は不純物導入マスク
(例えばフォトレジスト膜)で覆われている。
絶縁膜23及び層間絶縁膜28(及びゲート電極27)を
不純物導入マスクとして用い、pチャネルMISFET
Qpの形成領域において、n−型ウエル領域21の主面
部にp型不純物30pを導入する。p型不純物30pは
ゲート電極27に対して自己整合で導入される。p型不
純物30pは、例えば1012[atoms/cm2]程度の不純
物濃度のB(又はBF2)を用い、20〜30[KeV]程
度のエネルギのイオン打込法で導入する。図示しない
が、p型不純物30pの導入の際にはメモリセルアレイ
11E、nチャネルMISFETQnの夫々の形成領域
は不純物導入マスク(フォトレジスト膜)で覆れている。
前記ゲート電極27、ワード線27、それらの上層の層
間絶縁膜28の夫々の側壁にサイドウォールスペーサ3
1を形成する。サイドウォールスペーサ31は、酸化珪
素膜を堆積し、この酸化珪素膜を堆積した膜厚に相当す
る分、RIE等の異方性エッチングを施すことにより形
成することができる。サイドウォールスペーサ31の酸
化珪素膜は前記層間絶縁膜28と同一膜質を有する、無
機シランガス及び酸化窒素ガスをソースガスとするCV
D法で形成する。この酸化珪素膜は例えば130〜18
0[nm]程度の膜厚で形成する。サイドウォールスペー
サ31のゲート長方向(チャネル長方向)の長さは約15
0[nm]程度で形成される。
Qnの形成領域において、図32に示すように、n型不
純物32nを導入する。n型不純物32nの導入に際し
ては主にサイドウォールスペーサ31を不純物導入マス
クとして用いて行う。また、nチャネルMISFETQ
nの形成領域以外の領域、つまり、メモリセルアレイ1
1E、pチャネルMISFETQpの夫々の形成領域
は、前記n型不純物32nの導入に際しては図示しない
不純物導入マスク(フォトレジスト膜)で覆われる。前記
n型不純物32nは、例えば1015[atoms/cm2]程度
の不純物濃度のAs(又はP)を用い、70〜90[Ke
V]程度のエネルギのイオン打込法で導入する。
し、前述のn型不純物29n、n型不純物32n、p型
不純物30pの夫々に引き伸し拡散を施し、n型半導体
領域29、n+型半導体領域32、p型半導体領域30
の夫々を形成する。前記熱処理は例えば900〜100
0[℃]程度の高温度で20〜40[分]程度行う。前記n
型半導体領域29を形成することにより、メモリセルM
のLDD構造のメモリセル選択用MISFETQsが完
成する。また、n型半導体領域29及びn+型半導体領
域32を形成することにより、LDD構造のnチャネル
MISFETQnが完成する。このnチャネルMISF
ETQnは、DRAM1の周辺回路(低電圧用)及び入出
力段回路(高電圧用)で使用される。また、pチャネルM
ISFETQpのLDD構造を構成するp型半導体領域
30は完成するが、p+型半導体領域39はメモリセル
Mの完成後に形成されるので、pチャネルMISFET
Qpは後工程で完成される。
て使用される高電圧用のLDD構造のnチャネルMIS
FETQn、周辺回路として使用される低電圧用のLD
D構造のnチャネルMISFETQnの夫々を有するD
RAM1において、p−型ウエル領域22の夫々異なる
活性領域の主面に前記高電圧用nチャネルMISFET
Qn、低電圧用nチャネルMISFETQnの夫々のゲ
ート絶縁膜26及びゲート電極27を同一製造工程で形
成する工程と、前記p−型ウエル領域22の夫々の活性
領域の主面部に前記高電圧用nチャネルMISFETQ
n、低電圧用nチャネルMISFETQnの夫々のゲー
ト電極27に対して自己整合でLDD構造を形成する低
不純物濃度のn型半導体領域29を同一製造工程で形成
する工程と、前記高電圧用nチャネルMISFETQ
n、低電圧用nチャネルMISFETQnの夫々のゲー
ト電極27の側壁にサイドウォールスペーサ31を同一
製造工程で形成する工程と、前記p−型ウエル領域22
の活性領域の前記高電圧用nチャネルMISFETQ
n、低電圧用nチャネルMISFETQnの夫々の主面
部にサイドウォールスペーサ31に対して自己整合で高
不純物濃度のn+型半導体領域32を形成する工程とを
備える。この構成により、前記高電圧用nチャネルMI
SFETQn、低電圧用nチャネルMISFETQnの
夫々の形成工程をすべて兼用し、特に夫々のサイドウォ
ールスペーサ31を同一製造工程で形成することができ
るので、DRAM1の製造工程数を低減することができ
る。
絶縁膜28上、サイドウォールスペーサ31上等を含む
基板全面に層間絶縁膜33を形成する。この層間絶縁膜
33はスタックド構造の情報蓄積用容量素子Cの夫々の
電極層を加工する際のエッチングストッパ層として使用
されている。また、層間絶縁膜33はスタックド構造の
情報蓄積用容量素子Cの下層電極層(35)とメモリセル
選択用MISFETQsのゲート電極27、ワード線2
7の夫々とを電気的に分離するために形成されている。
また、層間絶縁膜33はpチャネルMISFETQpの
サイドウォールスペーサ31の膜厚を厚くするように構
成されている。層間絶縁膜33は主に上層導電層の加工
時のオーバエッチングによる削れ量、洗浄工程での削れ
量等を見込んだ膜厚で形成されている。層間絶縁膜33
は無機シランガス及び酸化窒素ガスをソースガスとする
CVD法で堆積した酸化珪素膜で形成されている。つま
り、この層間絶縁膜33は、スタックド構造の情報蓄積
用容量素子Cの誘電体膜(36)や下地の層間絶縁膜28
との間に線膨張係数差に基づき発生するストレスを低減
することができる。層間絶縁膜33は例えば130〜1
80[nm]程度の膜厚で形成する。
形成領域のメモリセル選択用MISFETQsの他方の
n型半導体領域(情報蓄積用容量素子Cの下層電極層3
5が接続される側)29上の前記層間絶縁膜33を除去
し、接続孔33A、35の夫々を形成する。この接続孔
35は、前記サイドウォールスペーサ31、層間絶縁膜
33をエッチングした時にサイドウォールスペーサ31
の側壁に堆積されるサイドウォールスペーサ33Bの夫
々で規定された領域内において形成されている。
示すように、層間絶縁膜33上を含む基板全面に、メモ
リセルMのスタックド構造の情報蓄積用容量素子Cの下
層電極層35を形成する多結晶珪素膜を堆積する。この
多結晶珪素膜は前記接続孔33A、35の夫々を通して
一部をn型半導体領域29に接続させている。この多結
晶珪素膜は、CVD法で堆積させた多結晶珪素膜で形成
し、150〜240[nm]程度の膜厚で形成する。この
多結晶珪素膜は製造工程における第2層目のゲート配線
形成工程により形成されている。多結晶珪素膜には堆積
後に抵抗値を低減するn型不純物例えばPを熱拡散法に
より導入する。このn型不純物は前記接続孔35を通し
てn型半導体領域29に多量にn型不純物が拡散され、
このn型不純物がメモリセル選択用MISFETQsの
チャネル形成領域側に拡散しないように、n型不純物は
低不純物濃度で導入される。
素膜上にさらに多結晶珪素膜を堆積する。この上層の多
結晶珪素膜は、CVD法で堆積させ、240〜350
[nm]程度の膜厚で形成する。上層の多結晶珪素膜には
堆積後に抵抗値を低減するn型不純物例えばPを熱拡散
法により導入する。このn型不純物はスタックド構造の
情報蓄積用容量素子Cの電荷蓄積量を向上するために高
不純物濃度で導入される。
ラフィ技術及び異方性エッチング技術を用いて前記2層
構造の多結晶珪素膜を所定の形状に加工し、下層電極層
35を形成する。前記フォトリソグラフィ技術はエッチ
ングマスク(フォトレジスト膜)の形成工程及びエッチン
グマスクの除去工程を含む。前記エッチングマスクの除
去工程は例えばフレオンガス(CHF3)と酸素ガス(O2)
との混合ガスによるダウンストリームのプラズマ処理で
行われている。この処理はDRAM1の各素子のダメー
ジを低減する効果がある。
用MISFETQsとスタックド構造の情報蓄積用容量
素子Cとの直列回路でメモリセルMを構成するDRAM
1において、前記スタックド構造の情報蓄積用容量素子
Cの前記メモリセル選択用MISFETQsの一方のn
型半導体領域29に接続される側の下層電極層35を、
低濃度に抵抗値を低減するn型不純物を導入した多結晶
珪素膜、高濃度に前記n型不純物を導入した多結晶珪素
膜の夫々を順次積層した複合膜で構成する。この構成に
より、前記メモリセルMのスタックド構造の情報蓄積用
容量素子Cの下層電極層35の膜厚を厚くし、この膜厚
を厚くした分、下層電極層35の側壁の面積を高さ方向
に稼ぐことができるので、電荷蓄積量を増加し、メモリ
セルMの面積を縮小して集積度を向上することができ、
前記下層電極層35の上層の多結晶珪素膜の表面の不純
物濃度が高いので、電荷蓄積量を増加し、同様に集積度
をより向上することができ、しかも、前記下層電極層3
5の多結晶珪素膜の不純物濃度を低くし、メモリセル選
択用MISFETQsの一方のn型半導体領域29側へ
のn型不純物の拡散量を低減することができるので、メ
モリセル選択用MISFETQsの短チャネル効果を低
減し、メモリセルMの面積を縮小してさらに集積度を向
上することができる。なお、本発明は、3層又はそれ以
上の層数で多結晶珪素膜を堆積し、夫々の多結晶珪素膜
にn型不純物を導入し、前記下層電極層35を形成して
もよい。
SFETQsとスタックド構造の情報蓄積用容量素子C
との直列回路でメモリセルMを構成するDRAM1にお
いて、p−型ウエル領域22の前記メモリセル選択用M
ISFETQs上を含む層間絶縁膜33の全面に第1層
目の多結晶珪素膜を堆積した後、この第1層目の多結晶
珪素膜に抵抗値を低減するn型不純物を導入する工程
と、この第1層目の多結晶珪素膜上の全面に第2層目の
多結晶珪素膜を堆積後、この第2層目の多結晶珪素膜に
抵抗値を低減するn型不純物を導入する工程と、この第
2層目の多結晶珪素膜、前記第1層目の多結晶珪素膜の
夫々に異方性エッチングにより所定のパターンニングを
順次施し、前記スタックド構造の情報蓄積用容量素子C
の下層電極層35を形成する工程とを備える。この構成
により、前記スタックド構造の情報蓄積用容量素子Cの
下層電極層35の膜厚を厚くしても、それに導入された
不純物量がある程度確保されかつ均一化されているの
で、異方性エッチングの異方性を高めかつエッチング速
度を速くすることができる。異方性エッチングの異方性
の向上は、下層電極層35のサイズを縮小することがで
きるので、メモリセルMの面積を縮小し、DRAM1の
集積度を向上することができる。
ように、前記メモリセルMのスタックド構造の情報蓄積
用容量素子Cの下層電極層35上を含む基板全面に誘電
体膜36を形成する。誘電体膜36は、前述したように
基本的には窒化珪素膜36A、酸化珪素膜36Bの夫々
を順次積層した2層構造で形成されている。下層の窒化
珪素膜36Aは、例えばCVD法で堆積させ、5〜7
[nm]程度の膜厚で形成する。この窒化珪素膜36Aを
形成する際には酸素の巻き込みをできる限り抑える。通
常の生産レベルで下層電極層35(多結晶珪素膜)上に
窒化珪素膜36Aを形成した場合には、極微量の酸素の
巻き込みが生じるので、下層電極層35と窒化珪素膜3
6Aとの間に自然酸化珪素膜(図示しない)が形成され
る。
Bは、下層の窒化珪素膜36Aに高圧酸化法を施して形
成し、1〜3[nm]程度の膜厚で形成する。酸化珪素膜
36Bを形成すると下層の窒化珪素膜36Aは若干膜厚
が減少する。酸化珪素膜36Bは基本的には1.5〜1
0[toll]の高圧及び800〜1000[℃]程度の高温度
の酸素ガス雰囲気中において形成する。本実施例におい
ては、酸化珪素膜36Bは、3〜3.8[toll]の高圧及
び酸化の際の酸素流量(ソースガス)を2[l/min]、水素
流量(ソースガス)を3〜8[l/min]として形成してい
る。高圧酸化法で形成される酸化珪素膜36Bは常圧
(1[toll])で形成される酸化珪素膜に比べて短時間で所
望の膜厚に形成することができる。つまり、高圧酸化法
は、高温度の熱処理時間を短縮することができるので、
メモリセル選択用MISFETQs等のソース領域及び
ドレイン領域のpn接合深さを浅くすることができる。
前記自然酸化珪素膜は酸素の巻き込みを低減すれば薄く
することができる。また、製造工程数は増加するが、自
然酸化珪素膜を窒化し、誘電体膜36を2層構造で形成
することもできる。
体膜36上を含む基板全面に多結晶珪素膜を堆積する。
多結晶珪素膜は、CVD法で堆積させ、80〜120
[nm]程度の膜厚で形成する。この多結晶珪素膜は製造
工程における第3層目のゲート配線形成工程により形成
される。この後、前記多結晶珪素膜に抵抗値を低減する
n型不純物例えばPを熱拡散法により導入する。
の一方のn型半導体領域29と相補性データ線(50)と
の接続領域を除くメモリセルアレイ11Eの全面におい
て、前記多結晶珪素膜上にエッチングマスクを形成す
る。エッチングマスクは例えばフォトリソグラフィ技術
を使用したフォトレジスト膜で形成する。この後、図3
9に示すように、前記エッチングマスクを用い、前記多
結晶珪素膜、誘電体膜36の夫々に順次異方性エッチン
グを施し、上層電極層37を形成する。この上層電極層
37を形成することにより、スタックド構造の情報蓄積
用容量素子Cが略完成し、この結果、DRAM1のメモ
リセルMが完成する。このメモリセルMの完成後、前記
エッチングマスクは除去する。
施し、前記上層電極層37の表面上に絶縁膜(酸化珪素
膜)38を形成する。絶縁膜38を形成する工程は、前
記上層電極層37をパターンニングした際に、下地表面
(層間絶縁膜33の表面)に残存するエッチング残り(多
結晶珪素膜)を酸化する工程である。スタックド構造の
情報蓄積用容量素子Cは、メモリセル選択用MISFE
TQsの上層に2層の下層電極層35及び上層電極層3
7を堆積するので、段差形状が大きく、特に相補性デー
タ線(50)とメモリセルMとの接続部分の段差形状が大
きく、エッチング残りを生じ易い。このエッチング残り
は相補性データ線(50)と上層電極層37とを短絡させ
る。
体領域29が相補性データ線(50)に接続されたメモリ
セル選択用MISFETQsと、その上層に形成される
下層電極層35、誘電体膜36、上層電極層37の夫々
を順次積層したスタックド構造の情報蓄積用容量素子C
との直列回路でメモリセルMを構成するDRAM1にお
いて、前記メモリセルMの誘電体膜36上にCVD法で
多結晶珪素膜を堆積し、この多結晶珪素膜に異方性エッ
チングにより所定のパターンニングを施して前記上層電
極層37を形成する工程と、この上層電極層37の表面
上に熱酸化法による絶縁膜38(酸化珪素膜)を形成する
工程とを備える。この構成により、前記多結晶珪素膜の
パターンニング後に下地表面の段差部分に残存する多結
晶珪素膜のエッチング残りを、この後に行われる熱酸化
工程により酸化することができるので、前記上層電極層
37と相補性データ線(50)との短絡を防止し、製造上
の歩留りを向上することができる。
前記周辺回路のpチャネルMISFETQpの形成領域
において、前述の工程で形成された層間絶縁膜33に異
方性エッチングを施し、図41に示すように、サイドウ
ォールスペーサ33Cを形成する。サイドウォールスペ
ーサ33Cは、前記サイドウォールスペーサ31の側壁
に形成され、前記ゲート電極27に対して自己整合で形
成される。サイドウォールスペーサ33Cは、pチャネ
ルMISFETQpのサイドウォールスペーサ31のゲ
ート長方向の寸法を長くするように形成されている。サ
イドウォールスペーサ31及び33Cの合計のゲート長
方向の寸法は前述のように約200[nm]程度で形成さ
れる。
量素子Cの上層電極層37上、nチャネルMISFET
Qn上、pチャネルMISFETQpの形成領域上の夫
々を含む基板全面に図示しない絶縁膜を形成する。この
絶縁膜は主に不純物導入の際の汚染防止膜として使用さ
れる。この絶縁膜は、例えば無機シランガス及び酸化窒
素ガスをソースガスとするCVD法で堆積させた酸化珪
素膜で形成し、約10[nm]程度の薄い膜厚で形成す
る。
Qpの形成領域において、図42に示すように、p型不
純物39pを導入する。p型不純物39pの導入に際し
ては主にサイドウォールスペーサ31及び33Cを不純
物導入マスクとして用いる。また、pチャネルMISF
ETQpの形成領域以外の領域つまりメモリセルアレイ
11E、nチャネルMISFETQnの夫々の形成領域
はp型不純物39pの導入に際しては図示しない不純物
導入マスク(フォトレジスト膜)で覆われる。前記p型
不純物39pは、例えば1015[atoms/cm2]程度の不
純物濃度のBF2(又はB)を用い、50〜70[KeV]
程度のエネルギのイオン打込法で導入する。
39pに引き伸し拡散を施し、p+型半導体領域39を
形成する。前記熱処理は例えば900〜1000[℃]程
度の高温度で20〜40[分]程度行う。前記p+型半導
体領域39を形成することにより、LDD構造のpチャ
ネルMISFETQpが完成する。このpチャネルMI
SFETQpは、サイドウォールスペーサ33Cでサイ
ドウォールスペーサ31のゲート長方向の寸法を増加
し、かつメモリセルMのスタックド構造の情報蓄積用容
量素子Cを形成する熱処理(例えば誘電体膜36)を施し
た後に形成されている。つまり、pチャネルMISFE
TQpは、p+型半導体領域39のチャネル形成領域側
への拡散を低減し、短チャネル効果を低減することがで
きる。
MISFETQsとスタックド構造の情報蓄積用容量素
子Cとの直列回路で構成されるメモリセルM、周辺回路
を構成するLDD構造の相補型MISFETの夫々を有
する、DRAM1において、前記メモリセルMのメモリ
セル選択用MISFET、前記周辺回路のnチャネルM
ISFETQn、pチャネルMISFETQpの夫々の
ゲート絶縁膜26、ゲート電極27の夫々を順次形成す
る工程と、このゲート電極27に対して自己整合で、前
記メモリセル選択用MISFETQs、nチャネルMI
SFETQn、pチャネルMISFETQpの夫々のL
DD構造を形成する低不純物濃度のn型半導体領域2
9、p型半導体領域30の夫々を形成する工程と、この
メモリセル選択用MISFETQs、nチャネルMIS
FETQn、pチャネルMISFETQpの夫々のゲー
ト電極27の側壁にサイドウォールスペーサ31を形成
する工程と、このサイドウォールスペーサ31に対して
自己整合で、前記nチャネルMISFETQnの高不純
物濃度のn+型半導体領域32を形成する工程と、前記
メモリセルMのスタックド構造の情報蓄積用容量素子C
を形成する工程と、前記pチャネルMISFETQpの
ゲート電極27の側壁に前記サイドウォールスペーサ3
1を介在させて前記ゲート電極27に対して自己整合で
サイドウォールスペーサ33Cを形成する工程と、この
サイドウォールスペーサ33Cに対して自己整合で、前
記pチャネルMISFETQpの高不純物濃度のp+型
半導体領域39を形成する工程とを備える。この構成に
より、前記nチャネルMISFETQnは、単層のサイ
ドウォールスペーサ31でLDD構造を形成する低不純
物濃度のn型半導体領域29のゲート長方向の寸法を規
定しているので、前記n型半導体領域29のゲート長方
向の寸法を短くすることができ、前記pチャネルMIS
FETQpは、複数層のサイドウォールスペーサ31、
33Cで高不純物濃度のp+型半導体領域39のチャネ
ル形成領域側への回り込み量を規定し、かつ前記メモリ
セルMのスタックド構造の情報蓄積用容量素子Cを形成
する熱処理を施した後に高不純物濃度のp+型半導体領
域39を形成しているので、前記p+型半導体領域39
のチャネル形成領域側への回り込み量をより低減するこ
とができる。
FETQnの高不純物濃度のn+型半導体領域32を形
成する工程後、前記メモリセルMのスタックド構造の情
報蓄積用容量素子Cを形成する工程の前には層間絶縁膜
33を形成する工程を備え、この層間絶縁膜33を形成
した後、前記サイドウォールスペーサ33Cを前記層間
絶縁膜33を利用して形成する。この構成により、前記
サイドウォールスペーサ33Cを形成する工程の一部
(膜堆積工程)を前記層間絶縁膜33を形成する工程で兼
用することができるので、この工程を兼用した分、DR
AM1の製造工程数を低減することができる。
AM1の各素子上を含む基板全面に層間絶縁膜40を積
層する。この層間絶縁膜40は例えば無機シランガス及
び酸化窒素ガスをソースガスとするCVD法で堆積させ
た酸化珪素膜で形成する。この層間絶縁膜40は例えば
250〜350[nm]程度の膜厚で形成する。
と相補性データ線(50)との接続部分において、前記層
間絶縁膜40に接続孔40Aを形成する。この接続孔4
0Aは例えば異方性エッチングで形成する。
示すように、前記接続孔40Aを通してメモリセル選択
用MISFETQsの一方のn型半導体領域29と接続
し、層間絶縁膜40上を延在する相補性データ線(DL)
50を形成する。相補性データ線50は製造工程におけ
る第4層目のゲート配線形成工程で形成する。相補性デ
ータ線50は多結晶珪素膜50A、遷移金属シリサイド
膜50Bの夫々を順次積層した2層構造で構成されてい
る。下層の多結晶珪素膜50Aは、CVD法で堆積し、
例えば80〜120[nm]程度の膜厚で形成され。この
多結晶珪素膜50Aには堆積後にn型不純物例えばPを
熱酸化法により導入している。CVD法で堆積される多
結晶珪素膜50Aは、接続孔40Aの段差形状部分での
ステップカバレッジが高いので、相補性データ線50の
断線不良を低減することができる。
50との接続部分において、前記接続孔40Aと素子間
分離用絶縁膜23との製造工程におけるマスク合せずれ
により、素子間分離用絶縁膜23上に接続孔40Aの一
部がかかった場合、多結晶珪素膜50Aからp−型ウエ
ル領域22の主面部にn型不純物を拡散し、n型半導体
領域29と相補性データ線50とを接続できるので、相
補性データ線50とp−型ウエル領域22との短絡を防
止することができる。前記上層の遷移金属シリサイド膜
50Bは、例えばCVD法で堆積したWSi2膜で形成
し、100〜200[nm]程度の膜厚で形成する。この
上層の遷移金属シリサイド膜50Bは、主に相補性デー
タ線50Bの抵抗値を低減し、情報書込み動作、情報読
出し動作の夫々の速度を速くするために形成されてい
る。また、上層の遷移金属シリサイド膜50Bは、CV
D法で堆積されるので、相補性データ線50の断線不良
をより低減することができる。
珪素膜50A、上層の遷移金属シリサイド膜50Bの夫
々を堆積後、例えば異方性エッチングで所定の形状にパ
ターンニングすることにより形成されている。
性データ線50上を含む基板全面に層間絶縁膜51を形
成する。層間絶縁膜51は酸化珪素膜51A、BPSG
膜51Bの夫々を順次積層した2層構造で構成されてい
る。下層の酸化珪素膜51Aは、例えば無機シランガス
及び酸化窒素ガスをソースガスとするCVD法で堆積さ
れ、100〜200[nm]程度の膜厚で形成される。下
層の酸化珪素膜51Aは上層のBPSG膜51Bの不純
物(P、Bの夫々)の漏れを防止するために形成されてい
る。上層のBPSG膜51Bは、例えばCVD法で堆積
され、250〜350[nm]程度の膜厚で形成されてい
る。このBPSG膜51には、窒素ガス雰囲気中におい
て、約800[℃]以上の温度でフローが施され、その表
面が平坦化されている。
膜51に接続孔51Cを形成する。接続孔51Cは、D
RAM1の各素子のn+型半導体領域32上、p+型半
導体領域39上、図示しない配線50上、上層電極層3
7上等の上部の層間絶縁膜51を除去して形成する。接
続孔51Cは例えば異方性エッチングで形成する。
形成領域において、p+型半導体領域39は、p型不純
物の拡散係数が大きいので、表面の不純物濃度がn+型
半導体領域32に比べて薄くなる。また、p+型半導体
領域32は、前記接続孔51Cを形成する際のオーバー
エッチングにより表面の不純物濃度の高い領域がエッチ
ングされ、表面の不純物濃度がさらに低くなる。また、
p+型半導体領域39は、それに接続される配線52を
遷移金属膜(W膜)で形成しているので、n+型半導体領
域32に比べて仕事関数差が大きくなる。そこで、pチ
ャネルMISFETQpは、前記接続孔51Cで規定さ
れた領域内において、p+型半導体領域39の表面にp
型不純物を導入し、p+型半導体領域39の表面の不純
物濃度を高くしてもよい。この構成により、pチャネル
MISFETQpのp+型半導体領域39と配線(52)
との接続抵抗値を低減することができる。
うに、前記接続孔51Cを通してn+型半導体領域3
2、p+型半導体領域39等と接続するように、層間絶
縁膜51上に配線(カラムセレクト信号線も含む)52
を形成する。配線52は、スパッタ法で堆積した遷移金
属膜例えばW膜で形成し、例えば350〜450[nm]
程度の膜厚で形成する。配線52は、層間絶縁膜51の
全表面に堆積後、例えば異方性エッチングで所定の形状
にパターンニングすることにより形成することができ
る。
示すように、前記配線52上を含む基板全面に層間絶縁
膜53を形成する。層間絶縁膜53は酸化珪素膜(堆積
型絶縁膜)53A、酸化珪素膜(塗布型絶縁膜)53B、
酸化珪素膜(堆積型絶縁膜)53Cの夫々を順次積層し
た3層構造で構成されている。下層の酸化珪素膜53A
は、テトラエポキシシランガスをソースガスとするC−
CVD法で堆積し、250〜350[nm]程度の膜厚で
形成する。中層の酸化珪素膜53Bは層間絶縁膜53の
表面を平坦化するために形成されている。酸化珪素膜5
3Bは、SOG法で数回(2〜5回)程度塗布し(合計1
00〜150[nm]程度の膜厚に塗布)、この後ベーク
処理(約450[℃])を施し、表面をエッチングで後退さ
せることにより形成されている。
素膜53Bは下層の酸化珪素膜53Aの表面の段差形状
のうち凹部のみに形成される。また、層間絶縁膜53の
中層は前記酸化珪素膜53Bに変えて有機物膜例えばポ
リイミド系樹脂膜で形成してもよい。上層の酸化珪素膜
53Cは、層間絶縁膜53全体としての膜の強度を高め
るために、例えばテトラエポキシシランガスをソースガ
スとするC−CVD法で堆積し、250〜350[nm]
程度の膜厚で形成する。
を除去し、接続孔53Dを形成する。接続孔53Dは例
えば異方性エッチングで形成する。
52の表面上に遷移金属膜54を積層する(埋込む)。遷
移金属膜54は、選択CVD法で堆積した例えばW膜で
形成し、600〜800[nm]程度の膜厚で形成する。
このW膜の反応生成式は以下のとおりである。
うに、前記接続孔53D内に埋込まれた遷移金属膜54
と接続するように層間絶縁膜53上に配線(シャント用
ワード線も含む)55を形成する。配線55は遷移金属
窒化膜(又は遷移金属膜)55A、アルミニウム合金膜
55Bの夫々を順次積層した2層構造で構成されてい
る。下層の遷移金属窒化膜55Aは、例えばスパッタ法
で堆積したTiN膜で形成し、130〜180[nm]程
度の膜厚で形成される。この遷移金属窒化膜55Aは、
前述のように前記接続孔53D部分において、Siの析
出現象やWとアルミニウムとの合金化反応を防止するよ
うに構成されている。上層のアルミニウム合金膜55B
は、例えばスパッタ法で堆積し、600〜800[nm]
程度の膜厚で形成する。配線55は、下層の遷移金属シ
リサイド膜55A、上層のアルミニウム合金膜55Bの
夫々を順次積層した後、例えば異方性エッチングで所定
の形状にパターンニングすることにより形成することが
できる。
記図1に示すように、前記配線55上を含む基板全面に
パッシベーション膜56を形成する。パッシベーション
膜56は、前述のように、酸化珪素膜56A、窒化珪素
膜56Bの夫々を順次積層した複合膜で形成されてい
る。下層の酸化珪素膜56Aは前述のようにテトラエポ
キシシランガスをソースガスとするC−CVD法で堆積
する。上層の窒化珪素膜56BはプラズマCVD法で堆
積する。
ベーション膜56の上層には樹脂膜が塗布されている。
この樹脂膜はα線ソフトエラー耐圧を向上するために形
成されている。この樹脂膜は、例えばポッティング技術
(樹脂の滴下塗布工程、ベーク処理工程及びパターンニ
ング工程を含む)で塗布したポリイミド系樹脂膜を使用
し、8〜12[μm]程度の膜厚で形成されている。樹脂
膜は、基本的には外部端子に相当する位置を開口し、こ
の領域を除くDRAM1の全面に塗布される。
において複数に分割した形状で配置してもよい。つま
り、樹脂膜は、DRAM1のα線ソフトエラー耐圧を確
保したい領域例えばメモリセルアレイ11E、直接周辺
回路の一部(12及び13)の夫々には配置し、関接周辺
回路、直接周辺回路の他部には配置せず、この領域を分
割領域として使用する。このように、樹脂膜を分割する
ことにより、樹脂膜のストレスを低減し、パッシベーシ
ョン膜の割れ等を防止することができる。
1には欠陥相補性データ線(DL)50、欠陥ワード線
(WL)27(又はシャント用ワード線55)の夫々を救
済するY系冗長回路1812、X系冗長回路1806の
夫々が配置されている。このY系冗長回路1812は、
欠陥相補性データ線50から冗長用相補性データ線50
への切換をヒューズ素子Fを切断するか否かで行ってい
る。同様に、X系冗長回路1806は、欠陥ワード線2
7から冗長用ワード線27への切換をヒューズ素子Fを
切断するか否かで行っている。
図)に示すように、相補性データ線50及び配線50と
同一導電層で形成されている。本実施例のDRAM1は
レーザ切断方式を採用しているので、ヒューズ素子50
はレーザ光で切断している。ヒューズ素子50は厚い膜
厚のパッシベーション膜56が存在すると切断が不安定
になるので、ヒューズ素子50の上部にはパッシベーシ
ョン膜56に形成されたヒューズ開口56Cが設けられ
ている。このヒューズ開口56Cの開口の際に使用する
エッチングガスはヒューズ素子50をエッチングするエ
ッチングガスでもあるので、ヒューズ素子50上には層
間絶縁膜51及び層間絶縁膜53の適度な膜厚(800
[nm]以下の膜厚)の絶縁膜を残存させている。ヒュー
ズ素子50の下層の導電層例えばスタックド構造の情報
蓄積用容量素子Cの上層電極層37と同一導電層は膜厚
が薄いので抵抗値が高くなりヒューズ素子Fとしては好
ましくない。また、下層電極層35、ゲート電極27の
夫々と同一導電層はその上層に多くの層数の絶縁膜が存
在するので、ヒューズ開口を形成する工程が多くなりか
つ複雑になる。また、ヒューズ素子50の上層の配線5
2、55の夫々と同一導電層はレーザ光を反射する性質
があるので、ヒューズ素子Fとしては好ましくない。
6Cの形成方法について、図51乃至図53(各製造工
程毎に示す要部断面図)を用いて簡単に説明する。
0のヒューズ素子Fの形成領域上に相補性データ線50
と同一製造工程でヒューズ素子50を形成する。
を形成し、この後、図52に示すように、配線52を形
成する。同図52に示すように、ヒューズ素子50上に
は配線52は存在しない。
び53C)を形成し、この後、図53に示すように、配
線55を形成する。前記ヒューズ素子50上には配線5
5は存在しない。
前記図50に示すように、ヒューズ素子50上のパッシ
ベーション膜56にヒューズ開口56Cを形成する。こ
のヒューズ開口56Cは、説明していないが、パッシベ
ーション膜56の外部端子BPが存在する(ボンディン
グ)部分を開口する工程と同一製造工程で形成すること
ができる。
50とワード線27との交差部にメモリセル選択用MI
SFETQsとスタックド構造の情報蓄積用容量素子C
との直列回路で形成されたメモリセルMを配置し、前記
相補性データ線50又はワード線27のうち欠陥相補性
データ線50又は欠陥ワード線27を救済するレーザ切
断用冗長ヒューズ素子50を有する、DRAM1におい
て、前記相補性データ線50をCVD法で堆積した多結
晶珪素膜50A、遷移金属シリサイド膜50Bの夫々を
順次積層した複合膜で構成し、前記レーザ切断用冗長ヒ
ューズ素子50を前記相補性データ線50と同一導電層
で構成する。
は前記メモリセルMのメモリセル選択用MISFETQ
s及びスタックド構造の情報蓄積用容量素子Cよりも上
層で形成されているので、前記レーザ切断用冗長ヒュー
ズ素子50の上層の絶縁膜の層数が低減され、このレー
ザ切断用冗長ヒューズ素子50の上層の絶縁膜の開口プ
ロセスを簡単化することができると共に、前記多結晶珪
素膜50A及び遷移金属シリサイド膜50Bで形成され
た複合膜はレーザ光の吸収率が相補性データ線50上に
形成される配線52、55の夫々に比べて高いので、前
記レーザ切断用冗長ヒューズ素子50の切断を簡単にか
つ確実に行うことができる。
口を形成する、これら一連の工程を施すことにより、本
実施例のDRAM1は完成する。
おいて、個々の要部の製造工程について、詳細に説明す
る。
M1の製造方法において、相補性データ線(DL)50、
配線52、配線55、接続孔40A、51C、53Dの
夫々は基本的には多層レジストマスクを使用したフォト
リソグラフィ技術で加工する。この多層レジストマスク
は非感光性樹脂膜(ポリイミド系樹脂膜等の有機膜)、
中間膜(SOG法で塗布した酸化珪素膜等の無機膜)、
感光性樹脂膜の夫々を順次積層した例えば3層構造で形
成される。
り成長する段差形状を主に下層膜及び中間膜で緩和し、
上層の感光性樹脂膜の加工精度さらに被エッチング材の
加工精度を向上する目的で使用する。多層レジストマス
クは、次の方法により形成される。
データ線50等)の表面上に、非感光性樹脂膜、中間
膜、感光性樹脂膜の夫々を順次積層し、多層レジスト膜
を形成する。
膜を通常の露光処理及び現象処理により加工し、エッチ
ングマスクを形成する。
層レジスト膜の中間膜、非感光性樹脂膜の夫々を順次異
方性エッチングでパターンニングし、多層レジストマス
クを形成する。このパターンニングのうち、下層の非感
光性樹脂膜は酸素(O2)ガス及びハロゲン(Cl2,Br2
等)ガスを使用した異方性エッチング技術でパターンニ
ングする。エッチング装置としては、例えば反応性イオ
ンエッチング(RIE)装置、マグネトロン型RIE装置
又はμ波ECR装置を使用する。エッチング圧力は例え
ば1〜10[mtoor]程度、高周波出力は0.25〜30
[W/cm2]程度を使用する。また、前記異方性エッチ
ングで使用するハロゲンガスは、真空チャンバ内に固体
例えば塩化ビニールを載置し、この塩化ビニールのアウ
トガスとしてのハロゲンガス(ハロゲン化合物が同時に
発生する)を使用するのではなく、真空チャンバの外部
からその内部に供給する。
ッチングガスは、下層の非感光性樹脂膜を酸素ガスによ
りエッチングするとカルボン酸を生成し、このカルボン
酸にハロゲンガスを添加するとより蒸気圧の低い酸塩化
物が生成されるので、生成ガスの抜けが良好となり、下
層の非感光性樹脂膜のサイドエッチング量を低減するこ
とができる。
形成し、このうち下層の非感光性樹脂膜を酸素ガス及び
ハロゲンガスを使用した異方性エッチングでパターンニ
ングする。この構成により、前記異方性エッチングガス
にハロゲンガスを使用しているので、下層の非感光性樹
脂膜のサイドエッチング量を低減し、加工精度を向上す
ることができると共に、異方性エッチングガスとしてハ
ロゲン化合物(CF4,CCl4)を使用しないので、下層
の非感光性樹脂膜のパターンニングされた側面への有機
物の付着を防止することができる。この有機物の付着の
防止は、その除去工程を低減することができ、又エッチ
ング装置の真空チャンバ内壁の汚染を低減することがで
きる。また、前記真空チャンバ内壁に付着する汚染を低
減し、製造工程中の半導体ウエーハ表面に前記内壁から
落ちた有機物が再付着することを低減することができる
ので、製造上の歩留りを向上することができる。
ン化合物特に炭素(C)を使用していないので、異方性エ
ッチング速度を速くすることができる。
ウトガスとしてのハロゲンガスを使用せずに、真空チャ
ンバの外部から純粋のハロゲンガスを使用するので、前
述と同様の効果を奏することができる。
造方法において、配線52つまりW膜の加工は低温異方
性エッチングを採用することにより加工精度を向上する
ことができる。
はRIE装置等の真空チャンバ内において行われてい
る。真空チャンバ内は通常10~2〜10~3[torr]程度の
範囲の真空度に保持され、この状態において異方性エッ
チングが行われている。図54(六フッ化タングステン
WF6の温度と蒸気圧との関係を示す図)に示すよう
に、WF6は約−40[℃]以下の低温度において前記真
空チャンバ内の真空度に対する蒸気圧が0[mtorr]又は
それに近くなる。つまり、前記配線52は、前記低温度
領域において異方性エッチングを施すことにより、加工
された側壁にイオンが衝突しないので気化せず、加工中
の底面にイオンが衝突して気化するので、エッチングの
異方性を向上することができる。この結果、配線52の
加工精度を向上することができる。
造方法において、前記接続孔51C(又は53D)の夫々
は、マグネトロンRIE装置又はμ波ECR装置を使用
し、テーパ状に形成することができる。
ちエッチング圧力、エッチングガス流量又は高周波出力
を制御することにより、テーパ角度(接続孔の段差角
度)を制御することができる。エッチング性能を損なわ
ずに、前記テーパ角度を制御するには、エッチング圧力
又はエッチングガス流量を制御することが望しい。異方
性エッチングのエッチング速度はイオン電流と平均イオ
ンエネルギとの積で決定され、イオン電流が一定の場
合、前記テーパ角度は平均イオンエネルギで決定され
る。一方、前記イオン電流は高周波出力に比例し、高周
波出力が一定の場合、半導体ウエーハ(電極)とプラズマ
との間の電圧Vdcに反比例する傾向にある。
との関係を示すように、RIE装置を使用した異方性エ
ッチングは、エッチング圧力に対する安定放電領域が狭
く、電圧Vdcの変化も急峻であり、しかも平均イオンエ
ネルギの変化も急激である。つまり、テーパ角度の制御
性が悪い。
チング圧力とエネルギとの関係を示すように、マグネト
ロンRIE装置(又はμ波ECR装置)を使用した異方性
エッチングは、1〜2桁程度イオン量が多いので、エッ
チング圧力に対する安定放電領域が広くなる。したがっ
て、図55(C)にイオンエネルギとエッチング速度と
の関係、図55(D)にイオンエネルギとテーパ角度と
の関係の夫々を示すように、テーパ角度の制御性は高く
なる。段差部のエッチング速度は平坦部のイオンエネル
ギのcosθ倍に相当するイオンエネルギで決定するエ
ッチング速度となる。これは、テーパ角度θの段差部の
イオン電流密度は平坦部のイオン電流密度のcosθ倍
に相当する。なお、テーパ角度θが90度に近づくにし
たがって接続孔の段差部は急峻になり、テーパ角θが0
度に近づくにしたがって段差部は緩和されてくる。
はμ波ECR装置)を使用した異方性エッチングで接続
孔51Cを形成することにより、エッチング圧力に対す
る安定放電領域を広くし、電圧Vdcの変化、平均イオン
エネルギの変化の夫々を低減することができるので、エ
ッチング性能を損なわずにテーパ角度の制御性を向上す
ることができる。つまり、図55(D)に示すように、
テーパ角度は60〜80度にばらつくことなく簡単に形
成することができる。この結果、接続孔51Cにテーパ
形状を形成することができるので、接続孔51Cの段差
部において、配線52の断線不良を低減することができ
る。なお、接続孔53Dは、本実施の形態では遷移金属
膜54を埋込んでいるので問題はないが、それを埋込ま
ない場合は同様にテーパ形状を設ける。
造方法において、前記接続孔51C、53D等、絶縁膜
の加工は低温異方性エッチングで加工する。
導体ウエーハ)を静電吸着板を介在させてエッチング装
置の真空チャンバ内の下部電極に直接吸着させる。この
下部電極は常時冷却され、結果的に半導体ウエーハは常
温以下の温度に保持される。この状態において、層間絶
縁膜51、53の夫々に異方性エッチングを施し、接続
孔51C、53Dの夫々を形成する。
HF3)はエッチングチャンバの内壁に比べて温度が低い
半導体ウエーハの表面に多く堆積するので、低温異方性
エッチングの採用は前記異方性エッチングガス流量を低
減することができ、又真空チャンバの内壁に付着される
汚染物を低減することができる。
の実施の形態IのDRAM1の製造上の歩留りを向上す
るために、異なる配線層間を接続する接続孔内に遷移金
属膜を埋込む工程に枚葉式を採用した、本発明の第2実
施の形態である。
要部を図56(要部断面図)に示す。
RAM1は、下地絶縁膜80上に形成された配線81
に、層間絶縁膜82に形成された接続孔82A内に埋込
まれた遷移金属膜83を接続している。配線81はアル
ミニウム膜又はアルミニウム合金膜で形成されている。
層間絶縁膜82は酸化珪素膜の単層又はそれを主体とす
る複合膜で形成されている。接続孔82A内に埋込まれ
た遷移金属膜83は選択CVD法で堆積したW膜で形成
されている。この遷移金属膜83には図示しないが層間
絶縁膜82上に延在する配線が接続される。
用する製造方法により形成することができる。
を形成し、接続孔82A内に配線81の表面を露出させ
る。この配線81の表面は露出させたことにより酸化さ
れ、アルミナ(Al2O3)が生成される。
ルミナをスパッタ法により除去する。スパッタ法として
はアルゴン(Ar)ガスにフッ素系(NF3、XeF、CF
4又はCHF3)ガスを混合したスパッタ法を使用する。
前記アルゴンガスは、そのアルゴンイオンにより前記配
線81の表面に生成されたアルミナをスパッタにより取
り除くことができる。フッ素系ガスは、前記アルミナの
スパッタ速度を促進することができる。また、フッ素系
ガスは、層間絶縁膜82の表面にアルゴンイオンの衝突
で形成された未結合手の層を取り除き、前記遷移金属膜
83の選択性を向上すると共に、配線81の表面を腐食
させることがない。つまり、アルゴンガスのみでは層間
絶縁膜82の表面に未結合手を形成し、遷移金属膜83
の選択性をなくし、アルゴンガスにハロゲン化合物例え
ばCl2を混合した場合には未結合手の層を取り除くこ
とができるが、配線81の表面を腐食してしまうので、
スパッタ法は前述のようにアルゴンガスにフッ素系ガス
を混在して形成する。
面上に遷移金属膜83を選択的に堆積し、この接続孔8
2A内に遷移金属膜83を埋込む。
パッタ法で配線81の表面のアルミナを除去することに
より、配線81と遷移金属膜83との接続を良好に行う
ことができると共に、前記遷移金属膜83の選択性を確
保することができる。
タ法で使用するフッ素系ガスのフッ素(F)は、配線81
の表面をスパッタし、アルミニウム粒子を叩きだす。こ
のアルミニウム粒子は、接続孔82Aの内壁に付着し、
クロスコンタミネーション81Aを生成する。このクロ
スコンタミネーション81Aは、層間絶縁膜82の表面
に比べて遷移金属膜83の堆積速度が速いので、結果的
に遷移金属膜83の上部を層間絶縁膜82の表面よりも
突出させてしまう。この遷移金属膜83の突出はそれに
接続される上層配線の加工精度を低下させてしまう。
は、前記遷移金属膜83の突出を低減するために、クロ
スコンタミネーション81Aはそのまま残存させ、接続
孔82Aの上部にテーパ部82Bを設けている。テーパ
部82Bは等方性エッチングにより形成することができ
る。接続孔82Aは異方性エッチングにより形成するこ
とができる。つまり、前記テーパ部82Bは、クロスコ
ンタミネーション81Aの上側の一部を除去して層間絶
縁膜82の表面を露出させ、この部分の遷移金属膜83
の堆積速度を低下させ、遷移金属膜83の突出を防止す
ることができる。一方、クロスコンタミネーション81
Aを残存させることにより、遷移金属膜83の堆積速度
を速くすることができるので、製造時間を短縮すること
ができる。
M1は、前記接続孔82Aの内壁にクロスコンタミネー
ション81を積極的に生成し、遷移金属膜83の堆積速
度をさらに速くしている。
くなるが、クロスコンタミネーション81Aを実質的に
すべて取り除き、接続孔82Aを完全にテーパ形状に形
成してもよい。
遷移金属膜83の膜厚の制御性をバッチ式に比べて向上
することができる。
の実施の形態2のDRAM1と構造が異なるが、半導体
基板と配線層とを接続する接続孔内に遷移金属膜を埋込
み、しかもこの工程に枚葉式を採用した、本発明の第3
実施の形態である。
要部を図59(要部断面図)に示す。
RAM1は、p−型ウエル領域22の主面部に形成され
たn+型半導体領域32に、層間絶縁膜80に形成され
た接続孔80Aに埋込まれた遷移金属膜84を接続して
いる。n+型半導体領域32は前述の実施の形態1で説
明したように珪素(Si)である。層間絶縁膜80は酸化
珪素膜の単層又はそれを主体とする複合膜で形成されて
いる。接続孔80A内に埋込まれた遷移金属膜84は、
珪素還元反応(n+型半導体領域32のSiとWF6と
の反応)を利用する選択CVD法で堆積したW膜84
A、シラン還元反応(SiH4とWF6との反応)を利用
する選択CVD法で堆積したW膜84Bの夫々を順次積
層した複合膜で形成されている。下層のW膜84Aは、
珪素還元反応であるので、n+型半導体領域32と遷移
金属膜84との接着性を向上することができる。上層の
W膜84Bは、シラン還元反応であるので、n+型半導
体領域32の表面が還元される量を低減し、浅いpn接
合深さを有するn+型半導体領域32を形成することが
できる。この遷移金属膜84の上部は層間絶縁膜80上
に延在する配線(例えばアルミニウム合金膜)81に接続
されている。
A内に埋込まれる遷移金属膜84の形成工程において、
下層のW膜84Aの形成後に若干の時間が経過した後上
層のW膜84Bを堆積すると、両者の界面が剥離する
(剥離部は符号84Cで示す)。この剥離は、下層のW膜
84Aに比べて上層のW膜84Bのストレスが大きいた
めに生じる。また、前記剥離は、反応副生成物例えばフ
ッ素系ガスが存在した場合にも生じる。
は、前記遷移金属膜84の下層のW膜84A、上層のW
膜84Bの夫々を連続形成し、両者の界面の剥離をなく
している。この遷移金属膜84の下層のW膜84A、上
層のW膜84Bの夫々の連続形成方法は次のとおりであ
る。
択CVD法においてW膜の堆積時間とソースガス流量と
の関係を示すように、CVD装置の反応炉内にソースガ
スとしてWF6を供給する。WF6は、前記図60に示す
接続孔80A内に露出するn+型半導体領域32の表面
のSiと反応し、下層のW膜84Aを形成し始める。こ
のWF6の供給と共に、図61(B)に示すように、堆
積時間と反応副生成物(F2,SiF3,SiF4)の発生
量との関係をモニターする。反応副生成物の発生量は、
反応炉からの排気ガス供給管に配置されたガスマス(ガ
スマスアナライザー)或は反応炉(チャンバー)内に配置
されたプラズマ発光モニタで測定することができる。
と、n+型半導体領域32の表面のSiが露出しなくな
るので、W膜の堆積が自動的に停止されてしまうが、前
記図61(A)、(B)の夫々に示すように、反応副生
成物の発生量の減少から前記珪素還元反応の終了前にシ
ランガスを反応炉に供給し、上層のW膜84Bを堆積し
始める。つまり、珪素還元反応からシラン還元反応に切
換え、下層のW膜84A、上層のW膜84Bの夫々を連
続して順次形成する。この上層のW膜84Bは所定の膜
厚で堆積される。
W膜84A、上層のW膜84Bの夫々を連続して形成す
ることにより、両者間の界面の剥離を防止することがで
きる。
遷移金属膜84の膜厚の制御性をバッチ式に比べて向上
することができる。
の実施の形態1のDRAM1のメモリセルMのスタック
ド構造の情報蓄積用容量素子Cにおいて、誘電体膜36
の好適な形成方法及び実施装置について説明した、本発
明の第4実施の形態である。
D装置を図62(概略構成図)に示す。
は、主にロードアンロード室90、搬送室91、前処理
室92、第1反応炉室93及び第2反応炉室94で構成
されている。各処理室90〜94の夫々はゲートバルブ
96を介在させて連結されている。
ーハ100を複数枚収納したカセット90Aが着脱自在
に取り付けられるように構成されている。このロードア
ンロード室90は、前記搬送室91に未処理の半導体ウ
エーハ100を供給し、又搬送室91から処理済みの半
導体ウエーハ100を収納するように構成されている。
に未処理の半導体ウエーハ100を供給し、又処理済の
半導体ウエーハ100を各処理室92〜93の夫々から
取り出せるように構成されている。図63(要部概略構
成図)に示すように、前記半導体ウエーハ100の供給
及び取り出しは、回転駆動装置91Aに連結されかつそ
れで駆動されるウエーハ搬送アーム&トレイ91Bで行
われる。この搬送室91は、各処理室90、92〜93
の夫々と同様に、装置外部の大気と遮断され、H2Oや
O2が存在しない高真空度に保持されている。
3に示すように、紫外線照射ランプ95が設けられてい
る。この紫外線照射ランプ95は、搬送室91に搬送さ
れた半導体ウエーハ100の表面に少なくとも5〜6
[eV]程度以上のエネルギの紫外線を照射し、後述する
がSi−F間の結合を破壊するように構成されている。
2Aが設けられている。この前処理用モジュール92A
は、主に、ホットプレート92a、温調器92b、排気
管92c、真空ポンプ92d、ラジカル発生管92e、
マイクロ波発生部92f、マイクロ波電源92g及びガ
ス制御部92hで構成されている。つまり、前処理室9
2は、半導体ウエーハ100の表面上の多結晶珪素膜の
表面に形成される自然酸化珪素膜を異方性エッチングに
より除去できるように構成されている。この多結晶珪素
膜は、前述の実施の形態1のDRAM1において、スタ
ックド構造の情報蓄積用容量素子Cの下層電極層35に
相当する。前記異方性エッチング(ドライエッチング)は
酸素ガス及びハロゲン化合物(CHF3又はCF4)を使用
する。
の夫々には共通(各々独立)のクリーニング用モジュール
93Aが設けられている。第1反応炉室93、第2反応
炉室94の夫々は、図64(要部概略構成図)に示すよ
うに、主にソースガス供給管93a、ソースガス吹き出
しプレート93b、プレート冷却管93c、サセプタ9
3d、ウエーハ加熱ヒータ93e、反応炉冷却管93
f、排気管93g、真空ゲートバルブ93h及び真空ポ
ンプ93iで構成されている。これに限定されないが、
第1反応炉室93は窒化珪素膜(誘電体膜36の下層の
窒化珪素膜36A)を堆積し、第2反応炉室94は多結
晶珪素膜(下層電極層35又は上層電極層37)を堆積
できるように構成されている。
されると、例えばスタックド構造の情報蓄積用容量素子
Cの下層電極層35や誘電体膜36の膜厚の制御性を高
く要求される。したがって、このDRAM1の製造には
枚葉式のCVD装置が好適である。前記第1反応炉室9
3、第2反応炉室94の夫々には、サセプタ93dで保
持された半導体ウエーハ100の被堆積面となる表面に
対向した位置にソースガス吹き出しプレート93bを配
置し、半導体ウエーハ100の表面に均一な膜厚及び膜
質で膜を堆積できるように構成されている。前記第1反
応炉室93、第2反応炉室94の夫々は、反応炉冷却管
93fにより全体的に低温度に保持され、ウエーハ加熱
ヒータ93eにより半導体ウエーハ100のみ反応に最
適な温度に加熱されている。
3bは、半導体ウエーハ100の輻射熱による温度上昇
を低減するために、プレート冷却管93cが設けられて
いる。ソースガスの吹き出し口の近傍で即座に反応生成
された微粒子は半導体ウエーハ100の表面に達した時
点で粗大粒子に成長し異物となるので、ソースガス吹き
出しプレート93bはプレート冷却管93cにより冷却
する必要がある。
1反応炉室93、第2反応炉室94の夫々の前段に前処
理室92が設けられた一貫連続処理であり、その処理方
法は次のとおりである。
ハ100はロードアンロード室90から搬送室91を介
在させて前処理室92に搬送される。半導体ウエーハ1
00の表面には多結晶珪素膜が堆積されている。
63に示すように、半導体ウエーハ100の表面の多結
晶珪素膜の表面に形成された自然酸化珪素膜を異方性エ
ッチングにより除去する。この異方性エッチングは前述
のように酸化ガス及びハロゲン化合物をエッチングガス
として使用し行う。
去された半導体ウエーハ100は搬送室91に搬送さ
れ、この搬送室91において前記多結晶珪素膜の表面に
紫外線照射ランプ95により紫外線を照射する。この紫
外線の照射は、前記多結晶珪素膜の表面に異方性エッチ
ングによる発生したフッ素(F)が付着するので、このフ
ッ素をラジカルとして多結晶珪素膜の表面から飛ばす作
用がある。
を介して第1反応炉室93、第2反応炉室94の夫々に
順次搬送され、この第1反応炉室93、第2反応炉室9
4の夫々で多結晶珪素膜の表面上に窒化珪素膜等が堆積
される。
00は搬送室91を介在させてローダアンローダ室90
に収納される。
100の表面に堆積された多結晶珪素膜(又は半導体ウ
エーハ100の表面)に絶縁膜又は導電膜を堆積する膜
堆積方法において、真空系内で前記半導体ウエーハ10
0の表面の多結晶珪素膜の表面を前処理室92で洗浄
し、この多結晶珪素膜の表面を露出させる工程と、前記
洗浄工程と同一真空系内で前記多結晶珪素膜の表面に前
記第1反応炉室93又は第2反応炉室94で絶縁膜又は
導電膜を堆積する工程とを備える。この構成により、前
記多結晶珪素膜の表面に形成される自然酸化珪素膜を洗
浄工程で除去した後、大気に触れることなく、前記多結
晶珪素膜の表面に絶縁膜又は導電膜を堆積することがで
きるので、前記多結晶珪素膜の表面と前記絶縁膜又は導
電膜との間に前記自然酸化珪素膜を介在させることがな
くなる。この結果、前記多結晶珪素膜の表面とその表面
上に堆積される絶縁膜例えば誘電体膜36の窒化珪素膜
36Aの厚さを前記自然酸化珪素膜に相当する分薄くす
ることができるので、スタックド構造の情報蓄積用容量
素子Cの電荷蓄積量を増加することができる。また、多
結晶珪素膜の表面とその表面上に堆積される導電膜との
間の導通を確実に行うことができる。
の表面の多結晶珪素膜(又は半導体ウエーハ100)の表
面に絶縁膜を堆積する膜堆積方法において、真空系内で
前記半導体ウエーハ100の表面の多結晶珪素膜の表面
をハロゲン化合物を使用する異方性エッチングで洗浄
し、この多結晶珪素膜の表面を露出させる工程と、前記
洗浄工程と同一真空系内で前記露出された多結晶珪素膜
の表面に紫外線を照射する工程と、前記洗浄工程と同一
真空系内で前記多結晶珪素膜の表面に前記絶縁膜(例え
ば窒化珪素膜)を堆積する工程とを備える。この構成に
より、前記多結晶珪素膜の表面を洗浄した際にその表面
に付着するハロゲン元素のラジカルを前記紫外線で除去
することができるので、前記多結晶珪素膜の表面に堆積
される絶縁膜例えば窒化珪素膜のリーク電流の増大やエ
ッチング速度の変化を低減することができる。
の実施の形態1のDRAM1のメモリセルMのスタック
ド構造の情報蓄積用容量素子Cにおいて、下層電極層3
5の好適な形成方法及び実施の形態施装置について説明
した、本発明の第5実施の形態である。
D法を図65(CVD装置のソースガスバルブの開閉動
作を示すタイムチャート)、図66(前記ソースガスの
流量を示すタイムチャート)の夫々に示す。
ルMのスタックド構造の情報蓄積用容量素子Cの下層電
極層35は、前述のように、電荷蓄積量を増加するため
に厚い膜厚で形成されている。下層電極層35の膜厚が
厚い場合、抵抗値を低減するn型不純物の導入が難しく
なるが、本実施の形態5は、前記n型不純物が導入され
た多結晶珪素膜を堆積する技術所謂ドープドポリシリコ
ン技術を利用し、前記下層電極層35を形成している。
導入されていない多結晶珪素膜は、下地の段差部におい
てステップカバレッジが高いが、膜厚が厚くなると堆積
後のn型不純物の導入が難しい。一方、CVD法で堆積
されるn型不純物が導入されている多結晶珪素膜は、n
型不純物の導入は簡単であるが、下地の段差部において
ステップカバレッジが悪い。そこで、本実施の形態5
は、n型不純物が導入されていない多結晶珪素膜、n型
不純物が導入されている多結晶珪素膜の夫々を交互に積
層し、下地の段差部でのステップカバレッジを向上す
る。また、夫々の多結晶珪素膜を堆積した後には熱処理
を施し、n型不純物が導入されている多結晶珪素膜から
n型不純物が導入されていない多結晶珪素膜にn型不純
物を導入する。
配置された制御バルブの開閉動作を示している。ソース
ガスは無機シラン(SiH4又はSi2H6)ガス、フォ
スフィン(PH3)ガスの夫々を使用する。ソースガス
のうち無機シランガスの供給を制御するバルブは図65
(A)に示すように所定の膜厚に達するように一定時間
開かれる。これに対して、フォスフィンガスを供給する
制御バルブは図65(B)に示すように無機シランガス
の制御バルブの開時に定期的に開閉動作を繰り返す。図
66(A)には前記制御バルブで供給が制御された無機
シランガスの流量、図66(B)にはフォスフィンガス
の流量の夫々を示している。また、前記フォスフィンガ
スの断続的な供給はマスフローコントローラの設定値を
上下させることによっても制御することができる。この
制御バルブ又はマスフローコントローラによるフォスフ
ィンガスの断続的な供給の切換は1〜2[秒]程度の高速
で行うことができる。
構成図)に示すように、ソースガス(PH3)供給管9
3aの反応炉室93(又は94)の近傍にストップバル
ブ93jを設け、このストップバルブ93jによりソー
スガスを反応炉室93、真空ポンプ93iの夫々に高速
に供給してもよい。この図67に示すCVD装置はフォ
スフィンガスの断続的な供給の切換を約0.1[秒]程度
で行うことができる。
する下地表面上に多結晶珪素膜(例えば下層電極層3
5)を堆積する膜堆積方法において、前記下地表面上
に、抵抗値を低減するn型不純物を含有する多結晶珪素
膜、前記n型不純物を含有しない多結晶珪素膜の夫々を
交互に複数層堆積する工程と、この積層された多結晶珪
素膜に熱処理を施し、前記n型不純物を含有する多結晶
珪素膜からn型不純物を含有しない多結晶珪素膜に前記
n型不純物を拡散する工程とを備える。この構成によ
り、前記下地表面の段差形状の領域において、n型不純
物を含有する多結晶珪素膜のステップカバレッジをn型
不純物を含有しない多結晶珪素膜で補うことができるの
で、多結晶珪素膜の膜厚を均一化することができると共
に、前記n型不純物を含有する多結晶珪素膜からn型不
純物を含有しない多結晶珪素膜に前記n型不純物を拡散
することができるので、前記複数積層された多結晶珪素
膜の不純物濃度を均一化しながら厚い膜厚を確保するこ
とができる。
地表面上に多結晶珪素膜を堆積する膜堆積方法におい
て、前記多結晶珪素膜を堆積する真空系内に無機シラン
ガスを一定の流量で流し、熱分解に基づき不純物を含有
しない多結晶珪素膜を堆積すると共に、前記真空系内に
流量を定期的に増減してフォスフィンガスを流し、前記
堆積される多結晶珪素膜に定期的にn型不純物(P)を
含有させる。この構成により、前記n型不純物を含有す
る多結晶珪素膜、n型不純物を含有しない多結晶珪素膜
の夫々を同一真空系内で連続的に堆積することができる
ので、多結晶珪素膜の堆積時間を短縮することができ
る。つまり、DRAM1のスループットを向上すること
ができる。
のDRAM1の製造方法において、MISFETのしき
い値電圧を設定する工程を低減した、本発明の第6実施
の形態である。
製造方法について、図68乃至図71(各製造工程毎に
示す要部断面図)を用いて簡単に説明する。
RAM1で使用される6個のMISFETのしきい値電
圧を設定する。つまり、nチャネルMISFETとして
はメモリセルMのメモリセル選択用MISFETQs、
標準しきい値電圧を有するnチャネルMISFETQ
n、低しきい値電圧を有するnチャネルMISFETQ
nの夫々である。pチャネルMISFETとしては標準
しきい値電圧を有するpチャネルMISFETQp、低
しきい値電圧を有するpチャネルMISFETQp、高
しきい値電圧を有するpチャネルMISFETQpの夫
々である。
(後述する製造方法において領域Iに形成される)はn
チャネルMISFETとしては最っとも高いしきい値電
圧に設定される。つまり、メモリセル選択用MISFE
TQsは、メモリセルアレイ11Eにおいて、p−型ウ
エル領域22の主面部にp型半導体領域25Bが形成さ
れるので、表面の不純物濃度が高くなり、しきい値電圧
が高く設定される。具体的には、メモリセル選択用MI
SFETQsは、ゲート長寸法を0.8[μm]で形成し
た場合、しきい値電圧を0.8[V]に設定している。
MISFETQn(領域IIIに形成される)は、センス
アンプ回路(SA)13を除く周辺回路の大部分つまり
低電源電圧Vccで動作させる領域で使用されている。こ
の標準しきい値電圧を有するnチャネルMISFETQ
nは、ゲート長寸法を0.8[μm]で形成した場合、し
きい値電圧を0.5[V]に設定している。
ISFETQn(領域IIに形成される)は、主に前記セ
ンスアンプ回路13、出力バッファ回路1702の夫々
で使用されている。この低しきい値電圧を有するnチャ
ネルMISFETQnは、ゲート電極27の加工ばらつ
き特にゲート長寸法の変動に基づくしきい値電圧の変動
を低減するためにゲート長寸法を長く構成している。セ
ンスアンプ回路13は、ゲート長寸法が長くなると情報
判定時の感度が低下するので、nチャネルMISFET
Qnのしきい値電圧を低くしている。また、出力バッフ
ァ回路1702は、ゲート長寸法が長くなると次段装置
の駆動能力が低下するので、nチャネルMISFETQ
nのしきい値電圧を低く設定している。この低しきい値
電圧を有するnチャネルMISFETQnは、ゲート長
寸法を1.4[μm]で形成し、しきい値電圧を0.5[V]
に設定している。つまり、低しきい値電圧を有するnチ
ャネルMISFETQnは、ゲート長寸法を0.8[μ
m]に換算しなおすと、しきい値電圧を0.3[V]に設定
していることになる。
ャネルMISFETQp(領域IVに形成される)は、セ
ンスアンプ回路13を除く周辺回路の大部分つまり低電
源電圧Vccで動作させる領域で使用されている。この標
準しきい値電圧を有するpチャネルMISFETQp
は、ゲート長寸法を0.8[μm]で形成した場合、しき
い値電圧を−0.5[V]に設定している。
ISFETQp(領域Vに形成される)は前記センスア
ンプ回路13で使用される。また、低しきい値電圧を有
するpチャネルMISFETQpはVCC用リミッタ回
路1804、VDL用リミッタ回路1810の夫々の基
準電圧発生回路の基準電位(前記低電源電圧Vcc約3.
3[V]を形成するための基準電位−1.0[V])を形成
する一方のpチャネルMISFETQpとして使用され
る。センスアンプ回路13として使用される低しきい値
電圧を有するpチャネルMISFETQpは、ゲート長
寸法を1.4[μm]で形成し、しきい値電圧を−0.5
[V]に設定している(しきい値電圧は絶対値で低い)。
つまり、低しきい値電圧を有するpチャネルMISFE
TQpは、ゲート長寸法を0.8[μm]に換算しなおす
と、しきい値電圧を−0.2[V]に設定していることに
なる。一方、基準電圧発生回路で使用される低しきい値
電圧を有するpチャネルMISFETQpは、ゲート長
寸法を8[μm]で形成し、しきい値電圧を−0.6[V]
に設定している。つまり、低しきい値電圧を有するpチ
ャネルMISFETQpは、ゲート長寸法を0.8[μ
m]に換算しなおすと、しきい値電圧を−0.2[V]に設
定していることになる。
ISFETQp(領域VIに形成される)は前記基準電圧
発生回路の基準電位を形成する他方のpチャネルMIS
FETQpとして使用される。この基準電圧発生回路で
使用される高しきい値電圧を有するpチャネルMISF
ETQpは、ゲート長寸法を8[μm]で形成し、しきい
値電圧を−1.6[V]に設定している(しきい値電圧は
絶対値で高い)。つまり、高しきい値電圧を有するpチ
ャネルMISFETQpは、ゲート長寸法を0.8[μ
m]に換算しなおすと、しきい値電圧を−1.2[V]に設
定していることになる。
Tの形成方法について簡単に説明する。
製造方法と同様に、p−型半導体基板20の主面部にn
−型ウエル領域21、p−型ウエル領域22の夫々を形
成し、この後、素子間分離用絶縁膜23、p型チャネル
ストッパ領域24、p型チャネルストッパ領域25A、
p型半導体領域25Bの夫々を順次形成する。この形成
された状態を図68に示す。前記DRAM1は高集積化
により、pチャネルMISFETQp間の離隔寸法が縮
小され分離能力が低下するので、前記n−型ウエル領域
21の不純物濃度は若干高く設定される。具体的にはn
−型ウエル領域21は例えば1×1013〜3×1013[a
toms/cm2]程度の不純物濃度に設定する。このn−型ウ
エル領域21の不純物濃度は領域VIに形成されるpチャ
ネルMISFETQpの高しきい値電圧(絶対値)を設
定することができる。一方、前記DRAM1は高集積化
により、標準しきい値電圧を有するnチャネルMISF
ETQnのゲート長寸法が縮小されるので、基板効果定
数が低下し、p−型ウエル領域22の不純物濃度は短チ
ャネル効果を抑制するために若干高く設定することがで
きる。具体的にはp−型ウエル領域22は例えば7×1
012〜9×1012[atoms/cm2]程度の不純物濃度に設定
する。このp−型ウエル領域22の不純物濃度は領域II
に形成されるnチャネルMISFETQnの低しきい値
電圧を設定することができる。また、前記p−型ウエル
領域22の不純物濃度及びp型半導体領域25Bからの
不純物のわき上がりにより、領域Iのメモリセル選択用
MISFETQsの高しきい値電圧を設定することがで
きる。
型不純物22pを導入し、nチャネルMISFETQn
の標準しきい値電圧を設定する。p型不純物22pは、
例えば1×1012〜2×1012[atoms/cm2]程度の不純
物濃度のBを用い、15〜25[KeV]程度のエネルギ
のイオン打込法で導入する。このp型不純物22pの導
入の際には同図69に示す不純物導入マスク(例えばフ
ォトレジスト膜)110を使用する。
不純物21p1を導入し、pチャネルMISFETQp
の標準しきい値電圧を設定する。p型不純物21p
1は、例えば2.0×1012〜2.2×1012[atoms/c
m2]程度の不純物濃度のBを用い、15〜25[KeV]
程度のエネルギのイオン打込法で導入する。このp型不
純物21p1の導入の際には同図70に示す不純物導入
マスク(例えばフォトレジスト膜)111を使用する。
不純物21p2を導入し、pチャネルMISFETQp
の低しきい値電圧を設定する。このp型不純物21p2
は、例えば2.4×1012〜2.6×1012[atoms/cm2]
程度の不純物濃度のBを用い、15〜25[KeV]程度
のエネルギのイオン打込法で導入する。このp型不純物
21p2の導入の際には同図70に示す不純物導入マス
ク(例えばフォトレジスト膜)112を使用する。
導入順序はこれに限らず、いずれを先に又は後に導入し
てもよい。
FETを有するDRAM1において、nチャネルMIS
FETQnの低しきい値電圧を設定する不純物濃度でp
−型ウエル領域22、pチャネルMISFETQpの高
しきい値電圧(絶対値)を設定する不純物濃度でn−型
ウエル領域21の夫々をp−型半導体基板20の異なる
領域の主面部に形成する工程と、前記p−型ウエル領域
22の主面部に、しきい値電圧調整用p型不純物22p
を導入し、nチャネルMISFETQnの標準しきい値
電圧を設定すると共に、前記n−型ウエル領域21の主
面部に、しきい値電圧調整用不純物21p1(又は21
p2)を導入し、pチャネルMISFETの標準(又は
絶対値で低い)しきい値電圧を設定する工程とを備え
る。この構成により、前記nチャネルMISFETの低
しきい値電圧をp−型ウエル領域22の不純物濃度で設
定すると共に、前記pチャネルMISFETQpの高し
きい値電圧をn−型ウエル領域21の不純物濃度で設定
することができ、4種類のしきい値電圧の設定を2回の
しきい値電圧調整用p型不純物22p、21p1(又は
21p2)の夫々の導入で行うことができるので、しき
い値電圧調整用不純物の導入工程数を低減することがで
きる。
域21、p−型ウエル領域22の夫々はp−型半導体基
板20の主面部に夫々に対して自己整合で形成する。こ
の構成により、前記n−型ウエル領域21、p−型ウエ
ル領域22の夫々以外にp−型半導体基板20の表面を
露出させる工程がいらないので、この工程に相当する
分、DRAM1の製造工程数を低減することができる。
るpチャネルMISFETQp及び標準しきい値電圧を
有するpチャネルMISFETQpを備えたDRAM1
において、前記基準電圧を発生させるpチャネルMIS
FETQpの高しきい値電圧(絶対値で高い)を設定す
る不純物濃度でn−型ウエル領域21を形成する工程
と、このn−型ウエル領域21の異なる領域に、しきい
値電圧調整用不純物21p1(又は21p2)を導入し、
pチャネルMISFETQpの標準しきい値電圧(又は
低しきい値電圧)を設定する工程と、このn−型ウエル
領域21の異なる領域に、しきい値電圧調整用不純物2
1p2(又は21p1)を導入し、pチャネルMISFE
TQpの低しきい値電圧(又は標準しきい値電圧)を設
定する工程とを備える。この構成により、前記基準電圧
を発生させるpチャネルMISFETQpの低しきい値
電圧をn−型ウエル領域21の不純物濃度で設定するこ
とができ、3種類のしきい値電圧の設定を2回のしきい
値電圧調整用不純物21p1、21p2の夫々の導入で行
うことができるので、しきい値電圧調整用不純物の導入
工程数を低減することができる。
前述の実施の形態1のDRAM1において、メモリセル
Mのスタックド構造の情報蓄積用容量素子Cの電荷蓄積
量を増加した、本発明の第7実施の形態である。
の要部を図72(所定の製造工程におけるメモリセルア
レイの要部平面図)で示す。
DRAM1のメモリセルMは、スタックド構造の情報蓄
積用容量素子Cの下層電極層35に溝35gを設けてい
る。つまり、スタックド構造の情報蓄積用容量素子C
は、前記下層電極層35の溝35gの内壁により高さ方
向に表面々積を増加することができるので、電荷蓄積量
を向上することができる。この溝35gはワード線(W
L)27の延在する方向に下層電極層35を横切るよう
に構成されている。
の情報蓄積用容量素子Cの形成方法について、図73乃
至図76(各製造工程毎に示す要部断面図)を用いて簡
単に説明する。
製造方法と同様に、メモリセルMのメモリセル選択用M
ISFETQsを形成した後、図73に示すように、層
間絶縁膜33を形成する。
膜33上を含む基板全面に多結晶珪素膜35Bを形成す
る。多結晶珪素膜35Bは、前述のように厚い膜厚で形
成され、抵抗値を低減するn型不純物が導入されてい
る。n型不純物の導入には、前記実施の形態1に記載さ
れた、多結晶珪素膜を分割して複数層堆積し、その堆積
毎に熱拡散法によりn型不純物を導入する方法を採用す
る。また、n型不純物の導入には、前記実施の形態5に
記載された、n型不純物が導入されていない多結晶珪素
膜、n型不純物が導入されている多結晶珪素膜の夫々を
交互に積層し、この後に熱処理を施す方法を採用する。
択用MISFETQsとスタックド構造の情報蓄積用容
量素子Cの下層電極層35との接続部分において、多結
晶珪素膜35B、層間絶縁膜33の夫々を順次除去し、
溝35gを形成する。溝35gは例えば異方性エッチン
グで形成される。この溝35gを形成することにより、
メモリセル選択用MISFETQsの他方のn型半導体
領域29の表面が露出される。
されたn型半導体領域29の表面を含む多結晶珪素膜3
5Bの全表面上に多結晶珪素膜35Cを形成する。この
多結晶珪素膜35Cは前記溝35g内を埋込まない薄い
膜厚(段差形状を確保できる膜厚)で形成される。多結
晶珪素膜35Cにはn型不純物が導入され、このn型不
純物はメモリセル選択用MISFETQsの短チャネル
効果を低減するために多結晶珪素膜35Bに比べて低不
純物濃度で導入される。
素膜35C、35Bの夫々を順次パターンニングし、下
層電極層35を形成する。これ以後の製造方法は、前記
実施の形態1のDRAM1の製造方法と実施の形態質的
に同様であるので、ここでの説明は省略する。
スタックド構造の情報蓄積用容量素子Cにおいて、下層
電極層35に溝35gを設けることにより、前記溝35
gに相当する分、電荷蓄積量を向上することができる。
量素子Cの下層電極層35は、図77(所定の製造工程
におけるメモリセルの要部平面図)に示すように、相補
性データ線(DL)50の延在方向に横切る溝35gを
設けてもよい。本実施の形形態7のDRAM1は、フォ
ールデッドビットライン方式を採用しているので、下層
電極層35のワード線27の延在方向の配置間隔が小さ
く、下層電極層35が相補性データ線50の延在方向に
長い長方形状で形成されている。したがって、前記溝3
5gによる下層電極層35の表面々積の増加が前述のも
のに比べて大きくなる。
積用容量素子Cの形成方法については、図78乃至図8
0(各製造工程毎に示す要部断面図)を用いて簡単に説
明する。
3上を含む基板全面に多結晶珪素膜35Bを形成する。
素膜35Bに溝35gを形成する。
珪素膜35Cを形成し、この多結晶珪素膜35C、35
Bの夫々にパターンニングを施すことにより、図80に
示すように、下層電極層35を形成することができる。
明したスタックド構造の情報蓄積用容量素子Cの下層電
極層35は、図81乃至図84(各製造工程毎に示す要
部断面図)に示すように、より電荷蓄積量を向上するこ
とができる。
35Bを形成した後、図82に示すように、溝35gを
形成する。
35Bを予じめ下層電極層35の形状にパターンニング
すると共に溝35gを形成する。
晶珪素膜35Bの表面上及びn型半導体領域29の露出
された表面上を含む基板全面に多結晶珪素膜35Cを形
成する。
ッチングでパターンニングすることにより、下層電極層
35を形成する。下層電極層35は、前記溝35gによ
り前述と同様に電荷蓄積量を向上することができると共
に、下層電極層35の多結晶珪素膜35Bの外周の側壁
に多結晶珪素膜35Cを残存させることができるので、
この残存した多結晶珪素膜35Cの膜厚に相当する分、
さらに電荷蓄積量を向上することができる。
て説明したスタックド構造の情報蓄積用容量素子Cの下
層電極層35は、図85乃至図88(各製造工程毎に示
す要部断面図)に示すように、より電荷蓄積量を向上す
ることができる。
35Bを形成した後、図86に示すように、溝35gを
形成する。
35Bを予じめ下層電極層35の形状にパターンニング
する。
晶珪素膜35Bの表面上及びn型半導体領域29の露出
された表面上を含む基板全面に多結晶珪素膜35Cを形
成する。
ッチングでパターンニングすることにより、下層電極層
35を形成する。下層電極層35は、多結晶珪素膜35
Bの外周の側壁に多結晶珪素膜35Cを残存させること
ができるので、この残存した多結晶珪素膜35Cの膜厚
に相当する分、さらに電荷蓄積量を向上することができ
る。
の実施の形態1のDRAM1の製造方法において、マス
ク合せ(アライメント)ずれ量を低減し、集積度を向上
した、本発明の第8実施の形態である。
製造プロセスにおいて、アライメント関係を図89(ア
ライメントツリー図)で示す。
程において、下層のパターンに対して上層のパターンを
アライメント(位置の合せを行っている)。図89
(A)に、X方向(例えばワード線の延在方向)のアラ
イメントの関係を示す。本実施の形態8のDRAM1
は、アライメントの基準をn−型ウエル領域21で行っ
ている。素子間分離用絶縁膜23はn−型ウエル領域2
1に対してX方向のアライメントを行っている。ゲート
電極(ワード線)27は素子間分離用絶縁膜23に対し
てX方向のアライメントを行っている。このゲート電極
27はその上層のアライメントの基準となる。スタック
ド構造の情報蓄積用容量素子Cの下層電極層35、上層
電極層37、接続孔40Aの夫々は前記ゲート電極27
に対してX方向のアライメントを行っている。
(例えば相補性データ線の延在方向)のアライメントの
関係を示す。本実施の形態8のDRAM1はX方向及び
Y方向の2方向でアライメントを行っている。同様に、
n−型ウエル領域21はアライメントの基準とされ、素
子間分離用絶縁膜23はn−型ウエル領域21に対して
Y方向のアライメントを行っている。ゲート電極27は
素子間分離用絶縁膜23に対してY方向のアライメント
を行っている。下層電極層35は、X方向のアライメン
トと異なり、素子間分離用絶縁膜23に対してY方向の
アライメントを行っている。上層電極層37、接続孔4
0Aの夫々は前記ゲート電極27に対してY方向のアラ
イメントを行っている。
ックド構造の情報蓄積用容量素子Cの下層電極層35が
大きくアライメントずれを生じた場合、メモリセル選択
用MISFETQsの他方のn型半導体領域29と下層
電極層35とを接続する接続孔34に目開きを生じる
(図1参照)。この目開きは、下層電極層35の加工の
際に接続孔34内から露出するn型半導体領域29の表
面がエッチングされてしまう。したがって、素子間分離
用絶縁膜23に対して下層電極層35のアライメントず
れ量は最小限に押える必要がある。
ト電極27に対して単純にX方向、Y方向の夫々のアラ
イメントを行った場合、素子間分離用絶縁膜23とゲー
ト電極27との間、ゲート電極27と下層電極層35と
の間の夫々のアライメントずれ量σが生じるので、素子
間分離用絶縁膜23に対する下層電極層35のアライメ
ントずれ量は1.4σとなる。
極層35は、図89(A)に示すように1層下のパター
ンであるゲート電極27に対してX方向(又はY方向)
をアライメントし、図89(B)に示すように2層下の
パターンである素子間分離用絶縁膜23に対してY方向
(又はX方向)のアライメントを行っている。つまり、
スタックド構造の情報蓄積用容量素子Cの下層電極層3
5は、素子間分離用絶縁膜23に対して又ゲート電極2
7に対してアライメントずれ量σしか生じない。この下
層電極層35は、上層のアライメントの基準とならない
層であるので、前述のように異なる層にまたがってアラ
イメントすることができる。
絶縁膜23、ゲート電極27、下層電極層35の夫々異
なる3層のパターンをX方向及びY方向にアライメント
するアライメント方法において、前記ゲート電極(第2
層目パターン)27をその下層の素子間分離用絶縁膜
(第1層目パターン)23に対してX方向及びY方向に
アライメントし、このゲート電極27上に形成される下
層電極層(第3層目パターン)35をその下層のゲート
電極27に対してX方向(又はY方向)にアライメント
すると共にさらに下層の素子間分離用絶縁膜23に対し
てY方向(又はX方向)にアライメントする。この構成
により、前記素子間分離用絶縁膜23とゲート電極27
との間のアライメントずれ量、前記素子間分離用絶縁膜
23と下層電極層35との間のアライメントずれ量の夫
々を実質的に同一にすることができるので、素子間分離
用絶縁膜23と下層電極層35との間のアライメントず
れ量を低減することができる。この結果、製造工程にお
けるマスク合せ余裕寸法に相当する分、DRAM1の集
積度を向上することができる。また、前述のように、メ
モリセル選択用MISFETQsの他方のn型半導体領
域29と下層電極層35とを接続する接続孔34内に目
開きがなくなる。
の実施の形態1のDRAM1において、前記実施の形態
8に記載されたアライメント方法を実施する際のターゲ
ットマークの好適な形成方法を説明する、本発明の第9
実施の形態である。
ットマーク部分の構造を図90(要部断面図)に示す。
Mは、DRAM1の層間絶縁膜53に形成される接続孔
53D及び層間絶縁膜53上に形成される配線55で構
成される。ターゲットマークTMは、半導体ウエーハ状
態において、各DRAM1の形成領域間のスクライブエ
リア、DRAM1の形成領域の内部、又はダミーDRA
M1(DRAMとして使用せず、アライメントのターゲ
ットマークとして使用する)の形成領域に配置される。
51上に配線(遷移金属膜)52が形成されていない領
域において、接続孔53Dを形成することにより形成す
ることができる。この接続孔53Dの内部には、下層に
配線52が存在しないので、選択CVD法で埋込用の遷
移金属膜54が堆積されず、配線55はステップカバレ
ッジの悪いアルミニウム合金膜55Bを使用しているの
で、接続孔53Dの段差形状で配線55の表面に段差形
状が形成される。この段差形状が前記ターゲットマーク
TMとして使用される。
RAM1の製造工程の接続孔53Dを形成する工程、配
線55を形成する工程の夫々を兼用して形成することが
できるので、製造工程数を低減することができる。
前述の実施の形態1のDRAM1の製造方法において、
フォトリソグラフィ技術の露光時の焦点深度及び解像度
を向上した、本発明の第10実施の形態である。
の製造プロセスで使用されるフォトリソグラフィ技術の
各工程を図91(概念図)、図92(工程フロー図)の
夫々で示す。
術は、FLEX(Focus Latitudeenhancement Expos
ure)法及びCEL(Contrast Enhancement Lithogr
aphy)法を使用し、フォトレジスト膜の露光時の焦点深
度及び解像度を向上している。このフォトリソグラフィ
技術の露光処理の手順は次のとおりである。
導体ウエーハ100にフォトレジスト膜120を塗布す
る(1)。
れたフォトレジスト膜120の表面にホトクロミックな
CEL材121Aを滴下し、ホトクロミックなCEL膜
121を塗布する(2)。ホトクロミックなCEL膜1
21としては例えば図93(構造式)に示すようにニト
ロンを使用する。このホトクロミックなCEL膜121
は、図94(露光に対する透過率を示す図)に示すよう
に、一定量以上の光照射を行う(照射開始t1)と透明
化(ブリーチング)する性質を有している。また、ホト
クロミックなCEL膜121は光照射を停止する(照射
終了t2)と次第に不透明化する性質を有している。し
かもこれらの性質は反復する性質を有している。
124及び前記ホトクロミックなCEL膜121を介在
させ、レチクル125のパターンを前記半導体ウエーハ
100の表面に塗布されたフォトレジスト膜120に転
写する(3)。この露光は、FLEX法を使用し、焦点
深度を変えながらパターンを重畳して露光する。
の有無によるライン・アンド・スペースパターンへのF
LEX法の適用時の焦点深度の差を示す。図95(A)
は、ライン・アンド・スペースパターンの半導体ウエー
ハ100の表面(フォトレジスト膜120中)での露光
時の光強度プロファイルを示す。同図95(A)に示す
ように、レチクル125のクロムパターン125Aが存
在しない位置に対応する部分に光が照射され、焦点位置
(0[μm])の光強度が最大で、焦点位置から上下にず
れるにしたがって光強度が低下していく。
導体ウエーハ100の表面を段階的に上下させ焦点深度
を高めた場合において、光強度プロファイルとホトクロ
ミックなCEL膜121の特性との関係を示す。同図9
5(B)において、半導体ウエーハ100の表面を0.
5[μm]上昇させると、(a)光強度はフォトレジスト
膜120の深い位置が高くなる。この光強度がホトクロ
ミックなCEL膜121を透明化する一定量に達する
と、(b)フォトレジスト膜120には前記一定量を越
えた量の光照射が行われる。前記光強度が一定量以下の
場合つまりフォトレジスト膜120の浅い位置は光照射
がホトクロミックなCEL膜121により遮断される。
次に、同図95(B)において、半導体ウエーハ100
の表面を0.5[μm]下降させると、(c)光強度はフ
ォトレジスト膜120の浅い位置が高くなる。この光強
度がホトクロミックなCEL膜121を透明化する一定
量に達すると、(d)フォトレジスト膜120には前記
一定量を越えた量の光照射が行われる。前記光強度が一
定量以下の場合つまりフォトレジスト膜120の深い位
置は光照射がホトクロミックなCEL膜121により遮
断される。
FLEX法を適用した2回の光照射の合計の光強度プロ
ファイルを示し、(a+b)はホトクロミックなCEL
膜121が無い場合、(a×b+c×d)はホトクロミ
ックなCEL膜121が有る場合である。前者のホトク
ロミックなCEL膜121が無い場合、ライン・アンド
・スペースパターンでは、FLEX法を適用すると、光
強度プロファイルが非露光部においてフォトレジスト膜
120の溶解レベルを越え、焦点深度を向上させる手段
として好ましくない。これに対して、後者のホトクロミ
ックなCEL膜121が有る場合、ホトクロミックなC
EL膜121のブリーチング効果とFLEX法による焦
点位置の変更により、解像度の向上と焦点深度の向上と
を図ることができる。
後、洗浄液122によりホトクロミックなCEL膜12
1を除去し(4)、前記フォトレジスト膜120を現像
液123で現像する(5)。
ックなCEL膜121を塗布する工程に変えて、ホトク
ロミックなCELフィルム121Bを使用してもよい。
このホトクロミックなCELフィルム121Aは半導体
ウエーハ100の表面に塗布されたフォトレジスト膜1
20の表面に押し付けて使用する。
いて、FLEX法及びCEL法を使用することにより、
パターンの高解像度及び高焦点深度を得ることができ
る。
前述の実施の形態1のDRAM1の製造プロセスにおい
て、各層のアライメントの精度を向上した、本発明の第
11実施の形態である。
のダイシング工程前の半導体ウエーハ100の構成を図
96(概略平面図)に示す。
0はダイシング工程前(ペレット状に形成される前)に
おいて行列状に複数個のDRAM1を配列している。各
DRAM1間には図示しないスクライブエリアが設けら
れている。図97(図96のA部分の拡大平面図)及び
図98(図97のB部分の拡大平面図)に示すように、
半導体ウエーハ100の互いに隣接するDRAM(α〜
ε)1間のスクライブエリアには隣接するDRAM1間
で互いに共用するターゲットマークTMが配置されてい
る。このターゲットマークTMは例えば縮小投影露光装
置においてアライメントの際の位置決めの基準となる。
同図97及び図98に示すように、隣接するDRAM1
間例えばβ−γ間に互いに共用するターゲットマークT
MはアライメントビームABの一度のX方向の走査で検
出できるように配置されている。同図97及び図98に
は、アライメントビームABの走査により、ターゲット
マークTMを検出した際のアライメント信号Sの波形を
併せて記載している。このアライメント信号に基づき、
前記図97に示すDRAM(β)1のX方向の中心位置
Xβ、Y方向の中心位置Yβ及び回転量Wβは次式によ
り算出することができる。
体ウエーハ100の表面に配列された第1層目のDRA
M1のパターン(ペレットパターン)に対して第2層目
のDRAM1のパターン(ペレットパターン)を配置す
る場合、第1層目のDRAM1のパターンのターゲット
マークTMの位置をアライメントビームABで検出しそ
の位置を算出し、隣接する第2層目のDRAM1のパタ
ーン間の位置ずれが小さくなるように矯正しながら第2
層目のDRAM1のパターンを配置する方法で行ってい
る。つまり、第1層目のDRAM1のパターンに対して
第2層目のDRAM1のパターンを連想的にアライメン
トする、連想アライメント方式を採用している。この連
想アライメント方式はペレットアライメント方式に比べ
てDRAM1のパターン間相互の配列の規則性を確保す
ることができる。ペレットアライメント方式は半導体ウ
エーハ100の表面上の各DRAM1のパターン毎にア
ライメント及び露光を繰り返す方式である。
ゲットマークTMを大きく誤検出した場合でも、直接大
きなアライメントエラーとはならず、高いアライメント
精度を得ることができる。
のDRAM1のパターンの配列に大きな歪を持つ場合で
も、多点ウエーハアライメント方式に比べて高いアライ
メント精度を得ることができる。多点ウエーハアライメ
ント方式は、半導体ウエーハ100の表面上の複数個の
ターゲットマークTMをサンプリングしアライメント
し、その結果からDRAM1の配列を統計的計算から推
測し、その後に露光のみを行う方式である。
層目のDRAM1のパターンの4辺に配置されたターゲ
ットマークTMの検出に基づき、第2層目のDRAM1
のパターンの回転量を算出し補正することができるの
で、DRAM1の2点例えば上下又は左右に配置された
ターゲットマークTMを検出し回転量を補正する場合に
比べて、高い回転量の補正精度を得ることができる。こ
の回転量の補正の場合においても、連想アライメント方
式は、1つのターゲットマークTMを誤検出した場合で
も、直接大きな回転量の補正エラーとならないので、高
いアライメント精度を得ることができる。
多点ウエーハアライメント方式とを混用した場合、一般
にアライメント精度は低下するが、前記連想アライメン
ト方式はいずれの方式と混用した場合でも高いアライメ
ント精度を得ることができる。
のアライメントビームABの走査で隣接する2個のDR
AM1のパターンのターゲットマークTMを検出するこ
とができるので、前記ペレットアライメント方式と実質
的に同等のスループットを得ることができる。
ーンの配列に歪や回転がある場合において、連想アライ
メント方式、ペレットアライメント方式、多点ウエーハ
アライメント方式の夫々のアライメント精度の比較を示
す。図99(A)には、(a)第1層目のDRAM1の
パターン(1)の理想的な配列、(b)第1層目のDR
AM1のパターン(1)に配列歪及び回転がある場合の
配列の夫々を示す。後者の第1層目のDRAM1のパタ
ーン(1)は、夫々のα〜γのX座標は一致せず、α−
β間、β−γ間の夫々のY座標方向のピッチが異なり、
かつα、γの夫々は回転エラーを有している。この配列
歪や回転は繰り返して施される熱処理等により半導体ウ
エーハ100に生じる反りに起因する。
パターン(1)の配列に前記配列歪及び回転がある場合
において、第2層目のDRAM1のパターン(2)をア
ライメントしたときの各アライメント方式の比較を示し
ている。いずれの場合も、第2層目のDRAM1のγの
パターン(2)は第1層目のDRAM1のγのパターン
(1)に対してターゲットマークTMを大きく誤検出し
た場合を示している。また、回転量の補正は、連想アラ
イメント方式は4個のターゲットマークTMの検出に基
づき算出し、他の2つのアライメント方式は2個のター
ゲットマークTMの検出に基づき算出している。図99
(B)に示すように、回転量の補正が無い場合、回転量
の補正がある場合の夫々において、連想アライメント方
式は他のペレットアライメント方式、多点ウエーハアラ
イメント方式の夫々に比べて高いアライメント精度を得
ることができる。
することにより高いアライメント精度を得ることができ
る。
前述の実施の形態1のDRAM1において、層間絶縁膜
の接続孔内に選択CVD法で埋込まれる遷移金属膜と前
記層間絶縁膜上に延在する配線との接続部分での信頼性
を向上した、本発明の第12実施の形態である。
の構成を図100(要部断面図)で示す。
0に示すように、層間絶縁膜51に形成された接続孔5
1D、51Sの夫々に遷移金属膜54が埋込まれ、この
遷移金属膜54に層間絶縁膜51上を延在する配線52
が接続されている。
セル選択用MISFETQs及びスタックド構造の情報
蓄積用容量素子Cで構成されるメモリセルMが配置され
ているので、周辺回路の領域に比べて段差形状が大きく
なる。このため、前記層間絶縁膜51はメモリセルアレ
イ11Eの領域の膜厚が周辺回路の領域に比べて薄くな
る。図100及び図101(所定の製造工程における要
部断面図)に示すように、層間絶縁膜51のメモリセル
アレイ11Eの領域に形成される接続孔51Sの深さは
浅く形成され、周辺回路の領域に形成される接続孔51
Dは深く形成される。
同様に例えば選択CVD法で堆積したW膜を使用する。
配線52は本実施の形態12においてはアルミニウム合
金膜を使用する。また、配線52は例えばスパッタ法で
堆積したW膜等の遷移金属膜又はそれを主体する複合膜
で形成してもよい。
101に示すように、メモリセルアレイ11Eの領域の
浅い深さを有する接続孔51Sが埋込まれる程度の膜厚
で形成する。つまり、遷移金属膜54は、浅い深さの接
続孔51Sを基準とし、この接続孔51Sから突出しな
いように構成されている。前記遷移金属膜54が接続孔
51Sから大きく突出した場合には、この部分の上層の
配線52の表面が突出し、結果的に配線52を加工する
フォトレジスト膜の膜厚のばらつきや露光時の回折現象
によりエッチングマスクのサイズが設定値から変化し、
配線52の加工精度が低下する。また、前記接続孔51
Sから大きく突出する遷移金属膜54はその表面を上層
の配線52で覆うことができないので、配線52の加工
を行うエッチング工程で遷移金属膜54が必要以上にエ
ッチングされる。周辺回路の領域の深い深さを有する接
続孔51D内に埋込まれる遷移金属膜54は、図100
に示すように、接続孔51Dの部分でのアスペクト比が
1を越えない程度の膜厚で埋込まれている。アスペクト
比が1を越えた場合は上層の配線52のステップカバレ
ッジが低下し、配線52は接続孔51D部分において断
線を多発する。
する下地表面上に層間絶縁膜51を形成し、この層間絶
縁膜51の前記下地表面の段差形状の高い領域(メモリ
セルアレイ11Eの領域)に浅い接続孔51S、段差形
状の低い領域(周辺回路の領域)に深い接続孔51Dの
夫々を形成し、前記接続孔51S、接続孔51Dの夫々
に埋込まれた遷移金属膜54に接続するように前記層間
絶縁膜51上に配線52を延在させるDRAM1におい
て、前記浅い接続孔51S、深い接続孔51Dの夫々に
埋込まれる遷移金属膜54を選択CVD法で堆積し、か
つこの遷移金属膜54を前記浅い接続孔51Sの深さと
同程度の膜厚で堆積する。この構成により、前記浅い接
続孔51S、深い接続孔51Dの夫々に埋込まれる遷移
金属膜54を浅い接続孔51Sの深さと同程度の膜厚で
形成し、浅い接続孔51S、深い接続孔51Dの夫々か
ら前記遷移金属膜54が突出することがないので、前記
配線52の加工精度の向上や配線の信頼性を向上するこ
とができる。
前述の実施の形態1のDRAM1において、遷移金属膜
を主体とする配線52の信頼性を向上した、本発明の第
13実施の形態である。
の構成を図102(要部断面図)で示す。
のDRAM1は、層間絶縁膜51上に配線52を延在さ
せている。配線52は遷移金属膜52A上に実質的に同
一金属材料である遷移金属膜52Bを積層した複合膜で
形成されている。
パッタ法で堆積した例えばW膜で形成され、例えば80
〜120[nm]程度の膜厚で形成されている。この下
層の遷移金属膜52Aは下地の層間絶縁膜(酸化珪素系
絶縁膜)51との接着性が高い。また、下層の遷移金属
膜52Aは、膜厚を厚くしすぎると、接続孔51Cで形
成される段差形状の上部において、オーバーハング形状
になり、巣の発生、上層の遷移金属膜52Aのステップ
カバレッジの低下等の原因となるので、前述の薄い膜厚
で形成される。また、下層の遷移金属膜52Aは、図1
03にスパッタ時のターゲット電圧と膜応力との関係を
示すように、層間絶縁膜51の表面からの剥離の原因と
なるので、膜応力が発生しない(応力0又はその近傍の
許容範囲内)ターゲット電圧を使用し堆積する。また、
下層の遷移金属膜52Aは、上層の遷移金属膜52Bの
エッチング速度と実質的に等し性質を有している。ま
た、下層の遷移金属膜52Aは、TiN膜等に比べて耐
腐食性が高く、しかもSiとの仕事関数差が小さいので
接触抵抗値を小さくすることができる。
は、CVD法で堆積されたW膜で形成され、例えば25
0〜350[nm]程度の膜厚で形成されている。この
上層の遷移金属膜52Aは、配線52の実質的な抵抗値
を低減し、配線52の主体として構成されている。上層
の遷移金属膜52Bは、CVD法で堆積しているので、
下地の段差部分でのステップカバレッジが高く、断線不
良を低減することができるので、配線としての信頼性を
向上することができる。この上層の遷移金属膜52B
は、同一金属膜材料で形成されているので、その下地の
下層の遷移金属膜52Aとの接着性が高い。
膜51上にCVD法で堆積した遷移金属膜52Bで配線
52を形成するDRAM1において、前記下地層間絶縁
膜51と前記配線52の遷移金属膜52Bとの間にスパ
ッタ法で堆積した前記遷移金属膜52Bと実質的に同種
の遷移金属膜52Aを設ける。この構成により、前記ス
パッタ法で堆積した下層の遷移金属膜52Aは前記下地
層間絶縁膜51、配線52の上層の遷移金属膜52Bの
夫々との接着性が高いので、前記下地層間絶縁膜51と
配線52との接着性を向上することができると共に、前
記スパッタ法で堆積した下層の遷移金属膜52Aはその
上層の遷移金属膜52Bと実質的に同種の遷移金属膜で
形成されているので、配線52の加工された側壁に凹凸
が形成されることを防止し、配線52の加工精度を向上
することができる。
52の下層の遷移金属膜52Aが直接n+型半導体領域
32やp+型半導体領域39に接続する場合は、前記下
層の遷移金属膜52Aの堆積後の熱処理をWとSiとが
合金化反応しない温度以下で行う。具体的には熱処理は
約600[℃]以下で行う。このように、前記配線52
の下層の遷移金属膜52Aの熱処理温度を制限すること
により、前述のWとSiとの合金化反応による接続部の
抵抗値の増大を抑制し、又アロイスパイク現象を防止す
ることができる。
前述の実施の形態1のDRAM1において、メモリセル
M、各素子の夫々と配線との接続部での信頼性を向上し
た、本発明の第14実施の形態である。
の構成を図104(要部断面図)で示す。
4に示すように、メモリセルアレイ11Eにおいて、メ
モリセルMのメモリセル選択用MISFETQsの一方
のn型半導体領域29と相補性データ線(DL)50と
の間に中間導電膜130を介在させている。この中間導
電膜130は、層間絶縁膜131に形成された接続孔1
31A及び接続孔34Aを通して一部がn型半導体領域
29に接続され、他部がサイドウォールスペーサ31上
及び層間絶縁膜131上に引き伸ばされている。前記接
続孔34Aは、前記層間絶縁膜131に形成された接続
孔131A内において、メモリセル選択用MISFET
Qsのゲート電極27の側壁に形成されたサイドウォー
ルスペーサ31で形成されかつそれで開口サイズを規定
している。この接続孔34Aはゲート電極27に対して
自己整合で形成されるので、結果的に中間導電膜130
とn型半導体領域29との接続は前記ゲート電極27に
対して自己整合で行われる。つまり、メモリセル選択用
MISFETQsのn型半導体領域29と相補性データ
線50とは、中間導電膜130を介在させ、メモリセル
選択用MISFETQsのゲート電極27に対して自己
整合で接続されている。
用MISFETQsのゲート電極27(ワード線27も
含む)よりも上層で形成され、かつスタックド構造の情
報蓄積用容量素子Cの下層電極層35よりも下層に形成
される。つまり、スタックド構造の情報蓄積用容量素子
Cの下層電極層35は電荷蓄積量を増加するために厚い
膜厚で形成されるので、中間導電膜130は、加工精度
を向上するために、前記下層電極層35と別層でかつ下
層に形成されている。中間導電膜130は、例えばCV
D法で堆積させた多結晶珪素膜で形成され、80〜12
0[nm]程度の薄い膜厚で形成されている。この多結
晶珪素膜には抵抗値を低減するn型不純物が導入されて
いる。
相補性データ線50との接続部分の特に急峻な段差形状
を緩和することができるので、相補性データ線50の断
線不良を低減することができる。
辺回路の素子にも形成されている。これに限定されない
が、本実施の形態14においては、nチャネルMISF
ETQn特にレイアウトルールが厳しい領域においてn
+型半導体領域32と配線52との間に設けられてい
る。通常、周辺回路はメモリセルアレイ11Eに比べて
レイアウトルールが緩い。同図104に示すように、周
辺回路の領域において、配線52が素子間分離用絶縁膜
23上に乗り上げる場合においても、中間導電膜130
を介在させてn+型半導体領域32と配線52とを確実
に接続することができるので、n+型半導体領域32の
面積を縮小し、結果的にDRAM1の集積度を向上する
ことができる。また、周辺回路のnチャネルMISFE
TQn、pチャネルMISFETQpの夫々を遷移金属
膜等不純物の相互拡散を生じ易い材料で形成された配線
52で接続する場合においても、中間導電膜130は前
記相互拡散を防止することができるので接続部分での抵
抗値を低減することができる。
の形成方法について、図105及び図106(各製造工
程毎に示す要部断面図)を用いて簡単に説明する。
成方法と同様に、メモリセルMのメモリセル選択用MI
SFETQs、周辺回路のnチャネルMISFETQn
の夫々を形成する。
Qs、nチャネルMISFETQnの夫々を覆うよう
に、基板全面に層間絶縁膜131を堆積する。層間絶縁
膜131は、例えば無機シランガス及び酸化窒素ガスを
ソースガスとするCVD法で堆積した酸化珪素膜を使用
し、40〜60[nm]程度の膜厚で形成する。
ISFETQsの一方のn型半導体領域29、所定のn
チャネルMISFETQnのn+型半導体領域32の夫
々の領域において、前記層間絶縁膜131に接続孔13
1Aを形成すると共に接続孔34Aを形成する。
131A及び34Aを通してn型半導体領域29、n+
型半導体領域32の夫々に接続される中間導電膜130
を形成する。
電膜130上を含む基板全面に層間絶縁膜33を形成す
る。そして、この後、スタックド構造の情報蓄積用容量
素子C、pチャネルMISFETQp等、前記実施の形
態1のDRAM1の形成方法と同様の工程を施すことに
より、本実施の形態14のDRAM1は完成する。
線50とワード線27との交差部に、メモリセル選択用
MISFETQsと下層電極層35、誘電体膜36、上
層電極層37の夫々を順積積層したスタックド構造の情
報蓄積用容量素子Cとの直列回路で形成されたメモリセ
ルMを配置するDRAM1において、前記相補性データ
線50と前記メモリセル選択用MISFETQsの一方
のn型半導体領域29との間に、前記一方のn型半導体
領域29に一部が自己整合で形成されかつ前記メモリセ
ル選択用MISFETQsのゲート電極27上に他部が
引き出されると共に、前記スタックド構造の情報蓄積用
容量素子Cの下層電極層35の下層にそれと別層で形成
された中間導電膜130を設ける。この構成により、前
記中間導電膜130を介在させているので、メモリセル
選択用MISFETQsの一方のn型半導体領域29と
相補性データ線50との間の製造工程におけるマスク合
せ余裕寸法に相当する分、メモリセルM面積を縮小して
集積度を向上することができると共に、前記中間導電膜
130とスタックド構造の情報蓄積用容量素子Cの下層
電極層35との離隔寸法がなくなり、中間導電膜130
と独立に下層電極層35の面積を増加することができる
ので、スタックド構造の情報蓄積用容量素子Cの電荷蓄
積量を増加してメモリセルM面積を縮小し、集積度を向
上することができる。
前記スタックド構造の情報蓄積用容量素子Cの下層電極
層35の膜厚に比べて薄い膜厚で構成する。この構成に
より、前記スタックド構造の情報蓄積用容量素子Cは、
下層電極層35の膜厚を厚くし、高さ方向に面積を稼ぐ
ことができるので、電荷蓄積量を向上してメモリセルM
面積を縮小し、集積度を向上することができると共に、
前記中間導電膜130は、その膜厚を薄く形成している
ので、加工を簡単化することができる。
nチャネルMISFETQnのn+型半導体領域32と
それに接続される配線52との間には前記メモリセルM
に設けられる中間導電膜130と同一導電層で形成され
た中間導電膜130を設ける。この構成により、DRA
M1のメモリセルMに形成される中間導電膜130を形
成する工程で周辺回路の中間導電膜130を形成するこ
とができるので、DRAM1の製造工程数を低減するこ
とができる。
前記実施の形態に基づき具体的に説明したが、本発明
は、前記実施の形態に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
勿論である。
(1チップマイコン)等、DRAMを1つのユニットと
して使用する半導体集積回路装置に適用することができ
る。
ず、SRAM、ROM等他の記憶機能を有する半導体集
積回路装置に適用することができる。
層配線技術に適用することができる。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
た遷移金属膜は前記下地絶縁膜、配線の夫々との接着性
が高いので、前記下地絶縁膜と配線との接着性を向上す
ることができると共に、前記スパッタ法で堆積した遷移
金属膜はその上層の配線と実質的に同種の遷移金属膜で
形成されているので、配線及びその下層の遷移金属膜の
加工精度を向上することができる。
面図である。
の部分断面斜視図である。
路図である。
である。
工程における要部平面図である。
工程における要部平面図である。
ーゲット電圧と比抵抗値との関係を示す図である。
の関係を示す図である。
との関係を示す図である。
域を示す概略平面図である。
域を示す概略平面図である。
である。
図である。
図である。
図である。
図である。
図である。
図である。
図である。
図である。
図である。
図である。
図である。
図である。
図である。
図である。
図である。
図である。
図である。
図である。
図である。
図である。
図である。
図である。
図である。
図である。
図である。
図である。
図である。
図である。
図である。
図である。
図である。
図である。
図である。
図である。
ある。
断面図である。
断面図である。
断面図である。
との関係を示す図である。
示す図である。
断面図である。
断面図である。
断面図である。
断面図である。
断面図である。
積時間とガス流量との関係を示す図でり、(B)は、前
記膜の堆積時間と反応副生成物の発生量との関係を示す
図である。
概略構成図である。
スバルブの開閉動作を示すタイムチャート図である。
ート図である。
造工程毎に示す要部断面図である。
造工程毎に示す要部断面図である。
造工程毎に示す要部断面図である。
造工程毎に示す要部断面図である。
の製造工程における要部平面図である。
図である。
図である。
図である。
図である。
ける要部平面図である。
要部断面図である。
要部断面図である。
要部断面図である。
要部断面図である。
要部断面図である。
要部断面図である。
要部断面図である。
要部断面図である。
要部断面図である。
要部断面図である。
要部断面図である。
イメントツリー図である。
ゲットマーク部分の要部断面図である。
造プロセスで使用されるフォトリソグラフィ技術の概念
図である。
である。
構造図である。
の図である。
ハの構成を示す概略平面図である。
図である。
を説明するための図である。
の要部断面図である。
部断面図である。
要部断面図である。
のターゲット電圧と応力との関係を示す図である。
の要部断面図である。
面図である。
面図である。
ET、C…スタックド構造の情報蓄積用容量素子、Q
n,Qp…MISFETである。
Claims (5)
- 【請求項1】 主面を有する半導体基板と、 前記半導体基板の主面上に形成された絶縁膜と、 前記絶縁膜上に形成された金属膜からなる複数の配線と
を有する半導体集積回路装置において、 前記金属膜は、スパッタ法で形成された第1金属膜と、
CVD法で形成された第2金属膜を有し、前記第2金属
膜は、前記第1金属膜の上に形成されていることを特徴
とする半導体集積回路装置。 - 【請求項2】 請求項1項において、 前記第1金属膜の膜厚は、前記第2金属膜の膜厚よりも
小であることを特徴とする半導体集積回路装置。 - 【請求項3】 請求項2において、 前記第1金属膜と第2金属膜とは、同一材料からなるこ
とを特徴とする半導体集積回路装置。 - 【請求項4】 請求項3において、 前記絶縁膜は、酸化珪素膜であることを特徴とする半導
体集積回路装置。 - 【請求項5】 請求項4において、 前記金属膜は、タングステンからなることを特徴とする
半導体集積回路装置。
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JPH09186160A (ja) | 半導体デバイスの多層配線構造 |
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