JPH08249276A - Synchronizing circuit and computer system - Google Patents

Abstract

PURPOSE: To attain a high-speed data transfer by reducing the deterioration of performance owing to synchronization between the modules of different clock frequencies. CONSTITUTION: The synchronizing circuit 100 is provided with a synchronizing part 1 and a synchronizing method selection part 2. The synchronizing circuit 100 converts a data complete signal DCM outputted by synchronizing with the operation clock of a module M not shown in the figure from the module M into a data complete signal DCB synchronizing with the operation clock of a module B not shown in the figure. Next, the synchronizing part 1 generates the plural waiting request signals W0M to W3M of respectively different timings for switching data to be transferred from the module M to the module B and for suppressing the output of a data transfer completion signal corresponding to it. A selection circuit 17 selects one of these plural aiting request signals and sends it to the module B. At the time of selecting an optimum synchronizing method corresponding to the difference between the clock frequencies of both modules, high-speed data transfer is attained.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明はそれぞれ異なる周波数の
クロックに同期して動作するモジュール間でデータ転送
を行う際に同期化を行うための同期化回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a synchronizing circuit for synchronizing data transfer between modules operating in synchronization with clocks having different frequencies.

【０００２】[0002]

【従来の技術】従来、この種の同期化回路は図１０のよ
うに構成されていた。この同期化回路は、互いに同期ク
ロックの周波数が異なるモジュールＭとモジュールＢ
（共に図示せず）との間で、データコンプリート信号
（前データの転送完了を通知するためのデータ転送完了
信号）に同期して連続したデータを転送する場合の同期
化制御を行うためのもので、モジュールＭのクロックＣ
_M （図示せず）に同期して動作するレジスタ１１，１
５，１６と、モジュールＢのクロックＣ_B （図示せず）
に同期して動作するレジスタ１２，１３とを備えてい
る。ここで、モジュールＭのクロックＣ_M の周波数ｆ_M
は、モジュールＢのクロックＣ_B の周波数ｆ_B より大き
いか、あるいは等しいものとする。なお、以下の説明
で、サブスクリプト文字“_M ”，“_B ”は、それぞれモ
ジュールＭおよびモジュールＢのクロックに同期した信
号であることを示す。2. Description of the Related Art Conventionally, this type of synchronizing circuit has been constructed as shown in FIG. This synchronization circuit includes a module M and a module B which have mutually different synchronization clock frequencies.
(Both not shown) for performing synchronization control when continuous data is transferred in synchronization with a data complete signal (data transfer completion signal for notifying transfer completion of previous data) Then, clock C of module M
Registers 11 and 1 that operate in synchronization with _M (not shown)
And 5 and 16, the module B clock C _B (not shown)
And registers 12 and 13 that operate in synchronization with. Here, the frequency f _M of the clock C _M of the module _M
The frequency f _B is greater than the clock C _B of module B, or equal to those that. In the following description, subscript characters " _M " and " _B " indicate that the signals are synchronized with the clocks of the module M and the module B, respectively.

【０００３】レジスタ１１はモジュールＭのクロックＣ
_M に同期したデータコンプリート信号ＤＣ_M をクロック
Ｃ_M に同期してラッチするためのもので、その入力端は
オアゲート２１の出力端に接続され、出力端はオアゲー
ト２２の一方の入力端に接続されている。オアゲート２
１の一方の入力端には、データコンプリート信号ＤＣ_M
が入力されるようになっており、他の入力端はアンドゲ
ート２３の出力端に接続されている。このアンドゲート
２３の一方の入力端にはレジスタ１１の出力端が接続さ
れている。なお、前記オアゲート２２の他の入力端には
データコンプリート信号ＤＣ_M が入力されるようになっ
ている。The register 11 is a clock C of the module M.
_{It is} for latching the data complete signal DC _M synchronized with _M in synchronization with the clock C _M , and its input end is connected to the output end of the OR gate 21 and its output end is connected to one input end of the OR gate 22. ing. OR gate 2
The data complete signal DC _M
Is input, and the other input end is connected to the output end of the AND gate 23. The output terminal of the register 11 is connected to one input terminal of the AND gate 23. The data complete signal DC _M is input to the other input terminal of the OR gate 22.

【０００４】オアゲート２２の出力端は２分岐され、そ
れぞれ、アンドゲート２４の一方の入力端およびオアゲ
ート３２の一方の入力端に接続されている。アンドゲー
ト２４の出力端は、レジスタ１１の出力をクロックＣ_B
に同期化させるためのレジスタ１２の入力端に接続され
ている。レジスタ１２の出力端は３分岐され、それぞ
れ、アンドゲート２５の一方の入力端、レジスタ１２の
出力を微分するための微分回路をアンドゲート２５と共
に構成するレジスタ１３の入力端、レジスタ１２の出力
をクロックＣ_B に同期化するためのレジスタ１５の入力
端に接続されている。レジスタ１３の出力端はインバー
タを介してアンドゲート２５の他の入力端に接続されて
いる。アンドゲート２５の出力端からは、モジュールＢ
のクロックＣ_B に同期したデータコンプリート信号ＤＣ
_B が直接出力されるようになっている。The output end of the OR gate 22 is branched into two and connected to one input end of the AND gate 24 and one input end of the OR gate 32, respectively. The output end of the AND gate 24 clocks the output of the register 11 with the clock C _B.
It is connected to the input end of a register 12 for synchronizing with. The output end of the register 12 is divided into three branches, one input end of the AND gate 25, the input end of the register 13 that configures a differentiating circuit for differentiating the output of the register 12 together with the AND gate 25, and the output of the register 12 respectively. It is connected to the input of a register 15 for synchronizing with the clock C _B. The output terminal of the register 13 is connected to the other input terminal of the AND gate 25 via an inverter. From the output end of the AND gate 25, the module B
Data complete signal DC synchronized with the clock C _B of
_B is output directly.

【０００５】レジスタ１５の出力端は４分岐され、それ
ぞれ、アンドゲート２６の一方の入力端、レジスタ１５
の出力を微分するための微分回路をアンドゲート２６と
共に構成するレジスタ１６の入力端、およびオアゲート
３２の他の入力端に接続されると共に、インバータを介
して、アンドゲート２４の他の入力端に接続されてい
る。The output end of the register 15 is branched into four, and one input end of the AND gate 26 and the register 15 are respectively branched.
Is connected to the input end of the register 16 that constitutes a differentiating circuit for differentiating the output of the AND gate 26 and the other input end of the OR gate 32, and to the other input end of the AND gate 24 via the inverter. It is connected.

【０００６】レジスタ１６の出力端はインバータを介し
てアンドゲート２６の他の入力端に接続されている。ア
ンドゲート２６の出力端は、インバータを介して、アン
ドゲート２３の他の入力端に接続されている。The output terminal of the register 16 is connected to the other input terminal of the AND gate 26 via an inverter. The output terminal of the AND gate 26 is connected to the other input terminal of the AND gate 23 via an inverter.

【０００７】なお、レジスタ１１，１２，１３，１５，
１６はそれぞれ図示しないリセット信号によってリセッ
トされるようになっている。The registers 11, 12, 13, 15,
Each of 16 is reset by a reset signal (not shown).

【０００８】以上のような構成の従来の同期化回路の動
作を図１１と共に説明する。ここでは、クロック周波数
の大きいモジュールＭから小さいモジュールＢにデータ
を転送する場合について説明する。The operation of the conventional synchronizing circuit having the above configuration will be described with reference to FIG. Here, a case where data is transferred from the module M having a high clock frequency to the module B having a low clock frequency will be described.

【０００９】初期状態では、各レジスタは図示しないリ
セット信号によりリセットされている。ここでモジュー
ルＭからデータコンプリート信号ＤＣ_M 図（１１
（ｂ））が出力されると、この信号はオアゲート２１を
介してレジスタ１１に入力され、ここでラッチされる。
レジスタ１１から出力された信号Ｓ１_M （図１１
（ｃ））は、オアゲート２２においてデータコンプリー
ト信号ＤＣ_M と論理和をとられ、アンドゲート２４を介
してレジスタ１２に入力される。レジスタ１２は、アン
ドゲート２４の出力をクロックＣ_B で同期化し、信号Ｓ
１_B （図１１（ｇ））を出力する。この信号Ｓ１_B はレ
ジスタ１３とアンドゲート２５とからなる微分回路で微
分され、データコンプリート信号ＤＣ_B （図１１
（ｆ））としてモジュールＢに入力される。In the initial state, each register is reset by a reset signal (not shown). Here, the data complete signal DC _M diagram (11
When (b)) is output, this signal is input to the register 11 via the OR gate 21 and is latched there.
The signal S1 _M output from the register 11 (see FIG.
(C) is ORed with the data complete signal DC _M in the OR gate 22 and input to the register 12 via the AND gate 24. The register 12 synchronizes the output of the AND gate 24 with the clock C _B and outputs the signal S
1 _B (FIG. 11 (g)) is output. This signal S1 _B is differentiated by the differentiating circuit composed of the register 13 and the AND gate 25, and the data complete signal DC _B (see FIG. 11).
(F)) is input to the module B.

【００１０】一方、レジスタ１２の出力信号Ｓ１_B はレ
ジスタ１５にも入力され、ここでクロックＣ_M に同期化
されて信号Ｓ２_M （図１１（ｄ））が出力される。この
信号Ｓ２_M はデータコンプリート信号ＤＣ_B が出力され
たことを認識するための信号であり、レジスタ１６とア
ンドゲート２６とからなる微分回路によって微分され
る。アンドゲート２６から出力された信号Ｓ３_M は反転
されたのちアンドゲート２３に入力され、レジスタ１１
をリセットする。On the other hand, the output signal S1 _B of the register 12 is also input to the register 15, where the signal S2 _M (FIG. 11 (d)) is output in synchronization with the clock C _M. The signal S2 _M is a signal for recognizing that the data complete signal DC _B has been output, and is differentiated by the differentiating circuit including the register 16 and the AND gate 26. The signal S3 _M output from the AND gate 26 is inverted and then input to the AND gate 23, and the register 11
Reset.

【００１１】オアゲート３２からは、モジュールＭに対
する待ち要求信号Ｗ_M （図１１（ａ））が出力される。
この待ち要求信号Ｗ_M は、次にモジュールＭからモジュ
ールＢに転送されるべきデータへの切り替えとそれに対
応するデータコンプリート信号ＤＣ_M の出力とを抑止す
るためのものである。The OR gate 32 outputs a wait request signal W _M (FIG. 11A) to the module M.
The waiting request signal W _M is for suppressing the switching from the module M to the data to be transferred to the module B next time and the output of the corresponding data complete signal DC _M.

【００１２】[0012]

【発明が解決しようとする課題】従来の同期化回路は以
上のように構成されていたので、常に、データ転送が完
全に完了するまで次のデータ転送は行われない。この場
合、同期化の対象となる両モジュールのクロック周波数
の差が微小なときには、上記のようにデータ転送が完全
に終了するまで待つ必要がなく、次の転送を抑止するサ
イクル数を短縮することができる。Since the conventional synchronizing circuit is constructed as described above, the next data transfer is not always performed until the data transfer is completely completed. In this case, when the difference between the clock frequencies of both modules to be synchronized is very small, it is not necessary to wait until the data transfer is completely completed as described above, and the number of cycles for suppressing the next transfer should be shortened. You can

【００１３】しかしながら、このような構成では、常
に、データ転送の終了まで待って次のデータ転送を行う
ようになっていたので、両モジュールのクロック周波数
差が僅かであって、次のデータ転送が開始できるにもか
かわらず転送を開始することができない。すなわち、必
要以上にデータ転送を抑止するようになっている結果、
性能が著しく低下するという問題点があった。However, in such a configuration, the next data transfer is always performed after waiting for the end of the data transfer, so that the clock frequency difference between both modules is small and the next data transfer is not possible. The transfer cannot be started even though it can. In other words, as a result of preventing data transfer more than necessary,
There was a problem that the performance was significantly reduced.

【００１４】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、クロック周波数の異なるモジュール
間において同期化による性能低下を抑えて高速なデータ
転送を行うことができる同期化回路を提供することにあ
る。The present invention has been made in view of the above problems, and an object thereof is to provide a synchronization circuit capable of performing high-speed data transfer while suppressing performance deterioration due to synchronization between modules having different clock frequencies. To do.

【００１５】[0015]

【課題を解決するための手段】請求項１記載の同期化回
路は、それぞれ異なる周波数のクロックに同期して動作
する第１のモジュールと第２のモジュールとの間でデー
タ転送を行う際に同期化を行うための同期化回路であっ
て、両モジュール間での同期化に使用され得るタイミン
グ信号を複数生成する手段と、これらの複数のタイミン
グ信号のいずれか１つを選択する選択手段とを備え、デ
ータ転送に必要な同期化のための制御方法を任意に選択
可能としたものである。According to a first aspect of the present invention, there is provided a synchronizing circuit for synchronizing data transfer between a first module and a second module which operate in synchronization with clocks having different frequencies. A synchronization circuit for performing synchronization, including means for generating a plurality of timing signals that can be used for synchronization between both modules, and selection means for selecting any one of the plurality of timing signals. The control method for synchronization required for data transfer can be arbitrarily selected.

【００１６】請求項２記載の同期化回路は、請求項１記
載の同期化回路において、前記選択手段が、外部から与
えられた同期化方法設定信号に応じて選択対象を決定す
るように構成したものである。A synchronizing circuit according to a second aspect is the synchronizing circuit according to the first aspect, wherein the selecting means determines a selection target according to a synchronization method setting signal given from the outside. It is a thing.

【００１７】請求項３記載の同期化回路は、請求項２記
載の同期化回路において、前記同期化方法設定信号が固
定的に与えられるように構成したものである。According to a third aspect of the present invention, there is provided a synchronization circuit according to the second aspect, wherein the synchronization method setting signal is fixedly applied.

【００１８】請求項４記載の同期化回路は、請求項２記
載の同期化回路において、前記同期化方法設定信号が可
変的に与えられるように構成したものである。A synchronizing circuit according to a fourth aspect is the synchronizing circuit according to the second aspect, wherein the synchronizing method setting signal is variably applied.

【００１９】請求項５記載の同期化回路は、請求項１記
載の同期化回路において、さらに、同期化回路の内部ま
たは外部から設定された同期化方法を記憶する記憶手段
を備え、前記選択手段が、前記記憶手段の内容に応じて
選択対象を決定するように構成したものである。A synchronization circuit according to a fifth aspect is the synchronization circuit according to the first aspect, further comprising a storage means for storing a synchronization method set from inside or outside the synchronization circuit, and the selection means. However, the selection target is determined according to the contents of the storage means.

【００２０】請求項６記載の同期化回路は、請求項１記
載の同期化回路において、さらに、前記第１および第２
のモジュールの動作クロック周波数を検出する検出手段
と、検出された両クロック周波数の比または差を計算す
る計算手段とを備え、前記選択手段が、前記計算手段の
計算結果に応じて選択対象を決定するように構成したも
のである。A synchronizing circuit according to a sixth aspect is the synchronizing circuit according to the first aspect, further comprising:
A detection means for detecting the operating clock frequency of the module and a calculation means for calculating a ratio or a difference between both detected clock frequencies, and the selection means determines a selection target according to the calculation result of the calculation means. It is configured to do.

【００２１】請求項７記載の同期化回路は、それぞれ異
なる周波数のクロックに同期して動作する第１および第
２のモジュール間でデータ転送を行う際に同期化を行う
ための同期化回路であって、前記第１のモジュールから
当該第１のモジュールの動作クロックに同期して出力さ
れる、前データ転送の完了を通知するためのデータ転送
完了信号を、前記第２のモジュールの動作クロックに同
期化させる同期化手段と、次に第１のモジュールから第
２のモジュールに転送されるべきデータへの切り替えお
よびそれに対応するデータ転送完了信号の出力を抑止す
るためのそれぞれ異なったタイミングの複数の待ち要求
信号を生成する手段と、これらの複数の待ち要求信号の
いずれか１つを選択して第１のモジュールに返送する選
択手段とを備えている。A synchronization circuit according to a seventh aspect is a synchronization circuit for performing synchronization when data is transferred between the first and second modules that operate in synchronization with clocks having different frequencies. A data transfer completion signal for notifying the completion of the previous data transfer, which is output from the first module in synchronization with the operation clock of the first module, in synchronization with the operation clock of the second module. And a plurality of waits at different timings for inhibiting the switching from the first module to the data to be transferred to the second module and the output of the corresponding data transfer completion signal. A means for generating a request signal, and a selection means for selecting any one of the plurality of waiting request signals and returning it to the first module. That.

【００２２】請求項８記載の計算機システムは、所定の
演算処理を行う演算装置と、専ら外部の入出力装置の制
御を行う入出力プロセッサとしてのチャネルと、各種デ
ータを記憶するメインメモリと、このメインメモリを制
御するメモリコントローラとを備えると共に、これらの
各装置がそれぞれ同一または異なる周波数のクロックに
同期して動作する計算システムにおいて、前記メモリコ
ントローラ内に、請求項１ないし請求項７のいずれか１
に記載の同期化回路を設け、この同期化回路によって、
前記メモリコントローラと前記演算装置との間で両者の
クロック周波数の相違量に応じた同期化制御を行うと共
に、前記メモリコントローラと前記チャネルとの間で両
者のクロック周波数の相違量に応じた同期化制御を行
い、メモリコントローラと演算装置またはチャネルとの
間でデータ転送を行うようにしたものである。According to another aspect of the computer system of the present invention, an arithmetic unit for performing a predetermined arithmetic processing, a channel as an input / output processor for exclusively controlling an external input / output unit, a main memory for storing various data, 8. A computing system, comprising: a memory controller for controlling a main memory, wherein each of these devices operates in synchronization with a clock having the same or different frequency. 1
The synchronization circuit described in 1. is provided, and by this synchronization circuit,
Synchronization control is performed between the memory controller and the arithmetic unit according to the difference amount of their clock frequencies, and synchronization is performed between the memory controller and the channel according to the difference amount of their clock frequencies. Control is performed and data is transferred between the memory controller and the arithmetic unit or channel.

【００２３】[0023]

【作用】請求項１ないし請求項６のいずれか１に記載の
同期化回路では、それぞれ異なる周波数のクロックに同
期して動作する両モジュール間での同期化に使用され得
る複数のタイミング信号が生成されると共に、これらの
タイミング信号のいずれか１つが選択されて使用され
る。これにより、データ転送に必要な同期化のための制
御方法が任意に選択できる。In the synchronization circuit according to any one of claims 1 to 6, a plurality of timing signals that can be used for synchronization between both modules that operate in synchronization with clocks of different frequencies are generated. And any one of these timing signals is selected and used. Thereby, the control method for synchronization required for data transfer can be arbitrarily selected.

【００２４】特に、請求項２ないし４のいずれか１に記
載の同期化回路では、外部からの設定によって同期化の
ための制御方法が選択される。中でも、請求項３記載の
同期化回路では選択は固定的に行われ、請求項４記載の
同期化回路では選択は可変的に行われる。Particularly, in the synchronizing circuit according to any one of claims 2 to 4, a control method for synchronizing is selected by setting from the outside. Above all, in the synchronizing circuit according to the third aspect, the selection is fixedly performed, and in the synchronizing circuit according to the fourth aspect, the selection is variably performed.

【００２５】また、請求項５記載の同期化回路では、同
期化回路の内部または外部から記憶手段に設定された同
期化方法に応じて同期化のための制御方法が選択され
る。Further, in the synchronizing circuit according to the fifth aspect, the control method for synchronizing is selected according to the synchronizing method set in the storage means from inside or outside the synchronizing circuit.

【００２６】また、請求項６記載の同期化回路では、両
モジュールの動作クロック周波数の比または差に応じて
同期化のための制御方法が自動的に選択される。Further, in the synchronizing circuit according to the sixth aspect, the control method for synchronizing is automatically selected according to the ratio or the difference of the operating clock frequencies of both modules.

【００２７】また、請求項７記載の同期化回路では、第
１のモジュールからのデータ転送完了信号が第２のモジ
ュールの動作クロックに同期化されると共に、それぞれ
異なったタイミングの複数の待ち要求信号が生成され、
これらの複数の待ち要求信号のいずれか１つを選択する
ことによって、次データへの切り替えとそれに対応する
データ転送完了信号の出力が抑止され、同期化が行われ
る。Further, in the synchronizing circuit according to the seventh aspect, the data transfer completion signal from the first module is synchronized with the operation clock of the second module, and a plurality of waiting request signals at different timings are provided. Is generated,
By selecting one of the plurality of waiting request signals, switching to the next data and output of the corresponding data transfer completion signal are suppressed, and synchronization is performed.

【００２８】請求項８記載の計算機システムでは、メモ
リコントローラ内に設けた同期化回路によって、メモリ
コントローラと演算装置との間で両者のクロック周波数
の相違量に応じた同期化制御が行われると共に、メモリ
コントローラとチャネルとの間で両者のクロック周波数
の相違量に応じた同期化制御が行われ、メモリコントロ
ーラと演算装置またはチャネルとの間で円滑なデータ転
送が行われる。In the computer system according to the eighth aspect, the synchronization circuit provided in the memory controller performs synchronization control between the memory controller and the arithmetic unit according to the difference between the clock frequencies of the memory controller and the arithmetic unit. Synchronization control is performed between the memory controller and the channel according to the amount of difference between the clock frequencies of the both, and smooth data transfer is performed between the memory controller and the arithmetic unit or the channel.

【００２９】[0029]

【実施例】以下、本発明の実施例について図面を参照し
て詳細に説明する。Embodiments of the present invention will now be described in detail with reference to the drawings.

【００３０】図１は本発明の第１の実施例に係る同期化
回路の構成を表わすものである。この図で、従来例と同
一構成要素には同一符号を付す。FIG. 1 shows the structure of a synchronizing circuit according to the first embodiment of the present invention. In this figure, the same components as those of the conventional example are designated by the same reference numerals.

【００３１】この同期化回路は、互いに同期クロックの
周波数が異なるモジュールＭとモジュールＢ（共に図示
せず）との間で、データコンプリート信号に同期して連
続したデータを転送する場合の同期化制御を行うための
もので、同期化部１と同期化方法選択部２とから構成さ
れている。同期化部１は、モジュールＭのクロックＣ_M
（図示せず）に同期して動作するレジスタ１１，１５，
１６と、モジュールＢのクロックＣ_B （図示せず）に同
期して動作するレジスタ１２，１３とを備え、同期化方
法選択部２は、４対１の選択回路１７と２対１の選択回
路１４とを備えている。ここで、モジュールＭのクロッ
クＣ_M の周波数ｆ_M は、モジュールＢのクロックＣ_B の
周波数ｆ_B より大きいか、あるいは等しいものとする。
なお、以下の説明で、サブスクリプト文
字“_M ”，“_B ”は、それぞれモジュールＭおよびモジ
ュールＢのクロックに同期した信号であることを示す。This synchronization circuit is a synchronization control for transferring continuous data in synchronization with a data complete signal between a module M and a module B (both not shown) having mutually different synchronization clock frequencies. And is composed of a synchronization unit 1 and a synchronization method selection unit 2. The synchronization unit 1 uses the clock C _{M of the} module _M.
Registers 11, 15, which operate in synchronization with (not shown),
16 and registers 12 and 13 that operate in synchronization with the clock C _B (not shown) of the module B. The synchronization method selection unit 2 includes a 4-to-1 selection circuit 17 and a 2-to-1 selection circuit. 14 and. Here, it is assumed that the frequency f M of the clock C _M of the module _M is higher than or equal to the frequency f _B of the clock C _B of the module B.
In the following description, subscript characters " _M " and " _B " indicate that the signals are synchronized with the clocks of the module M and the module B, respectively.

【００３２】レジスタ１１はモジュールＭのクロックＣ
_M に同期したデータコンプリート信号ＤＣ_M をクロック
Ｃ_M に同期してラッチするためのもので、その入力端は
オアゲート２１の出力端に接続され、出力端はオアゲー
ト２２の一方の入力端に接続されている。オアゲート２
１の一方の入力端には、データコンプリート信号ＤＣ_M
が入力されるようになっており、他の入力端はアンドゲ
ート２３の出力端に接続されている。このアンドゲート
２３の一方の入力端にはレジスタ１１の出力端が接続さ
れている。なお、前記オアゲート２２の他の入力端には
データコンプリート信号ＤＣ_M が入力されるようになっ
ている。The register 11 is a clock C of the module M.
_{It is} for latching the data complete signal DC _M synchronized with _M in synchronization with the clock C _M , and its input end is connected to the output end of the OR gate 21 and its output end is connected to one input end of the OR gate 22. ing. OR gate 2
The data complete signal DC _M
Is input, and the other input end is connected to the output end of the AND gate 23. The output terminal of the register 11 is connected to one input terminal of the AND gate 23. The data complete signal DC _M is input to the other input terminal of the OR gate 22.

【００３３】オアゲート２２の出力端は４分岐され、そ
れぞれ、アンドゲート２４の一方の入力端、アンドゲー
ト３１の一方の入力端、同期化方法選択部２の選択回路
１７の入力端「２」、およびオアゲート３２の一方の入
力端に接続されている。アンドゲート３１の出力端とオ
アゲート３２の出力端は、それぞれ選択回路１７の入力
端「１」，「３」に接続されている。選択回路１７の入
力端「０」は接地されている。The output end of the OR gate 22 is divided into four branches, and one input end of the AND gate 24, one input end of the AND gate 31, the input end "2" of the selection circuit 17 of the synchronization method selection unit 2, respectively. Also, it is connected to one input terminal of the OR gate 32. The output end of the AND gate 31 and the output end of the OR gate 32 are connected to the input ends “1” and “3” of the selection circuit 17, respectively. The input terminal "0" of the selection circuit 17 is grounded.

【００３４】アンドゲート２４の出力端は、レジスタ１
１の出力をクロックＣ_B に同期化させるためのレジスタ
１２の入力端に接続されている。レジスタ１２の出力端
は３分岐され、それぞれ、アンドゲート２５の一方の入
力端、レジスタ１２の出力を微分するための微分回路を
アンドゲート２５と共に構成するレジスタ１３の入力
端、レジスタ１２の出力をクロックＣ_B に同期化するた
めのレジスタ１５の入力端に接続されている。レジスタ
１３の出力端はインバータを介してアンドゲート２５の
他の入力端に接続されている。アンドゲート２５の出力
端は同期化方法選択部２の選択回路１４の入力端「１」
に接続されている。選択回路１４の入力端「０」にはデ
ータコンプリート信号ＤＣ_M が直接入力されるようにな
っている。The output terminal of the AND gate 24 is connected to the register 1
1 is connected to the input of a register 12 for synchronizing the output of 1 with the clock C _B. The output end of the register 12 is divided into three branches, one input end of the AND gate 25, the input end of the register 13 that configures a differentiating circuit for differentiating the output of the register 12 together with the AND gate 25, and the output of the register 12 respectively. It is connected to the input of a register 15 for synchronizing with the clock C _B. The output terminal of the register 13 is connected to the other input terminal of the AND gate 25 via an inverter. The output end of the AND gate 25 is the input end “1” of the selection circuit 14 of the synchronization method selection unit 2.
It is connected to the. The data complete signal DC _M is directly input to the input terminal “0” of the selection circuit 14.

【００３５】レジスタ１５の出力端は５分岐され、それ
ぞれ、アンドゲート２６の一方の入力端、レジスタ１５
の出力を微分するための微分回路をアンドゲート２６と
共に構成するレジスタ１６の入力端、およびオアゲート
３２の他の入力端に接続されると共に、インバータを介
して、アンドゲート２４の他の入力端とアンドゲート３
１の他の入力端とに接続されている。The output end of the register 15 is branched into five, and one input end of the AND gate 26 and the register 15 are respectively branched.
Is connected to the input end of the register 16 that constitutes a differentiating circuit for differentiating the output of the AND gate 26, and the other input end of the OR gate 32, and is connected to the other input end of the AND gate 24 via the inverter. And gate 3
1 is connected to the other input terminal.

【００３６】レジスタ１６の出力端はインバータを介し
てアンドゲート２６の他の入力端に接続されている。ア
ンドゲート２６の出力端は、インバータを介して、アン
ドゲート２３の他の入力端に接続されている。The output terminal of the register 16 is connected to the other input terminal of the AND gate 26 via an inverter. The output terminal of the AND gate 26 is connected to the other input terminal of the AND gate 23 via an inverter.

【００３７】なお、レジスタ１１，１２，１３，１５，
１６はそれぞれ図示しないリセット信号によってリセッ
トされるようになっている。The registers 11, 12, 13, 15,
Each of 16 is reset by a reset signal (not shown).

【００３８】選択回路１７は両モジュール間の同期化方
法（同期化の程度）を選択するためのものである。すな
わち、選択回路１７には２本の選択信号Ｓ₀ ，Ｓ₁ が入
力され、これらの信号の組合せに応じて、４つの入力端
に入力される信号Ｗ０_M 〜Ｗ３_M のいずれか１つを選択
し、モジュールＭに対する待ち要求信号Ｗ_M として出力
するようになっている。具体的には、選択回路１７は、
選択信号（Ｓ₀ ，Ｓ₁）が（０，０）、（０，１）、
（１，０）、（１，１）のときは、それぞれに対応して
入力端「０」，「１」，「２」，「３」への入力信号を
選択する。The selection circuit 17 is for selecting the synchronization method (degree of synchronization) between both modules. That is, the two selection signals S ₀ and S ₁ are input to the selection circuit 17, and one of the signals W0 _{M to} W3 _M input to the four input terminals is selected according to the combination of these signals. It is adapted to be selected and output as a wait request signal W _M to the module M. Specifically, the selection circuit 17
The selection signals (S ₀ , S ₁ ) are (0, 0), (0, 1),
In the case of (1, 0) and (1, 1), the input signals to the input terminals "0", "1", "2", "3" are selected correspondingly.

【００３９】選択信号Ｓ₀ ，Ｓ₁ はまた、それぞれイン
バータを介してナンドゲート２７の入力端にも入力され
る。ナンドゲート２７からの出力信号は選択回路１４に
入力され、この信号によって２つの入力端に入力される
信号のいずれか１つを選択し、モジュールＢのクロック
Ｃ_B に同期したデータコンプリート信号ＤＣ_B として出
力するようになっている。具体的には、選択回路１４
は、選択信号Ｓ₀ ，Ｓ₁が共に“０”の場合にのみ入力
端「０」への入力信号を選択し、それ以外は入力端
「１」への入力信号を選択するようになっている。The selection signals S ₀ and S ₁ are also input to the input terminal of the NAND gate 27 via the inverters. The output signal from the NAND gate 27 is input to the selection circuit 14, and one of the signals input to the two input terminals is selected by this signal and the data complete signal DC _B synchronized with the clock C _{B of the} module B is selected. It is designed to output. Specifically, the selection circuit 14
Selects the input signal to the input terminal “0” only when both the selection signals S ₀ and S ₁ are “0”, and selects the input signal to the input terminal “1” otherwise. There is.

【００４０】以上のような構成の同期化回路の動作を図
２〜図４と共に説明する。ここでは、クロック周波数の
大きいモジュールＭから小さいモジュールＢにデータを
転送する場合について説明する。The operation of the synchronizing circuit having the above configuration will be described with reference to FIGS. Here, a case where data is transferred from the module M having a high clock frequency to the module B having a low clock frequency will be described.

【００４１】初期状態では、各レジスタは図示しないリ
セット信号によりリセットされている。ここでモジュー
ルＭからデータコンプリート信号ＤＣ_M （図２（ｂ），
図３（ｂ），図４（ｂ））が出力されると、この信号は
オアゲート２１を介してレジスタ１１に入力され、ここ
でラッチされる。レジスタ１１から出力された信号Ｓ１
_M （図２（ｃ），図３（ｃ），図４（ｃ））は、オアゲ
ート２２においてデータコンプリート信号ＤＣ_M と論理
和をとられ、アンドゲート２４を介してレジスタ１２に
入力される。レジスタ１２は、アンドゲート２４の出力
をクロックＣ_Bで同期化し、信号Ｓ１_B （図２（ｇ），
図３（ｇ），図４（ｇ））を出力する。この信号Ｓ１_B
はレジスタ１３およびアンドゲート２５からなる微分回
路で微分され、選択回路１４に入力される。ここで、選
択信号Ｓ₀ ，Ｓ₁ の少なくとも一方が“１”であるとす
ると、アンドゲート２５の出力（上記の信号Ｓ１_B ）が
選択回路１４からデータコンプリート信号ＤＣ_B （図２
（ｆ），図３（ｆ），図４（ｆ））としてモジュールＢ
に入力される。In the initial state, each register is reset by a reset signal (not shown). Where the data complete signal from the module M DC _M (FIG. 2 (b), the
When FIG. 3B and FIG. 4B are output, this signal is input to the register 11 via the OR gate 21 and latched therein. Signal S1 output from register 11
_M (FIGS. 2 (c), 3 (c) and 4 (c)) is logically ORed with the data complete signal DC _M in the OR gate 22 and input to the register 12 via the AND gate 24. The register 12 synchronizes the output of the AND gate 24 with the clock C _B and outputs the signal S1 _B (FIG. 2 (g),
3 (g) and 4 (g)) are output. This signal S1 _B
Is differentiated by a differentiating circuit including the register 13 and the AND gate 25, and is input to the selecting circuit 14. If at least one of the selection signals S ₀ and S ₁ is “1”, the output of the AND gate 25 (the above signal S 1 _B ) is output from the selection circuit 14 to the data complete signal DC _B (FIG. 2).
(F), FIG. 3 (f), FIG. 4 (f)) as module B
Is input to

【００４２】一方、レジスタ１２の出力信号Ｓ１_B はレ
ジスタ１５にも入力され、ここでクロックＣ_M に同期化
されて信号Ｓ２_M （図２（ｄ），図３（ｄ），図４
（ｄ））が出力される。この信号Ｓ２_M はデータコンプ
リート信号ＤＣ_B が出力されたことを認識するための信
号であり、レジスタ１６とアンドゲート２６とによって
微分される。アンドゲート２６から出力された微分信号
Ｓ３_M は反転されたのちアンドゲート２３に入力され、
レジスタ１１をリセットする。On the other hand, the output signal S1 _B of the register 12 is also input to the register 15, where it is synchronized with the clock C _M to generate the signal S2 _M (FIGS. 2 (d), 3 (d), 4).
(D)) is output. This signal S2 _M is a signal for recognizing that the data complete signal DC _B has been output, and is differentiated by the register 16 and the AND gate 26. The differential signal S3 _M output from the AND gate 26 is inverted and then input to the AND gate 23,
The register 11 is reset.

【００４３】選択回路１７からは、選択信号Ｓ₀ ，Ｓ₁
の組合せに応じて、オアゲート３２の出力信号Ｗ３_M ，
オアゲート２２の出力信号Ｗ２_M ，アンドゲート３１の
出力信号Ｗ１_M のいずれか１つが選択され、待ち要求信
号Ｗ_M （図２（ａ），図３（ａ），図４（ａ））として
出力される。この待ち要求信号Ｗ_M は、次にモジュール
ＭからモジュールＢに転送されるべきデータへの切り替
えとそれに対応するデータコンプリート信号ＤＣ_M の出
力とを抑止するためのものである。From the selection circuit 17, selection signals S ₀ and S ₁ are sent.
The output signal W3 _{M of} the OR gate 32,
One of the output signal W2 _M of the OR gate 22 and the output signal W1 _M of the AND gate 31 is selected and output as the wait request signal W _M (FIG. 2 (a), FIG. 3 (a), FIG. 4 (a)). To be done. The wait request signal W _M is for suppressing the switching from the module M to the data to be transferred next to the module B and the output of the corresponding data complete signal DC _M.

【００４４】次に、図２〜図４を参照して、選択信号Ｓ
₀ ，Ｓ₁ の各組合せに対応した図１の同期化回路の動作
を説明する。Next, referring to FIGS. 2 to 4, the selection signal S
The operation of the synchronization circuit of FIG. 1 corresponding to each combination of ₀ and S ₁ will be described.

【００４５】選択信号Ｓ₀ ，Ｓ₁ として（１，１）を設
定した場合には、選択回路１７によって信号Ｗ３_M が選
択され、データコンプリート信号ＤＣ_B として出力され
る。したがって、図２に示すように、データコンプリー
ト信号ＤＣ_M （図２（ｂ））、信号Ｓ１_M （同図
（ｃ））または信号Ｓ２_M （同図（ｄ））が“１”の間
は、次に転送されるデータへの切り替えとそれに対応す
るデータコンプリート信号ＤＣ_M の出力が抑制され、同
図（ｅ）に示すように、１つのデータ転送が完全に終了
するのを待って次のデータ転送が行われる。When (1, 1) is set as the selection signals S ₀ , S ₁ , the selection circuit 17 selects the signal W3 _{M and} outputs it as the data complete signal DC _B. Therefore, as shown in FIG. 2, while the data complete signal DC _M (FIG. 2B), the signal S1 _M (FIG. 2C) or the signal S2 _M (FIG. 2D) is “1”, , then the switching and suppress the output of the data complete signal DC _M corresponding thereto to the data to be transferred, as shown in FIG. (e), the following waiting one data transfer to end completely Data transfer is performed.

【００４６】また、選択信号Ｓ₀ ，Ｓ₁ として（１，
０）を設定した場合は、選択回路１７によって信号Ｗ２
_M が選択され、データコンプリート信号ＤＣ_B として出
力される。したがって、図３に示すように、データコン
プリート信号ＤＣ_M （図２（ｂ））または信号Ｓ１
_M （同図（ｃ））が“１”の間だけ、次に転送されるデ
ータへの切り替えとそれに対応するデータコンプリート
信号ＤＣ_M の出力が抑制され、同図（ｅ）に示すように
データ転送が行われる。この方法はモジュールＭのクロ
ック周波数ｆ_M がモジュールＢのクロック周波数ｆ_B の
２倍程度以下の場合に有効であり、これにより、同期化
に伴う性能低下を緩和して高速にデータ転送を行うこと
ができる。As the selection signals S ₀ and S ₁ , (1,
0) is set, the signal W2 is selected by the selection circuit 17.
_M is selected and output as the data complete signal DC _B. Therefore, as shown in FIG. 3, the data complete signal DC _M (FIG. 2B) or the signal S1
Only while _M ((c) in the figure) is "1", switching to the data to be transferred next and the output of the corresponding data complete signal DC _M are suppressed, and as shown in (e) in the figure, Transfer is done. This method is effective when the clock frequency f _M of the module _M is about twice the clock frequency f _B of the module B or less, thereby alleviating the performance deterioration due to synchronization and performing high-speed data transfer. You can

【００４７】また、選択信号Ｓ₀ ，Ｓ₁ として（０，
１）を設定すると、選択回路１７によって信号Ｗ１_M が
選択され、データコンプリート信号ＤＣ_B として出力さ
れる。したがって、図４に示すように、データコンプリ
ート信号ＤＣ_M （図４（ｂ））または信号Ｓ１_M （同図
（ｃ））が“１”で、かつ信号Ｓ２_M （同図（ｄ））が
“０”の間だけ、次に転送されるデータへの切り替えと
それに対応するデータコンプリート信号ＤＣ_M の出力が
抑制され、同図（ｅ）に示すようにデータ転送が行われ
る。この方法はモジュールＭのクロック周波数ｆ_M がモ
ジュールＢのクロック周波数ｆ_B の１．５倍程度以下の
場合に有効であり、これにより、同期化に伴う性能低下
を緩和して高速にデータ転送を行うことができる。The selection signals S ₀ and S ₁ are (0,
When 1) is set, the selection circuit 17 selects the signal W1 _{M and} outputs it as the data complete signal DC _B. Therefore, as shown in FIG. 4, the data complete signal DC _M (FIG. 4 (b)) or the signal S1 _M (FIG. 4 (c)) is “1” and the signal S2 _M (FIG. 4 (d)) is only during the "0", then switch the output of the data complete signal DC _M corresponding thereto to the data to be transferred is suppressed, the data transfer is performed as shown in FIG. (e). This method is effective when the clock frequency f _M of the module _M is about 1.5 times or less than the clock frequency f _B of the module B, which alleviates the performance deterioration due to synchronization and enables high-speed data transfer. It can be carried out.

【００４８】また、モジュールＭのクロック周波数ｆ_M
がモジュールＢのクロック周波数ｆ_B と等しい場合は、
データコンプリート信号を同期化する必要がないので、
選択信号Ｓ₀ ，Ｓ₁ として（０，０）を設定する。これ
により、選択回路１４からデータコンプリート信号ＤＣ
_M がそのまま出力されると共に、選択回路１７から待ち
要求信号Ｗ_M として信号“０”が出力され、データコン
プリート信号ＤＣ_M に同期してデータ転送が行われる。Further, the clock frequency f _{M of the} module _M
Is equal to the clock frequency f _{B of} module B,
Since it is not necessary to synchronize the data complete signal,
(0, 0) is set as the selection signals S ₀ and S ₁ . As a result, the selection circuit 14 outputs the data complete signal DC.
_{While M} is output as it is, the selection circuit 17 outputs a signal "0" as the wait request signal W _M , and data transfer is performed in synchronization with the data complete signal DC _M.

【００４９】このように、本実施例では、両モジュール
の同期化クロック周波数の相違の程度に応じて選択信号
Ｓ₀ ，Ｓ₁ を適宜設定することにより、最適な同期化回
路を構成することができる。As described above, in this embodiment, the optimum synchronizing circuit can be constructed by appropriately setting the selection signals S ₀ and S ₁ according to the degree of the difference between the synchronizing clock frequencies of the two modules. it can.

【００５０】図５は本発明の第２の実施例に係る同期化
回路を表すものである。上記の第１の実施例（図１）で
は、同期化方法の選択（信号Ｗ０_M 〜Ｗ３_M の選択）の
手段として選択信号Ｓ₀ ，Ｓ₁ を用いるようにしたが、
これに代えて同期化回路の外部からの設定信号を用いる
ようにすることも可能である。すなわち、図５に示すよ
うに、同期化回路１００の同期化部１（図１におけるも
のと同一）に接続した同期化方法設定信号線Ｌ₀ 〜Ｌ₃
を設け、その１つを電源に接続すると共に他を接地し、
電源に接続した同期化方法設定信号線によって同期化方
法を指示するようにする。具体的には、Ｌ₀ 〜Ｌ₃ によ
って図１の信号Ｗ０_M 〜Ｗ３_M をそれぞれゲートした後
それらの論理和をとって待ち要求信号Ｗ_M とすると共
に、Ｌ₀ 〜Ｌ₃ によって図１のアンドゲート２５の出力
とデータコンプリート信号ＤＣ_M とをゲートして、その
いずれか一方をデータコンプリート信号ＤＣ_B とする。
図５の例では、同期化方法設定信号線Ｌ₀ が電源に接続
されており、図１における信号Ｗ０_M （＝“０”）が待
ち要求信号Ｗ_M として出力されると共に、データコンプ
リート信号ＤＣ_M がそのままデータコンプリート信号Ｄ
Ｃ_B として出力される。また、これとは逆に、１つの同
期化信号線を接地すると共に、他を電源に接続し、接地
した信号線によって同期化方法を指示するようにしても
よい。FIG. 5 shows a synchronizing circuit according to the second embodiment of the present invention. In the above-mentioned first embodiment (FIG. 1), the selection signals S ₀ and S ₁ are used as means for selecting the synchronization method (selection of the signals W0 _{M to} W3 _M ).
Instead of this, it is also possible to use a setting signal from the outside of the synchronizing circuit. That is, as shown in FIG. 5, the synchronization method setting signal lines L _{0 to} L ₃ connected to the synchronization unit 1 (the same as in FIG. 1) of the synchronization circuit 100.
And connect one to the power supply and ground the other,
The synchronization method setting signal line connected to the power supply is used to instruct the synchronization method. Specifically, the signals W0 _{M to} W3 _M of FIG. 1 are gated by L _{0 to} L ₃ , respectively, and their logical sums are taken as the waiting request signal W _M, and L _{0 to} L ₃ of FIG. The output of the AND gate 25 and the data complete signal DC _M are gated, and one of them is used as the data complete signal DC _B.
In the example of FIG. 5, the synchronization method setting signal line L ₀ is connected to the power supply, the signal W0 _M (= “0”) in FIG. 1 is output as the wait request signal W _M , and the data complete signal DC _M is the data complete signal D as it is
It is output as C _B. Conversely, one synchronization signal line may be grounded, the other may be connected to a power source, and the grounding signal line may indicate the synchronization method.

【００５１】なお、この方法では４本の信号線を用いて
いるが、図１に示した選択信号Ｓ₀，Ｓ₁ の２本の設定
信号線を用いて外部から設定するようにしてもよい。Although four signal lines are used in this method, the two setting signal lines for the selection signals S ₀ and S ₁ shown in FIG. 1 may be used for external setting. .

【００５２】図６は本発明の第３の実施例に係る同期化
回路の構成を表すものである。上記の第２の実施例は、
同期化方法設定信号線Ｌ₀ 〜Ｌ₃ を固定的に設定するも
のであるが、本実施例では、図６に示すように同期化方
法設定信号線Ｌ₀ 〜Ｌ₃ に切替スイッチＳＷ₀ 〜ＳＷ₃
を設け、各信号線を電源または接地に適宜切り替えられ
るように構成している。これにより、同期化方法を外部
から容易に変更することができる。FIG. 6 shows the structure of a synchronizing circuit according to the third embodiment of the present invention. The second embodiment above is
Although the synchronization method setting signal lines L _{0 to} L ₃ are fixedly set, in the present embodiment, as shown in FIG. 6, the changeover switches SW ₀ to L ₃ are connected to the synchronization method setting signal lines L _{0 to} L _3. SW ₃
Is provided so that each signal line can be appropriately switched to a power supply or a ground. This allows the synchronization method to be easily changed from the outside.

【００５３】図７は本発明の第４の実施例に係る同期化
回路の構成を表すものである。この同期化回路１００は
内部に同期化方法設定レジスタ３を備えている。同期化
方法設定レジスタ３は同期化回路１００における同期化
方法を設定するためのもので、同期化回路１０の外部か
ら与えられる外部設定信号４または同期化回路１００の
内部で生成される内部設定信号５によって設定可能とな
っている。同期化回路１００の主要部（同期化に係る部
分）は図１の同期化部１と同様の構成である。FIG. 7 shows the structure of a synchronizing circuit according to the fourth embodiment of the present invention. The synchronization circuit 100 includes a synchronization method setting register 3 inside. The synchronization method setting register 3 is for setting the synchronization method in the synchronization circuit 100, and is an external setting signal 4 given from the outside of the synchronization circuit 10 or an internal setting signal generated inside the synchronization circuit 100. It can be set by 5. The main part (the part related to the synchronization) of the synchronization circuit 100 has the same configuration as that of the synchronization unit 1 in FIG.

【００５４】この回路では、同期化方法設定レジスタ３
に設定された同期化方法は同期化方法指示信号６として
出力され、これに基づいて同期化回路１００における同
期化の方法が決定される。なお、内部設定信号５は、例
えば図示しないＣＰＵ（中央処理装置）から与えられる
が、これによって同期化方法をダイナミックに変化させ
ることができる。In this circuit, the synchronization method setting register 3
The synchronization method set to is output as the synchronization method instruction signal 6, and the synchronization method in the synchronization circuit 100 is determined based on this. The internal setting signal 5 is given from, for example, a CPU (central processing unit) (not shown), which allows the synchronization method to be dynamically changed.

【００５５】図８は本発明の第５の実施例に係る同期化
回路の構成を表すものである。この同期化回路１００
は、モジュールＭのクロックＣ_M を一定期間内でカウン
トするカウンタ７と、モジュールＢのクロックＣ_B を一
定期間内でカウントするカウンタ８と、カウンタ７およ
びカウンタ８でのカウント値の比を計算する比計算回路
９と、この比計算回路９から与えられたカウント値の比
に応じた同期化方法でモジュールＭ，Ｂ間の同期化を行
う同期化部１とを備えている。なお、同期化部１は、図
１に示した回路と同様の構成である。FIG. 8 shows the structure of a synchronizing circuit according to the fifth embodiment of the present invention. This synchronization circuit 100
Calculates the ratio of the counter 7 that counts the clock C _M of the module M within a certain period, the counter 8 that counts the clock C _{B of the} module B within a certain period, and the count values of the counter 7 and the counter 8. The ratio calculation circuit 9 and the synchronization unit 1 that synchronizes the modules M and B by a synchronization method according to the ratio of the count values given from the ratio calculation circuit 9 are provided. The synchronization unit 1 has the same configuration as the circuit shown in FIG.

【００５６】この同期化回路１００では、各モジュール
の一定時間内のクロック比、すなわちクロック周波数比
を求め、これを同期化方法指示信号６として同期化部１
に与える。これにより、クロック周波数の比に応じて自
動的に同期化方法の設定が行われる。したがって、上記
第２および第３の実施例におけるように、逐一明示的に
設定する必要がない。In this synchronizing circuit 100, the clock ratio of each module within a fixed time, that is, the clock frequency ratio is obtained, and this is used as the synchronization method instruction signal 6 in the synchronizing section 1.
Give to. As a result, the synchronization method is automatically set according to the clock frequency ratio. Therefore, it is not necessary to explicitly set each time as in the second and third embodiments.

【００５７】なお、本実施例では両モジュールのクロッ
ク周波数の比を計算することとしたが、差を計算するよ
うにしてもよい。In this embodiment, the ratio of the clock frequencies of both modules is calculated, but the difference may be calculated.

【００５８】次に、本発明の第６の実施例について説明
する。Next, a sixth embodiment of the present invention will be described.

【００５９】図９は本発明の同期化回路を用いた計算機
システムの一構成例を表すものである。このシステム
は、演算装置４１と、入出力プロセッサとしてのチャネ
ル４２と、図示しないメインメモリの制御を行うメモリ
コントローラ４３とを備え、各間はデータバス４５によ
って接続されている。メモリコントローラ４３は、デー
タバス４５の制御を行うバス制御回路（図示せず）と、
同期化回路１００を備えている。同期化回路１００は上
記第１ないし第４の実施例（図１，図５，図６，図７）
のいずれか１に示した構成である。演算装置４１、チャ
ネル４２およびメモリコントローラ４３は、それぞれク
ロックＣ₄₁、Ｃ₄₂、Ｃ₄₃に同期して動作するようになっ
ている。FIG. 9 shows an example of the configuration of a computer system using the synchronization circuit of the present invention. This system includes an arithmetic unit 41, a channel 42 as an input / output processor, and a memory controller 43 for controlling a main memory (not shown), and the respective units are connected by a data bus 45. The memory controller 43 includes a bus control circuit (not shown) that controls the data bus 45,
The synchronization circuit 100 is provided. The synchronization circuit 100 is the first to fourth embodiments (FIGS. 1, 5, 5, 6 and 7).
This is the configuration shown in any one of 1. The arithmetic unit 41, the channel 42, and the memory controller 43 operate in synchronization with the clocks C ₄₁ , C ₄₂ , and C ₄₃ , respectively.

【００６０】このシステムでは、バス制御回路のバス制
御により、データバス４５を介し異なる周波数のデータ
を時分割で転送可能となっている。すなわち、演算装置
４１およびチャネル４２は互いに異なる周波数のクロッ
クに同期してメモリコントローラ４３にアクセス可能と
なっている。但し、演算装置４１とチャネル４２との間
での直接のアクセスは行わないものとする。具体的に
は、演算装置４１はクロックＣ₄₁に同期したデータコン
プリート信号ＤＣ₄₁を用いてメモリコントローラ４３に
アクセスし、チャネル４２はクロックＣ₄₂に同期したデ
ータコンプリート信号ＤＣ₄₂を用いてメモリコントロー
ラ４３にアクセスするようになっている。ここで、クロ
ックＣ₄₂とクロックＣ₄₃とは同一周波数であるが、クロ
ックＣ₄₁の周波数は異なるものとする。すなわち、チャ
ネル４２とメモリコントローラ４３とは同期している
が、演算装置４１とメモリコントローラ４３とは非同期
である。In this system, data of different frequencies can be time-divisionally transferred via the data bus 45 by the bus control of the bus control circuit. That is, the arithmetic unit 41 and the channel 42 can access the memory controller 43 in synchronization with clocks having different frequencies. However, direct access between the arithmetic unit 41 and the channel 42 is not performed. Specifically, the arithmetic unit 41 accesses the memory controller 43 using the data complete signal DC ₄₁ synchronized with the clock C ₄₁ , and the channel 42 uses the data complete signal DC ₄₂ synchronized with the clock C _42. To access. Here, the clock C ₄₂ and the clock C ₄₃ have the same frequency, but the frequency of the clock C ₄₁ is different. That is, the channel 42 and the memory controller 43 are synchronous, but the arithmetic unit 41 and the memory controller 43 are asynchronous.

【００６１】このようなシステムにおいて、演算装置４
１とメモリコントローラ４３との間のデータ転送は、最
適な同期化方法を選択して行う。具体的には、メモリコ
ントローラ４３の同期化回路１００において、図１に示
した信号Ｗ１_M 〜Ｗ３_M に相当する信号のいずれか１つ
を選択して演算装置４１に対する待ち要求信号Ｗ₄₁（図
示せず）とすると共に、クロックＣ₄₁に同期したデータ
コンプリート信号ＤＣ₄₁をクロックＣ₄₃に同期したデー
タコンプリート信号ＤＣ₄₃（図示せず）に変換する同期
化を行う。一方、チャネル４２とメモリコントローラ４
３との間は同期しているので、チャネル４２に対する待
ち要求信号Ｗ₄₂（図示せず）として図１のＷ０_M に相当
する信号（＝“０”）を選択すると共に、データコンプ
リート信号ＤＣ₄₂をそのまま用いればよい。In such a system, the arithmetic unit 4
Data transfer between 1 and the memory controller 43 is performed by selecting an optimum synchronization method. Specifically, in the synchronization circuit 100 of the memory controller 43, any one of the signals corresponding to the signals W1 _{M to} W3 _M shown in FIG. 1 is selected and the waiting request signal W ₄₁ (FIG. (Not shown), and the data complete signal DC ₄₁ synchronized with the clock C ₄₁ is converted into a data complete signal DC ₄₃ (not shown) synchronized with the clock C ₄₃ for synchronization. On the other hand, the channel 42 and the memory controller 4
3 and 3 are synchronized, a signal (= “0”) corresponding to W0 _M in FIG. 1 is selected as the wait request signal W ₄₂ (not shown) for the channel 42, and the data complete signal DC ₄₂ Can be used as is.

【００６２】このシステムでは、演算装置４１の性能ア
ップが極めて容易となる。すなわち、演算装置４１をよ
り高いクロック周波数のものに変更する場合、メモリコ
ントローラ４３の同期化回路１００の同期化方法の設定
を変更するだけで演算装置４１の性能向上に対応でき、
チャネル４２の性能（クロック周波数）を変更する必要
がない。In this system, it is extremely easy to improve the performance of the arithmetic unit 41. That is, when the arithmetic device 41 is changed to one having a higher clock frequency, the performance of the arithmetic device 41 can be improved simply by changing the setting of the synchronization method of the synchronization circuit 100 of the memory controller 43.
It is not necessary to change the performance (clock frequency) of the channel 42.

【００６３】なお、本実施例では、メモリコントローラ
に対し、演算装置は非同期、チャネルは同期としたが、
これに限るものではなく、反対に、演算装置は同期、チ
ャネルは非同期としてもよい。この場合、演算性能を変
更せずにチャネル性能のみを変更することが可能であ
る。この方法は、演算装置の性能に比べてチャネルの性
能が要求される巨大入出力システムにおいてさらにチャ
ネルの性能強化を図る場合等に効果的である。In this embodiment, the arithmetic unit is asynchronous and the channel is synchronous with the memory controller.
However, the present invention is not limited to this, and conversely, the arithmetic units may be synchronous and the channels may be asynchronous. In this case, it is possible to change only the channel performance without changing the calculation performance. This method is effective in the case of further enhancing the channel performance in a huge input / output system that requires the channel performance as compared to the performance of the arithmetic unit.

【００６４】[0064]

【発明の効果】以上説明したように、本発明によれば、
データ転送に必要な同期化のための制御方法が任意に選
択できるようにしたので、同期化の対象となる両クロッ
ク周波数の相違量に応じて、同期化のための最適な制御
方法を選択することができ、効率よく高速データ転送を
行うことができる。As described above, according to the present invention,
Since the control method for synchronization required for data transfer can be arbitrarily selected, the optimum control method for synchronization is selected according to the difference amount of both clock frequencies to be synchronized. Therefore, high-speed data transfer can be efficiently performed.

【００６５】特に、請求項２ないし４のいずれか１に記
載の同期化回路によれば、外部からの設定によって同期
化のための制御方法を選択可能としたので、同期化回路
内部を修正することなく外部から同期化方法を設定する
ことができる。中でも、請求項４記載の同期化回路によ
れば、選択は可変的に行うことができるので、同期化方
法の変更が極めて容易である。Particularly, according to the synchronizing circuit of any one of claims 2 to 4, since the control method for synchronizing can be selected by the setting from the outside, the inside of the synchronizing circuit is corrected. It is possible to set the synchronization method from outside without. In particular, according to the synchronization circuit of the fourth aspect, the selection can be variably performed, so that the synchronization method can be changed very easily.

【００６６】また、請求項５記載の同期化回路では、同
期化回路内に記憶手段を設け、これに同期化回路の内部
または外部から設定された同期化方法を記憶させるよう
にしたので、例えば同期化回路内のＣＰＵ等の制御によ
って同期化の方法をダイナミックに変化させることも可
能となる。Further, in the synchronizing circuit according to the fifth aspect, the synchronizing means is provided in the synchronizing circuit, and the synchronizing method set from inside or outside the synchronizing circuit is stored therein. It is also possible to dynamically change the synchronization method by controlling the CPU or the like in the synchronization circuit.

【００６７】また、請求項６記載の同期化回路では、両
モジュールの動作クロック周波数の比または差に応じて
同期化のための制御方法を自動的に選択するようにした
ので、相手側のモジュールのクロック周波数を変更した
場合には自動的に同期化方法が変更され、人手による変
更が必要なくなる。Further, in the synchronizing circuit according to the sixth aspect, the control method for synchronization is automatically selected according to the ratio or difference of the operating clock frequencies of both modules. When the clock frequency is changed, the synchronization method is automatically changed, and manual change is not necessary.

【００６８】請求項８記載の計算機システムでは、メモ
リコントローラ内に設けた同期化回路によって、メモリ
コントローラと演算装置との間で両者のクロック周波数
の相違量に応じた同期化制御を行うと共に、メモリコン
トローラとチャネルとの間で両者のクロック周波数の相
違量に応じた同期化制御を行うようにしたので、演算装
置またはチャネルのうち一方を変更せずに他方の性能を
向上させるような変更が容易である。According to another aspect of the computer system of the present invention, the synchronization circuit provided in the memory controller performs synchronization control between the memory controller and the arithmetic unit in accordance with the amount of difference in clock frequency between the memory controller and the arithmetic unit. Since synchronization control is performed between the controller and the channel according to the amount of difference in the clock frequencies of the two, it is easy to make changes that improve the performance of the other without changing either the arithmetic unit or the channel. Is.

【図面の簡単な説明】[Brief description of drawings]

【図１】 本発明の第１の実施例に係る同期化回路の構
成を表す回路図である。FIG. 1 is a circuit diagram showing a configuration of a synchronization circuit according to a first exemplary embodiment of the present invention.

【図２】 図１の同期化回路の動作を説明するためのタ
イミング図である。FIG. 2 is a timing diagram illustrating an operation of the synchronization circuit of FIG.

【図３】 図１の同期化回路の動作を説明するためのタ
イミング図である。FIG. 3 is a timing diagram illustrating an operation of the synchronization circuit of FIG.

【図４】 図１の同期化回路の動作を説明するためのタ
イミング図である。FIG. 4 is a timing diagram illustrating an operation of the synchronization circuit of FIG.

【図５】 本発明の第２の実施例に係る同期化回路の構
成を表すブロック図である。FIG. 5 is a block diagram showing a configuration of a synchronization circuit according to a second exemplary embodiment of the present invention.

【図６】 本発明の第３の実施例に係る同期化回路の構
成を表すブロック図である。FIG. 6 is a block diagram showing a configuration of a synchronization circuit according to a third exemplary embodiment of the present invention.

【図７】 本発明の第４の実施例に係る同期化回路の構
成を表すブロック図である。FIG. 7 is a block diagram showing a configuration of a synchronization circuit according to a fourth exemplary embodiment of the present invention.

【図８】 本発明の第５の実施例に係る同期化回路の構
成を表すブロック図である。FIG. 8 is a block diagram showing a configuration of a synchronization circuit according to a fifth exemplary embodiment of the present invention.

【図９】 本発明の同期化回路を適用した計算機システ
ムの一構成例を表すブロック図である。FIG. 9 is a block diagram showing a configuration example of a computer system to which the synchronization circuit of the present invention is applied.

【図１０】 従来の同期化回路の構成を表す回路図であ
る。FIG. 10 is a circuit diagram showing a configuration of a conventional synchronization circuit.

【図１１】 図１０の同期化回路の動作を説明するため
のタイミング図である。11 is a timing diagram for explaining the operation of the synchronization circuit of FIG.

【符号の説明】[Explanation of symbols]

１ 同期化部、２ 同期化方法選択部、３ 同期化方法
設定レジスタ、４ 外部設定信号、５ 内部設定信号、
６ 同期化方法指示信号、７，８ カウンタ、９ 比計
算回路、１１，１２，１３，１５，１６ レジスタ、１
４，１７ 選択回路、４１ 演算装置、４２ チャネ
ル、４３ メモリコントローラ、１００同期化回路、Ｄ
Ｃ_M ，ＤＣ_B データコンプリート信号、Ｗ_M 待ち要
求信号、Ｌ₀ 〜Ｌ ₃ 同期化方法設定信号線、ＳＷ₀ 〜
ＳＷ₃ 切替スイッチ。1 synchronization unit, 2 synchronization method selection unit, 3 synchronization method setting register, 4 external setting signal, 5 internal setting signal,
6 synchronization method instruction signal, 7, 8 counter, 9 ratio calculation circuit, 11, 12, 13, 15, 16 register, 1
4, 17 selection circuit, 41 arithmetic unit, 42 channels, 43 memory controller, 100 synchronization circuit, D
C _M , DC _B data complete signal, W _M wait request signal, L _{0 to} L ₃ synchronization method setting signal line, SW ₀ to
SW ₃ selector switch.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 大金 顕二 神奈川県鎌倉市上町屋325番地 三菱電機 株式会社情報システム製作所内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Kenji Ogane 325 Kamimachiya, Kamakura City, Kanagawa Mitsubishi Electric Corporation Information System Works

Claims (8)

【特許請求の範囲】[Claims] 【請求項１】 それぞれ異なる周波数のクロックに同期
して動作する第１のモジュールと第２のモジュールとの
間でデータ転送を行う際に同期化を行うための同期化回
路であって、 両モジュール間での同期化に使用され得るタイミング信
号を複数生成する手段と、 これらの複数のタイミング信号のいずれか１つを選択す
る選択手段と、 を備え、 データ転送に必要な同期化のための制御方法を任意に選
択可能としたことを特徴とする同期化回路。1. A synchronization circuit for performing synchronization when data is transferred between a first module and a second module which operate in synchronization with clocks having different frequencies, and both modules are provided. Control for synchronization required for data transfer, comprising: a means for generating a plurality of timing signals that can be used for synchronization between signals, and a selection means for selecting one of these timing signals. A synchronizing circuit characterized in that a method can be arbitrarily selected. 【請求項２】 前記選択手段は、外部から与えられた同
期化方法設定信号に応じて選択対象を決定することを特
徴とする請求項１記載の同期化回路。2. The synchronization circuit according to claim 1, wherein the selection means determines a selection target according to a synchronization method setting signal given from the outside. 【請求項３】 前記同期化方法設定信号は固定的に与え
られることを特徴とする請求項２記載の同期化回路。3. The synchronization circuit according to claim 2, wherein the synchronization method setting signal is fixedly applied. 【請求項４】 前記同期化方法設定信号は可変的に与え
られることを特徴とする請求項２記載の同期化回路。4. The synchronization circuit according to claim 2, wherein the synchronization method setting signal is variably applied. 【請求項５】 さらに、同期化回路の内部または外部か
ら設定された同期化方法を記憶する記憶手段を備え、 前記選択手段は、前記記憶手段の内容に応じて選択対象
を決定することを特徴とする請求項１記載の同期化回
路。5. The storage device further comprises storage means for storing a synchronization method set from inside or outside the synchronization circuit, wherein the selection means determines a selection target according to the contents of the storage means. The synchronization circuit according to claim 1, wherein 【請求項６】 さらに、前記第１および第２のモジュー
ルの動作クロック周波数を検出する検出手段と、 検出された両クロック周波数の比または差を計算する計
算手段と、 を備え、 前記選択手段は、前記計算手段の計算結果に応じて選択
対象を決定することを特徴とする請求項１記載の同期化
回路。6. Further comprising: detection means for detecting operating clock frequencies of the first and second modules; and calculation means for calculating a ratio or a difference between both detected clock frequencies, the selection means. 2. The synchronization circuit according to claim 1, wherein the selection target is determined according to the calculation result of the calculation means. 【請求項７】 それぞれ異なる周波数のクロックに同期
して動作する第１および第２のモジュール間でデータ転
送を行う際に同期化を行うための同期化回路であって、 前記第１のモジュールから当該第１のモジュールの動作
クロックに同期して出力される、前データ転送の完了を
通知するためのデータ転送完了信号を、前記第２のモジ
ュールの動作クロックに同期化させる同期化手段と、 次に第１のモジュールから第２のモジュールに転送され
るべきデータへの切り替えおよびそれに対応するデータ
転送完了信号の出力を抑止するためのそれぞれ異なった
タイミングの複数の待ち要求信号を生成する手段と、 これらの複数の待ち要求信号のいずれか１つを選択して
第１のモジュールに返送する選択手段と、 を備えたことを特徴とする同期化回路。7. A synchronization circuit for performing synchronization when data is transferred between first and second modules that operate in synchronization with clocks of different frequencies, the synchronization circuit comprising: Synchronization means for synchronizing a data transfer completion signal for notifying the completion of the previous data transfer, which is output in synchronization with the operation clock of the first module, with the operation clock of the second module; And means for generating a plurality of waiting request signals at different timings for inhibiting switching from the first module to data to be transferred to the second module and outputting the corresponding data transfer completion signal, Selecting means for selecting any one of the plurality of waiting request signals and returning the selected waiting request signal to the first module; Road. 【請求項８】 所定の演算処理を行う演算装置と、専ら
外部の入出力装置の制御を行う入出力プロセッサとして
のチャネルと、各種データを記憶するメインメモリと、
このメインメモリを制御するメモリコントローラとを備
えると共に、これらの各装置がそれぞれ同一または異な
る周波数のクロックに同期して動作する計算システムに
おいて、 前記メモリコントローラ内に、請求項１ないし請求項７
のいずれか１に記載の同期化回路を設け、 この同期化回路によって、前記メモリコントローラと前
記演算装置との間で両者のクロック周波数の相違量に応
じた同期化制御を行うと共に、前記メモリコントローラ
と前記チャネルとの間で両者のクロック周波数の相違量
に応じた同期化制御を行い、 メモリコントローラと演算装置またはチャネルとの間で
データ転送を行うようにしたことを特徴とする計算機シ
ステム。8. An arithmetic unit for performing a predetermined arithmetic process, a channel as an input / output processor for exclusively controlling an external input / output unit, a main memory for storing various data,
A computing system comprising: a memory controller for controlling the main memory, wherein each of these devices operates in synchronization with a clock having the same or different frequency.
The synchronization circuit according to any one of 1 to 3 is provided, and the synchronization circuit performs synchronization control between the memory controller and the arithmetic unit according to a difference amount of clock frequencies of the memory controller and the arithmetic unit, and the memory controller. A computer system characterized in that synchronization control is performed between the memory channel and the channel according to the amount of difference between the clock frequencies, and data is transferred between the memory controller and the arithmetic unit or the channel.