JPH0612313A - Memory device - Google Patents

Abstract

PURPOSE:To enable high-speed memory access without any sampling loss of a confliction circuit in a device made access from plural CPUs at the same time by providing a mode switch and a selector which output a CPU clock requesting memory access operation and the memory conflicting circuit operated based on the output clock. CONSTITUTION:When memory access by a 1st CPU takes place successively, a 1st selector 2, the mode switch 1, and a 2nd selector 3 hold the selection of the CPU and since an edge detecting circuit 4 does not change the output, a 3rd selector 6 outputs the output of the 1st selector 2. Therefore, when CPU1 REQ becomes active, the CPU1REQ is sampled from a 2nd latch 7 without passing through a 1st latch 5, so no sampling loss is generated. Such removal of the loss results from that a synchronous circuit can be omitted by one stage since the CPU1REQ is synchronized with the sampling clocks of the 1st and 2nd latches 5 and 7.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、ワークステーション、
デスクトップパブリッシング、パーソナルコンピュータ
等に用いられるメモリ装置に関する。BACKGROUND OF THE INVENTION The present invention relates to a workstation,
The present invention relates to a memory device used for desktop publishing, personal computers and the like.

【０００２】[0002]

【従来の技術】近年、アプリケーションソフトウェアの
高機能化に伴い、ワークステーション、デスクトップパ
ブリッシング（ＤＴＰ）、パーソナルコンピュータ等の
処理速度の高速化、メモリの大容量化が進んでいる。メ
モリとしては、益々、高速化・低コスト化される半導体
メモリが多く使用されている。一般に、複数のＣＰＵか
らアクセスされるメモリでは、各ＣＰＵのメモリアクセ
ス要求を調停する競合回路が必要であり、ＣＰＵと非同
期のクロックで駆動されていた。2. Description of the Related Art In recent years, as application software has become more sophisticated, the processing speed of workstations, desktop publishing (DTP), personal computers, etc., and the capacity of memory have been increasing. As memories, semiconductor memories, which are becoming faster and cheaper, are being used more and more. Generally, a memory accessed from a plurality of CPUs requires a competing circuit that arbitrates a memory access request from each CPU, and is driven by a clock that is asynchronous with the CPUs.

【０００３】[0003]

【発明が解決しようとする課題】しかしながら、従来の
方式では、全ＣＰＵと非同期のクロックで競合回路を駆
動しているために、各ＣＰＵのメモリアクセス時にサン
プリングロスが生じ、アクセス速度の低下を招いてい
た。However, in the conventional method, since the competing circuit is driven by the clocks asynchronous with all CPUs, sampling loss occurs at the time of memory access of each CPU, resulting in a decrease in access speed. Was there.

【０００４】本発明は上記課題を解決するもので、各Ｃ
ＰＵが競合回路のサンプリングロス無しに高速アクセス
できるメモリ装置の提供を目的とする。The present invention is intended to solve the above-mentioned problems. Each C
An object of the present invention is to provide a memory device in which a PU can access at high speed without sampling loss of a competitive circuit.

【０００５】[0005]

【課題を解決するための手段】本発明は上記目的を達成
するために、メモリアクセス要求中のＣＰＵ動作クロッ
クを出力するスイッチ回路と、スイッチ回路出力のクロ
ックを非メモリアクセス中に現在のクロックと切り替
え、基準クロックとして動作する各ＣＰＵ間のアクセス
調停回路とを備えた構成を有する。In order to achieve the above object, the present invention provides a switch circuit for outputting a CPU operation clock during a memory access request, and a switch circuit output clock for a current clock during a non-memory access. It has a configuration including an access arbitration circuit between the CPUs that performs switching and operates as a reference clock.

【０００６】[0006]

【作用】本発明は上記した構成によって、複数のＣＰＵ
がアクセスするメモリ装置において、各ＣＰＵは競合回
路のサンプリングロス無く、高速なメモリアクセスを可
能にするよう作用する。The present invention has a plurality of CPUs with the above-mentioned configuration.
In the memory device accessed by each CPU, each CPU acts to enable high-speed memory access without the sampling loss of the competing circuit.

【０００７】[0007]

【実施例】図１は本発明の一実施例におけるメモリ装置
の構成を示すブロック図である。本実施例ではＣＰＵは
２つの場合について説明する。1 is a block diagram showing the structure of a memory device according to an embodiment of the present invention. In this embodiment, two CPUs will be described.

【０００８】図１において、１はＣＰＵ１のメモリアク
セス要求（アクティブハイ）の立ち上がりエッジを検出
する都度、ＣＰＵ１をセレクトする信号を出力（ハイ出
力）し、ＣＰＵ２のメモリアクセス要求（アクティブハ
イ）の立ち上がりエッジを検出する都度、ＣＰＵ２をセ
レクトする信号を出力（ロー出力）するモードスイッチ
である。２はモードスイッチ１の出力がハイのときはＣ
ＰＵ１のアクセス要求信号（ＣＰＵ１ＲＥＱ）を、ロー
のときはＣＰＵ２のアクセス要求信号（ＣＰＵ２ＲＥ
Ｑ）を出力する第１のセレクタである。３はモードスイ
ッチ１の出力がハイのときはＣＰＵ１のＣＰＵクロック
（ＣＰＵ１クロック）を、ローのときはＣＰＵ２のＣＰ
Ｕクロック（ＣＰＵ２クロック）を出力する第２のセレ
クタである。４はモードスイッチ１が選択している（Ｃ
ＰＵ１選択時はハイ）ものと異なるＣＰＵアクセス要求
の立ち上がりエッジを検出すると現在のメモリアクセス
要求期間のみハイ出力を行い、また、本出力信号の変化
時（立ち上がり、立ち下がりの期間）にクリヤ信号（ロ
ーパルス）を出力するエッジ検出回路である。５は第１
のセレクタ２の信号を第２のセレクタ３の出力クロック
でサンプリングする第１のラッチである。６はエッジ検
出回路４の出力のセレクト信号がハイのときは第１のラ
ッチ５の出力を、ローのときは第１のセレクタ２の出力
信号を選択し出力する第３のセレクタである。７は第３
のセレクタ６の出力を第２のセレクタ３の出力のクロッ
クでサンプリングする第２のラッチである。８は第２の
ラッチ７の出力からメモリアクセス制御信号を生成する
メモリコントローラである。９はメモリコントローラ８
からのメモリアクセス制御信号を受け、データのリード
・ライトが行われるメモリアレイである。また、第１の
セレクタ２、第２のセレクタ３、モードスイッチ１、エ
ッジ検出回路４は現在メモリアクセス中に他のＣＰＵの
メモリアクセス要求が発生したときは現在のアクセス終
了後、受け付けるものとする。In FIG. 1, reference numeral 1 denotes a signal for selecting the CPU 1 (high output) each time a rising edge of the memory access request (active high) of the CPU 1 is detected, and a rising edge of the memory access request (active high) of the CPU 2. This is a mode switch that outputs (low output) a signal for selecting the CPU 2 each time an edge is detected. 2 is C when the output of the mode switch 1 is high
PU1 access request signal (CPU1REQ), when low, CPU2 access request signal (CPU2RE
It is a first selector that outputs Q). 3 indicates the CPU clock of the CPU 1 (CPU 1 clock) when the output of the mode switch 1 is high, and the CP of the CPU 2 when it is low.
It is a second selector that outputs the U clock (CPU 2 clock). 4 is selected by the mode switch 1 (C
When a rising edge of a CPU access request that is different from that when PU1 is selected is detected, high output is performed only during the current memory access request period, and a clear signal (rising or falling period) is output when this output signal changes (rising or falling period). This is an edge detection circuit that outputs a low pulse). 5 is the first
2 is a first latch for sampling the signal of the selector 2 of FIG. 1 by the output clock of the second selector 3. A third selector 6 selects and outputs the output of the first latch 5 when the select signal output from the edge detection circuit 4 is high, and outputs the output signal of the first selector 2 when the select signal is low. 7 is the third
2 is a second latch for sampling the output of the selector 6 of FIG. 1 with the clock of the output of the second selector 3. A memory controller 8 generates a memory access control signal from the output of the second latch 7. 9 is a memory controller 8
Is a memory array in which data is read and written in response to a memory access control signal from. Further, the first selector 2, the second selector 3, the mode switch 1, and the edge detection circuit 4 accept the memory access request from another CPU during the current memory access after the current access is completed. .

【０００９】以上のような構成要素の本実施例のメモリ
装置について、以下その動作を説明する。The operation of the memory device of this embodiment having the above components will be described below.

【００１０】図２はＣＰＵ２のメモリアクセス終了後
に、ＣＰＵ１のアクセス要求が来たときのタイミングチ
ャート、図３はＣＰＵ１のメモリアクセス終了後に、連
続してＣＰＵ１のアクセス要求が来たときのタイミング
チャートである。FIG. 2 is a timing chart when the access request of the CPU 1 is received after the memory access of the CPU 2 is completed, and FIG. 3 is a timing chart when the access requests of the CPU 1 are successively received after the memory access of the CPU 1 is completed. is there.

【００１１】まず、図２に示す場合について説明する。
図１のＣＰＵ１ＲＥＱがハイになると（図２の２１）、
モードスイッチ１の出力はローからハイに変化する。す
ると、第１のセレクタ２はＣＰＵ１ＲＥＱ信号を第１の
ラッチ５に出力し、第２のセレクタ３はＣＰＵ１クロッ
クを第１のラッチ５、第２のラッチ７に出力する。ま
た、エッジ検出回路４はＣＰＵ１ＲＥＱの立ち上がりエ
ッジ検出後、ＣＰＵ１クロックがローになるまでクリア
信号をアクティブ（ロー）にし、ＣＰＵ１クロックがロ
ーのときに（図２の２２）セレクト信号をハイにし、Ｃ
ＰＵ１ＲＥＱがノンアクティブ（ロー）になるまでハイ
を保持する。メモリコントローラ８は第２のラッチ７の
出力を受け、メモリアクセス制御信号を後段のメモリア
レイに出力し、メモリアクセスが行われる。前述のよう
に、現在選択されているＣＰＵクロック以外のＣＰＵの
メモリアクセス要求が発生した場合は、第１のラッチ
５、第２のラッチ７でアクセス要求がサンプリングさ
れ、図２のロスに示すように第１，第２のラッチ５，７
のサンプリングクロック切り替えによるアクセスタイム
の遅れが生じる。これは、ＣＰＵの非同期クロックでア
クセス要求信号をサンプリングしたときと同等である。First, the case shown in FIG. 2 will be described.
When CPU1REQ in FIG. 1 goes high (21 in FIG. 2),
The output of the mode switch 1 changes from low to high. Then, the first selector 2 outputs the CPU1REQ signal to the first latch 5, and the second selector 3 outputs the CPU1 clock to the first latch 5 and the second latch 7. After detecting the rising edge of the CPU1REQ, the edge detection circuit 4 activates (clears) the clear signal until the CPU1 clock becomes low. When the CPU1 clock is low (22 in FIG. 2), the select signal becomes high, and C
Holds high until PU1REQ goes inactive (low). The memory controller 8 receives the output of the second latch 7, outputs a memory access control signal to the memory array in the subsequent stage, and memory access is performed. As described above, when a memory access request of a CPU other than the currently selected CPU clock is generated, the access request is sampled by the first latch 5 and the second latch 7, and the loss is shown in FIG. First and second latches 5, 7
There is a delay in access time due to switching of sampling clocks. This is equivalent to sampling the access request signal with the asynchronous clock of the CPU.

【００１２】しかし、図３に示すようにＣＰＵ１のメモ
リアクセスが連続して起こった場合は、第１のセレクタ
２、モードスイッチ１、第２のセレクタ３はＣＰＵ１の
選択状態を保持したままであり、エッジ検出回路４は出
力を変化させないので、第３のセレクタ６は第１のセレ
クタ２の出力を出力している。したがって、ＣＰＵ１Ｒ
ＥＱがアクティブになった場合は（図３の３１）、ＣＰ
Ｕ１ＲＥＱは第１のラッチ５を通らず第２のラッチ７か
らサンプリングされるので、図２のロスで示したサンプ
リングロスが無く高速アクセスが可能となる。これは、
第１，第２のラッチのサンプリングクロックとＣＰＵ１
ＲＥＱが同期しているために同期回路を１段省略できる
からである（図３の例では第１のラッチ５）。However, as shown in FIG. 3, when the memory accesses of the CPU 1 occur continuously, the first selector 2, the mode switch 1 and the second selector 3 keep the selected state of the CPU 1. Since the edge detection circuit 4 does not change the output, the third selector 6 outputs the output of the first selector 2. Therefore, CPU1R
When EQ becomes active (31 in FIG. 3), CP
Since U1REQ is sampled from the second latch 7 without passing through the first latch 5, high-speed access is possible without the sampling loss shown by the loss in FIG. this is,
Sampling clocks for the first and second latches and the CPU 1
This is because one stage of the synchronizing circuit can be omitted because the REQs are synchronized (the first latch 5 in the example of FIG. 3).

【００１３】このように本実施例によると、メモリアク
セス動作を要求しているＣＰＵクロックを出力するモー
ドスイッチ、セレクタと、その出力クロックを基準にし
て動作するメモリ競合回路を設けてあるので、競合回路
のサンプリングロス無く、高速アクセスを可能にでき
る。As described above, according to this embodiment, the mode switch and the selector for outputting the CPU clock requesting the memory access operation and the memory competing circuit for operating on the basis of the output clock are provided. High-speed access can be achieved without circuit sampling loss.

【００１４】なお、本実施例ではＣＰＵが２つの場合を
述べたが、ＣＰＵが増加した場合には、増加した数だ
け、各セレクタ、モードスイッチ、そしてエッジ検出回
路の入力数を拡張すればよい。In this embodiment, the case where the number of CPUs is two is described. However, when the number of CPUs increases, the number of inputs of each selector, mode switch and edge detection circuit may be expanded by the increased number. .

【００１５】[0015]

【発明の効果】以上の実施例から明らかなように本発明
によると、メモリアクセス要求中のＣＰＵ動作クロック
を出力するスイッチ回路と、スイッチ回路出力のクロッ
クを非メモリアクセス中に現在のクロックと切り替え、
基準クロックとして動作する各ＣＰＵ間のアクセス調停
回路とを備えてあるので、複数のＣＰＵから同時にアク
セスされるメモリ装置において、競合回路のサンプリン
グロス無しに、高速アクセス可能なメモリ装置を提供で
きる。As is apparent from the above embodiments, according to the present invention, the switch circuit for outputting the CPU operation clock during the memory access request and the switch circuit output clock are switched to the current clock during the non-memory access. ,
Since an access arbitration circuit between each CPU that operates as a reference clock is provided, it is possible to provide a memory device that can be accessed at high speed without a sampling loss of a competing circuit in a memory device that is simultaneously accessed by a plurality of CPUs.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の一実施例におけるメモリ装置の構成を
示すブロック図FIG. 1 is a block diagram showing a configuration of a memory device according to an embodiment of the present invention.

【図２】ＣＰＵ２のメモリアクセス終了後に、ＣＰＵ１
のアクセス要求が来たときのタイミングチャートFIG. 2 shows the CPU1 after the CPU2 completes the memory access.
Timing chart when the access request of the

【図３】ＣＰＵ１のメモリアクセス終了後に、連続して
ＣＰＵ１のアクセス要求が来たときのタイミングチャー
トFIG. 3 is a timing chart when the access requests of the CPU 1 are continuously made after the memory access of the CPU 1 is completed.

【符号の説明】[Explanation of symbols]

１ モードスイッチ ２ 第１のセレクタ ３ 第２のセレクタ ４ エッジ検出回路 ５ 第１のラッチ ６ 第３のセレクタ ７ 第２のラッチ ８ メモリコントローラ 1 Mode Switch 2 First Selector 3 Second Selector 4 Edge Detection Circuit 5 First Latch 6 Third Selector 7 Second Latch 8 Memory Controller

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】複数のＣＰＵから同時にアクセスされるメ
モリ装置において、メモリアクセス要求中のＣＰＵ動作
クロックを出力するスイッチ回路と、前記スイッチ回路
の出力のクロックを非メモリアクセス中に現在のクロッ
クと切り替え、基準クロックとして動作する各ＣＰＵ間
のアクセス調停回路とを備えたメモリ装置。1. In a memory device simultaneously accessed by a plurality of CPUs, a switch circuit for outputting a CPU operation clock for a memory access request, and a clock output from the switch circuit are switched to a current clock during a non-memory access. , A memory device having an access arbitration circuit between CPUs that operates as a reference clock.