JPH08236903A - Finely patterned circuit and manufacture thereof - Google Patents
Finely patterned circuit and manufacture thereofInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ファインパターン回路
の構成とその形成方法とに係り、特に、絶縁基板と導体
回路との密着性の改善、及び導電パターンの微細化、並
びに導電パターン形成方法の簡略化等に有効な手段に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a structure of a fine pattern circuit and a method for forming the same, and more particularly, to improve adhesion between an insulating substrate and a conductor circuit, miniaturize a conductive pattern, and a method for forming a conductive pattern. The present invention relates to effective means for simplification of.
【０００２】[0002]
【従来の技術】フレキシブルプリント基板や表面実装テ
ープキャリアなどの配線基板においては、これらの配線
基板が備えられる装置の小型化や回路構成の複雑化に伴
って、一層の導電パターンの微細化、すなわちファイン
パターン化が要求されている。2. Description of the Related Art In wiring boards such as flexible printed circuit boards and surface mount tape carriers, further miniaturization of conductive patterns, namely Fine patterning is required.
【０００３】従来より、有機物フィルム上に導体回路を
形成する方法としては、有機物フィルムに銅箔を接着剤
で貼り付け、銅箔の不要部分をフォトエッチングによっ
て選択的に取り除き、所望の回路パターンを形成すると
いう、所謂サブトラクティブ法が一般的に用いられてい
る。ところが、この方法によると、銅箔の厚さが十数μ
ｍ〜数十μｍと厚く、フォトエッチングの際にサイドエ
ッチングを生じるために、微細な回路パターンを精度よ
く形成することが困難で、線幅が銅箔の厚さの数倍〜数
十倍程度の回路パターンを形成するのが限界であった。Conventionally, as a method of forming a conductor circuit on an organic film, a copper foil is attached to the organic film with an adhesive, and unnecessary portions of the copper foil are selectively removed by photoetching to form a desired circuit pattern. The so-called subtractive method of forming is generally used. However, according to this method, the thickness of the copper foil is more than 10 μm.
Since it is thick as m to several tens of μm and side etching occurs at the time of photo-etching, it is difficult to form a fine circuit pattern with high precision, and the line width is several to several tens of times the thickness of the copper foil. The limit was to form the circuit pattern.
【０００４】また、サイドエッチングを解消して、回路
パターンのより一層の微細化を図るため、従来より、有
機物フィルム上にスパッタリング等の真空成膜方法によ
って導体膜を形成する方法が提案されている。これに属
する方法としては、有機物フィルム上にまず下地層とし
てクロムの薄膜を形成し、次いでこのクロム膜上に銅の
薄膜を積層する方法がある。この方法によると、導体膜
の膜厚を数μｍに形成できるので、フォトエッチングの
際にサイドエッチングが発生せず、より微細な回路パタ
ーンを精度よく形成することができる。ところが、この
方法によると、有機物フィルムと導体膜との密着力が弱
く、使用中あるいは取扱中に導体膜の剥離を生じやすい
という問題がある。また、導体膜の膜厚が薄いために、
回路抵抗が極めて高いという問題もある。Further, in order to eliminate side etching and further miniaturize a circuit pattern, a method of forming a conductor film on an organic film by a vacuum film forming method such as sputtering has been conventionally proposed. . As a method belonging to this, there is a method in which a chromium thin film is first formed as an underlayer on an organic film, and then a copper thin film is laminated on the chromium film. According to this method, the conductor film can be formed to a thickness of several μm, so that side etching does not occur during photoetching, and a finer circuit pattern can be formed with high accuracy. However, according to this method, there is a problem that the adhesion between the organic film and the conductor film is weak and the conductor film is likely to be peeled off during use or handling. Also, since the conductor film is thin,
There is also a problem that the circuit resistance is extremely high.
【０００５】一方、セラミックス基板上に導体回路を形
成する方法としては、セラミックス基板を脱脂、洗浄し
た後、基板表面の粗面化を行って銅などの導体を無電解
めっき法などで直接成膜し、形成された導体膜にフォト
エッチングを施して、所望の回路パターンを形成すると
いう方法が一般的に採られている。この方法によると、
粗面化された基板表面に導体膜を無電解めっき等によっ
て形成するので、平滑面に導体膜を無電解めっき等によ
って形成する場合に比べて、セラミックス基板と導体膜
との密着性を良好なものにすることができる。また、無
電解めっき等によって形成される導体膜も、膜厚が薄い
ために、フォトエッチングの際のサイドエッチングが防
止される。ところが、この方法によって形成される導体
膜は、機械的なアンカ効果によってセラミックス基板上
に被着されるので、実用上十分な密着力をもたせること
が難しく、使用中あるいは取扱中に剥離を生じやすいと
いう問題がある。また、粗面上に導体膜を形成するの
で、微細な回路パターンを形成することが困難であると
いう問題もある。On the other hand, as a method for forming a conductor circuit on a ceramic substrate, after degreasing and cleaning the ceramic substrate, the surface of the substrate is roughened and a conductor such as copper is directly formed by an electroless plating method or the like. Then, a method of forming a desired circuit pattern by photoetching the formed conductor film is generally adopted. According to this method,
Since the conductor film is formed on the roughened substrate surface by electroless plating, etc., the adhesion between the ceramic substrate and the conductor film is better than when the conductor film is formed on the smooth surface by electroless plating. Can be something. In addition, since the conductor film formed by electroless plating or the like is also thin, side etching during photoetching is prevented. However, since the conductor film formed by this method is deposited on the ceramic substrate by the mechanical anchor effect, it is difficult to provide sufficient adhesion for practical use, and peeling easily occurs during use or handling. There is a problem. Further, since the conductor film is formed on the rough surface, it is difficult to form a fine circuit pattern.
【０００６】かかる問題を解決するため、例えば特開昭
５７−２３４１６号公報に記載されているように、セラ
ミックス基板に塩化第１スズによる感受性化処理を施
し、次いで、このセラミックス基板に塩化パラジウムに
よる活性化処理を施す方法や、例えば特開平４−２０１
２５１号公報等に記載されているように、セラミックス
基板上に酸化亜鉛を主体とする層を設けた後、前記と同
様の感受性化処理及び活性化処理を施す方法等が提案さ
れている。In order to solve such a problem, a ceramic substrate is subjected to a sensitizing treatment with stannous chloride as described in, for example, JP-A-57-23416, and then this ceramic substrate is treated with palladium chloride. A method of performing activation treatment, for example, Japanese Patent Laid-Open No. 4-201
As described in Japanese Patent No. 251, for example, a method has been proposed in which a layer containing zinc oxide as a main component is provided on a ceramic substrate, and then a sensitizing treatment and an activating treatment similar to the above are performed.
【０００７】[0007]
【発明が解決しようとする課題】前記公知例に係る方法
によれば、有機物フィルム又はセラミックス基板等の絶
縁基板上に、密着力が高く、かつ回路抵抗が低い微細な
導電パターンを形成し得る。しかるに、この方法による
と、導電パターンの形成工程がきわめて複雑になり、製
品がコスト高になるため、工業的には必ずしもこの方法
が有利であるとはいえない。According to the method according to the above-mentioned known example, a fine conductive pattern having a high adhesion and a low circuit resistance can be formed on an insulating substrate such as an organic film or a ceramic substrate. However, according to this method, the process of forming the conductive pattern becomes extremely complicated and the cost of the product increases, so this method is not necessarily industrially advantageous.
【０００８】本発明は、かかる従来技術の不都合を解決
するためになされたものであって、その目的は、絶縁基
板との密着力が高くかつ回路抵抗が低い微細な導電パタ
ーンを有するファインパターン回路を提供すること、及
びかかるファインパターン回路を簡単な工程で安価に製
造し得る方法を提供することにある。The present invention has been made to solve the disadvantages of the prior art, and its object is to provide a fine pattern circuit having a fine conductive pattern having a high adhesion to an insulating substrate and a low circuit resistance. And to provide a method capable of inexpensively manufacturing such a fine pattern circuit by a simple process.
【０００９】[0009]
【課題を解決するための手段】本発明は、前記の目的を
達成するため、ファインパターン回路に関しては、絶縁
基板上に微細な導電パターンより構成される導体回路を
形成してなるファインパターン回路において、前記絶縁
基板と導体回路との間に、パラジウム又は酸化パラジウ
ムと亜鉛酸化物との合金からなる薄膜を介在させるとい
う構成にした。In order to achieve the above object, the present invention relates to a fine pattern circuit in which a conductor circuit formed of a fine conductive pattern is formed on an insulating substrate. A thin film made of palladium or an alloy of palladium oxide and zinc oxide is interposed between the insulating substrate and the conductor circuit.
【００１０】また、ファインパターン回路の形成方法に
関しては、絶縁基板上に微細な導電パターンより構成さ
れる導体回路を形成するファインパターン回路の形成方
法において、前記絶縁基板上にパラジウム又は酸化パラ
ジウムと亜鉛酸化物との合金からなる薄膜を均一な厚さ
に成膜した後、これをフォトエッチングして所望の回路
パターンを形成し、次いで、このパターン上にのみ導体
を選択的に析出させて、所望の導体回路を形成するとい
う構成にした。Further, regarding the method of forming a fine pattern circuit, in the method of forming a fine pattern circuit for forming a conductor circuit composed of a fine conductive pattern on an insulating substrate, palladium or palladium oxide and zinc are formed on the insulating substrate. After forming a thin film of an alloy with oxide to a uniform thickness, this is photoetched to form the desired circuit pattern, and then the conductor is selectively deposited only on this pattern to form the desired circuit pattern. The conductor circuit is formed.
【００１１】[0011]
【作用】有機物フィルムや無機セラミックスなどの絶縁
基板上に亜鉛酸化物の薄膜を形成すると、これら絶縁基
板と薄膜とは、強固に密着する。その理由は、必ずしも
明らかではないが、亜鉛酸化物をスパッタリングによっ
て薄膜化すると、薄膜中の亜鉛酸化物の組成が化学量論
的組成からずれて亜鉛リッチな組成になり、基板の構成
原子である酸素と薄膜の構成原子である亜鉛原子とが化
学的に結合するためであると考えられる。一方、前記薄
膜を構成する亜鉛酸化物中にパラジウム又は酸化パラジ
ウムを含有すると、薄膜中の亜鉛酸化物が活性化される
ので、めっき処理を施したときに、薄膜の表面にのみ銅
などの導体を析出させることができる。よって、絶縁基
板と導体回路との間に、パラジウム又は酸化パラジウム
と亜鉛酸化物との合金からなる薄膜を介在させた構造の
ファインパターン回路は、絶縁基板に対する導体回路の
密着性が強いものになる。When a thin film of zinc oxide is formed on an insulating substrate such as an organic film or inorganic ceramics, the insulating substrate and the thin film firmly adhere to each other. The reason is not always clear, but when the zinc oxide is thinned by sputtering, the composition of the zinc oxide in the thin film deviates from the stoichiometric composition to a zinc-rich composition, which is a constituent atom of the substrate. It is considered that this is because oxygen is chemically bonded to the zinc atom which is a constituent atom of the thin film. On the other hand, when palladium or palladium oxide is contained in the zinc oxide forming the thin film, the zinc oxide in the thin film is activated, so that when the plating treatment is performed, a conductor such as copper is only formed on the surface of the thin film. Can be deposited. Therefore, a fine pattern circuit having a structure in which a thin film made of palladium or an alloy of palladium oxide and zinc oxide is interposed between the insulating substrate and the conductor circuit has a strong adhesion of the conductor circuit to the insulating substrate. .
【００１２】また、導体は薄膜の表面にのみ析出される
ので、導体パターンの線幅及び精度は、薄膜をもって形
成される回路パターンの線幅及び精度によって決まる。
絶縁基板上に成膜された薄膜は、フォトエッチングによ
って所望の回路パターンに形成されるが、薄膜の膜厚を
小さくすれば、フォトエッチング時のサイドエッチング
を防止でき、細幅にして高精度の回路パターンを形成で
きる。Since the conductor is deposited only on the surface of the thin film, the line width and accuracy of the conductor pattern are determined by the line width and accuracy of the circuit pattern formed with the thin film.
The thin film formed on the insulating substrate is formed into a desired circuit pattern by photoetching, but if the film thickness of the thin film is made small, side etching at the time of photoetching can be prevented and the width can be made narrow and highly accurate. A circuit pattern can be formed.
【００１３】前記薄膜上に析出される導体は、めっき条
件を調整することによって、任意の膜厚に形成すること
ができる。よって、前記薄膜上に析出される導体の膜厚
を調整することによって、回路抵抗を低いものにするこ
とができる。The conductor deposited on the thin film can be formed to an arbitrary thickness by adjusting the plating conditions. Therefore, the circuit resistance can be lowered by adjusting the film thickness of the conductor deposited on the thin film.
【００１４】また、亜鉛酸化物中にパラジウム又は酸化
パラジウムを含有すると、亜鉛酸化物が活性化され、薄
膜上に導体を析出させることができるので、薄膜形成後
に特別な感受性化処理や活性化処理を施す必要がなく、
ファインパターン回路の形成をきわめて容易なものにす
ることができる。Further, if palladium or palladium oxide is contained in the zinc oxide, the zinc oxide is activated and a conductor can be deposited on the thin film. Therefore, after the thin film is formed, a special sensitization treatment or activation treatment is performed. You don't have to
The formation of the fine pattern circuit can be made extremely easy.
【００１５】[0015]
【実施例】以下、本発明に係るファインパターン回路の
形成方法を、図１を参照しつつ説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A method of forming a fine pattern circuit according to the present invention will be described below with reference to FIG.
【００１６】まず、図１（ａ）に示すように、ファイン
パターン回路を形成しようとする絶縁基板１を用意す
る。絶縁基板１としては、例えばポリイミドフィルム等
の有機物フィルムや、ガラス、アルミナ等のセラミック
ス基板など、従来よりフレキシブルプリント基板や表面
実装テープキャリアなど、公知の配線基板の作製に用い
られている任意の絶縁性の基板を用いることができる。First, as shown in FIG. 1A, an insulating substrate 1 on which a fine pattern circuit is to be formed is prepared. As the insulating substrate 1, for example, an organic film such as a polyimide film, a ceramic substrate such as glass or alumina, or any insulating material that has been conventionally used for manufacturing a known printed circuit board such as a flexible printed circuit board or a surface mount tape carrier. A flexible substrate can be used.
【００１７】次に、図１（ｂ）に示すように、前記絶縁
基板１上に、パラジウム又は酸化パラジウムと亜鉛酸化
物との合金からなる薄膜２を、均一な厚さに形成する。
薄膜２の成膜手段としては、スパッタリングや真空蒸着
などの物理的あるいは化学的な真空成膜方法が用いられ
る。Next, as shown in FIG. 1B, a thin film 2 made of palladium or an alloy of palladium oxide and zinc oxide is formed on the insulating substrate 1 to have a uniform thickness.
As a film forming means for the thin film 2, a physical or chemical vacuum film forming method such as sputtering or vacuum evaporation is used.
【００１８】薄膜２の成膜手段として、スパッタリング
を用いる場合には、亜鉛酸化物ターゲットの表面にこれ
よりも小型の金属パラジウムチップを配置した複合ター
ゲットをターゲットとして、前記絶縁基板１上に前記薄
膜２をスパッタリングするという方法を採ることができ
る。また、他の方法として、パラジウム又は酸化パラジ
ウムと亜鉛酸化物との合金をターゲットとして、前記絶
縁基板１上に前記薄膜２を反応性スパッタリングすると
いう方法を採ることができる。When sputtering is used as the means for forming the thin film 2, the thin film is formed on the insulating substrate 1 by using a composite target in which a metal palladium chip smaller than the zinc oxide target is arranged on the surface of the zinc oxide target. A method of sputtering 2 can be adopted. Further, as another method, a method of reactively sputtering the thin film 2 on the insulating substrate 1 by using palladium or an alloy of palladium oxide and zinc oxide as a target can be adopted.
【００１９】前記薄膜２の膜厚は、１００Å〜３０００
Åの間とすることが望ましい。薄膜２の膜厚が１００Å
以下であると、絶縁基板１との密着性を十分に確保する
ことができず、反対に、薄膜２の膜厚が３０００Å以上
であると、次工程で行われるフォトエッチングの際にサ
イドエッチングを生じ、微細な回路パターンを高精度に
形成することが難しくなるからである。また、前記薄膜
２中に含まれるパラジウム量は、亜鉛量の少なくとも
２．５原子％以上であることが望ましい。パラジウム量
がこれよりも少ないと、後工程で行われる導体の析出工
程で、導体の析出が不十分になるからである。但し、こ
れらの条件は、絶縁基板１の表面状態やエッチング条
件、それにめっき条件等によって変動するので、必ずし
も当該条件に制限されるものではない。The thickness of the thin film 2 is 100Å to 3000.
It is desirable to set it between Å. The thickness of thin film 2 is 100Å
If it is below, sufficient adhesion with the insulating substrate 1 cannot be secured, and conversely, if the thickness of the thin film 2 is 3000 Å or more, side etching is performed during the photoetching performed in the next step. This is because it is difficult to form a fine circuit pattern with high precision. Further, the amount of palladium contained in the thin film 2 is preferably at least 2.5 atom% or more of the amount of zinc. This is because if the amount of palladium is smaller than this, the deposition of the conductor will be insufficient in the subsequent conductor deposition step. However, these conditions are not necessarily limited to the conditions because they vary depending on the surface condition of the insulating substrate 1, the etching conditions, the plating conditions, and the like.
【００２０】なお、図１（ｂ）においては、絶縁基板１
の片面のみに薄膜２を形成したが、必要に応じて絶縁基
板１の両面に薄膜２を形成することも勿論可能である。In FIG. 1B, the insulating substrate 1
Although the thin film 2 is formed on only one side of the above, it is of course possible to form the thin film 2 on both sides of the insulating substrate 1 if necessary.
【００２１】さらに、図１（ｃ）に示すように、前記薄
膜２をフォトエッチングして、所望の回路パターン３を
形成する。フォトエッチングの具体的方法については、
公知に属する事項であり、かつ本発明の要旨でもないの
で、説明を省略する。Further, as shown in FIG. 1C, the thin film 2 is photoetched to form a desired circuit pattern 3. For the specific method of photo etching,
Since this is a matter that is publicly known and is not the gist of the present invention, description thereof will be omitted.
【００２２】次いで、図１（ｄ）に示すように、薄膜２
をもって形成された回路パターン３上に、導体層、例え
ば銅層４を析出させる。銅層４の析出方法としては、比
較的簡単な方法で絶縁性の回路パターン３上に銅層４を
析出できることから、無電解めっきが好適である。Then, as shown in FIG. 1D, the thin film 2
A conductor layer, for example, a copper layer 4 is deposited on the circuit pattern 3 thus formed. As a method for depositing the copper layer 4, electroless plating is preferable because the copper layer 4 can be deposited on the insulating circuit pattern 3 by a relatively simple method.
【００２３】最後に、図１（ｅ）に示すように、銅層４
上に、導体層、例えば銅層５を所望の厚さに積層し、所
望のファインパターン回路とする。銅層５の析出方法と
しては、成膜速度が大きいことから、電解めっきが好適
である。Finally, as shown in FIG. 1 (e), the copper layer 4
A conductor layer, for example, a copper layer 5 is laminated thereon to a desired thickness to form a desired fine pattern circuit. As a method of depositing the copper layer 5, electrolytic plating is preferable because of its high deposition rate.
【００２４】以下に、より具体的な実験例を挙げ、本発
明の効果を明らかにする。The effects of the present invention will be clarified below by giving more specific experimental examples.
【００２５】〈第１実験例〉スパッタリングによって、
膜厚が夫々１００Å、３００Å、１０００Å、３０００
Å、５０００ÅのＺｎＯ−Ｐｄ合金膜が形成された５種
類のガラス板を作製した。スパッタリングは、酸化亜鉛
（ＺｎＯ）−酸化パラジウム（ＰｄＯ）の合金（ＺｎＯ
／ＰｄＯ比は４／１）をターゲットとして行った。その
ときのスパッタリング条件を、図２に示す。次いで、各
ガラス板に形成されたＺｎＯ−Ｐｄ合金膜を塩酸でエッ
チングし、幅が５０μｍで長さが１０ｍｍの微細パター
ンを形成した。これらの各ガラス板について、微細パタ
ーンにサイドエッチングが発生しているか否かを調べた
ところ、膜厚が３０００Å以下のものについては、サイ
ドエッチングが発生しないことが分かった。したがっ
て、ＺｎＯ−Ｐｄ合金膜の膜厚を３０００Å以下にすれ
ば、微細パターンの形成が可能であることが分かった。
また、ＺｎＯ−Ｐｄ合金膜の表面粗さをＺｎＯ膜の表面
粗さと比較したところ、ＺｎＯ膜は、中心線平均あらさ
Ｒａが５．２ｎｍであるのに対して、ＺｎＯ−Ｐｄ合金
膜は、中心線平均あらさＲａが１．２ｎｍであり、Ｚｎ
Ｏ−Ｐｄ合金膜はＺｎＯ膜に比べてより平滑に形成でき
ること、即ち、より微細パターンの形成に有利であるこ
とが分かった。<First Experimental Example> By sputtering,
Film thickness is 100Å, 300Å, 1000Å, 3000 respectively
Five kinds of glass plates on which a ZnO-Pd alloy film of Å5,000 Å was formed were produced. Sputtering is performed using an alloy (ZnO) of zinc oxide (ZnO) -palladium oxide (PdO).
The / PdO ratio was 4/1). The sputtering conditions at that time are shown in FIG. Next, the ZnO—Pd alloy film formed on each glass plate was etched with hydrochloric acid to form a fine pattern having a width of 50 μm and a length of 10 mm. When each of these glass plates was examined as to whether or not side etching occurred in the fine pattern, it was found that side etching did not occur for those having a film thickness of 3000 Å or less. Therefore, it was found that a fine pattern can be formed by setting the thickness of the ZnO—Pd alloy film to 3000 Å or less.
Further, when the surface roughness of the ZnO-Pd alloy film was compared with the surface roughness of the ZnO film, the center line average roughness Ra of the ZnO film was 5.2 nm, whereas the ZnO-Pd alloy film The line average roughness Ra is 1.2 nm, and Zn
It was found that the O-Pd alloy film can be formed more smoothly than the ZnO film, that is, it is advantageous for forming a finer pattern.
【００２６】〈第２実験例〉第１実験例と同一のスパッ
タリング条件で、膜厚が夫々１００Å、３００Å、１０
００Å、３０００Å、５０００ÅのＺｎＯ−Ｐｄ合金膜
が形成された５種類のガラス板を作製した。次いで、エ
ッチングを施さず、剥離試験を行うのに十分な大きさの
ＺｎＯ−Ｐｄ合金膜が保持された各ガラス板に無電解銅
めっきを施した後、無電解銅を電極として電解銅めっき
を施し、薄膜上に銅層を形成した。そのときの電解めっ
き条件を、図３に示す。<Second Experimental Example> Under the same sputtering conditions as in the first experimental example, the film thicknesses are 100Å, 300Å and 10Å, respectively.
Five kinds of glass plates on which a ZnO-Pd alloy film of 00Å, 3000Å, 5000Å was formed were produced. Then, after performing electroless copper plating on each glass plate holding a ZnO-Pd alloy film of a sufficient size for performing a peeling test without etching, electrolytic copper plating was performed using electroless copper as an electrode. Then, a copper layer was formed on the thin film. The electrolytic plating conditions at that time are shown in FIG.
【００２７】これらの各ガラス板について、ＺｎＯ−Ｐ
ｄ合金膜のテープ剥離試験及びピン接着引張試験を行っ
たところ、図４の結果を得た。すなわち、ＺｎＯ−Ｐｄ
合金膜の膜厚が１００Åのものについては、テープ剥離
試験の結果、銅の一部に剥離を生じたが、膜厚が３００
Å以上のものについては、同一の条件でテープ剥離試験
を行っても、剥離を生じないことが分かった。但し、膜
厚が５０００Åのものは、めっき応力によるものと思わ
れる割れが、ＺｎＯ−Ｐｄ合金膜に発生した。また、銅
層にピンをエポキシ接着剤で接着し、引張強度を測定す
るピン接着引張試験では、膜厚が３００Åのものについ
ては、３．５ｋｇでエポキシ接着剤が破壊し、膜厚が１
０００Å及び３０００Åのものについては、４．５ｋｇ
でエポキシ接着剤が破壊した。For each of these glass plates, ZnO-P
When the tape peeling test and the pin adhesion tensile test of the d alloy film were performed, the results shown in FIG. 4 were obtained. That is, ZnO-Pd
As for the alloy film with a film thickness of 100 Å, as a result of the tape peeling test, a part of the copper peeled off,
Å For the above, it was found that peeling did not occur even if a tape peeling test was performed under the same conditions. However, when the film thickness was 5000 Å, the ZnO-Pd alloy film was cracked, which seems to be caused by the plating stress. In a pin adhesion tensile test in which pins are attached to a copper layer with an epoxy adhesive and the tensile strength is measured, the epoxy adhesive breaks at 3.5 kg for a film thickness of 300 Å, and the film thickness is 1
4.5kg for 000Å and 3000Å
The epoxy adhesive broke.
【００２８】〈第３実験例〉厚さが７５μｍのポリイミ
ドフィルム上に、スパッタリングによって、膜厚が３０
０Åで、Ｐｄ量が夫々２．５３原子％、３．３８原子
％、５．０６原子％、６．７５原子％に調整されたＺｎ
Ｏ−Ｐｄ合金膜を形成した。スパッタリングは、直径が
１００ｍｍのＺｎＯターゲット上に、横１０ｍｍ、縦１
０ｍｍ、厚さ１ｍｍの金属Ｐｄチップを配置してなる複
合ターゲットを用いて行い、ＺｎＯターゲット上に配置
される金属Ｐｄチップの数を変更することによって、Ｚ
ｎＯ−Ｐｄ合金膜の組成を調整した。また、同じく厚さ
７５μｍのポリイミドフィルム上に、スパッタリングに
よって、ＺｎＯ膜を形成した。スパッタリングは、直径
が１００ｍｍのＺｎＯターゲットを用いて行った。その
他のスパッタリング条件は、第１実施例及び第２実施例
と同じである（図２参照）。次いで、エッチングを施さ
ず、剥離試験を行うのに十分な大きさのＺｎＯ−Ｐｄ合
金膜又はＺｎＯ膜が保持された各フィルムに無電解銅め
っき及び電解銅めっきを順次施した。電解めっき条件
は、第２実施例の場合と同じである（図２参照）。図５
に、第２実施例と同様の条件下で行ったテープ剥離試験
結果と、めっき適性の判定結果とを示す。この図から明
らかなように、ＺｎＯ−Ｐｄ合金膜が形成されたポリイ
ミドフィルムは、いずれもテープ剥離試験を行っても銅
の剥離がなく、しかもＺｎＯ−Ｐｄ合金膜上に銅が析出
し、導電パターンを形成可能であることが分かった。こ
れに対して、ＺｎＯ膜が形成されたポリイミドフィルム
は、無電解めっきを施してもＺｎＯ膜上に銅が析出せ
ず、何らかの特別な感受性化処理や活性化処理が必要で
あることが分かった。<Third Experimental Example> A film having a thickness of 30 is formed by sputtering on a polyimide film having a thickness of 75 μm.
Zn with 0Å and Pd contents adjusted to 2.53 atom%, 3.38 atom%, 5.06 atom%, and 6.75 atom%, respectively.
An O-Pd alloy film was formed. Sputtering is performed on a ZnO target with a diameter of 100 mm by 10 mm in width and 1 in length.
By using a composite target formed by arranging metal Pd chips having a thickness of 0 mm and a thickness of 1 mm, and changing the number of metal Pd chips arranged on the ZnO target, Z
The composition of the nO-Pd alloy film was adjusted. Further, a ZnO film was formed on the polyimide film having the same thickness of 75 μm by sputtering. Sputtering was performed using a ZnO target with a diameter of 100 mm. Other sputtering conditions are the same as those in the first and second embodiments (see FIG. 2). Then, without performing etching, electroless copper plating and electrolytic copper plating were sequentially applied to each film in which the ZnO-Pd alloy film or the ZnO film having a sufficient size for performing the peeling test was held. The electrolytic plating conditions are the same as in the case of the second embodiment (see FIG. 2). Figure 5
The results of the tape peeling test conducted under the same conditions as those of the second embodiment and the results of the determination of plating suitability are shown in FIG. As is clear from this figure, in all of the polyimide films on which the ZnO-Pd alloy film was formed, there was no copper peeling even when the tape peeling test was performed, and copper was deposited on the ZnO-Pd alloy film, resulting in conductivity. It was found that a pattern could be formed. On the other hand, in the polyimide film on which the ZnO film was formed, copper was not deposited on the ZnO film even if electroless plating was performed, and it was found that some special sensitization treatment or activation treatment was necessary. .
【００２９】なお、第２実施例及び第３実施例において
形成された銅層の抵抗率は、１．８〜２．２μΩｃｍで
あり、圧延箔などで形成される銅層の抵抗率、１．７８
〜１．９４μΩｃｍと大差ないことが分かった。The resistivity of the copper layer formed in the second and third embodiments is 1.8 to 2.2 μΩcm, and the resistivity of the copper layer formed of rolled foil is 1. 78
It was found that the difference was about 1.94 μΩcm.
【００３０】[0030]
【発明の効果】以上説明したように、請求項１に記載の
発明によれば、絶縁基板上に、絶縁基板との密着力が高
い亜鉛酸化物と、この亜鉛酸化物を活性化して導体の析
出を可能にするパラジウム又は酸化パラジウムとの合金
からなる薄膜を介して導体層を形成したので、絶縁基板
に対する導体層の密着性が高いファインパターン回路を
形成することができる。また、前記の薄膜は、非常に薄
形に形成できるので、フォトエッチング時にサイドエッ
チングが発生せず、微細な導電パターンを形成できる。
さらに、導体層は、めっき条件を適宜調整することによ
って任意の厚さに形成することができるので、回路抵抗
の低い導電パターンを形成できる。また、請求項２に記
載の発明によれば、絶縁基板上に形成された薄膜をエッ
チングし、所望の回路パターンを形成した後、特別な感
受性化処理や活性化処理を施すことなく直ちに導体層を
形成することができるので、ファインパターン回路の形
成をきわめて容易なものにすることができる。As described above, according to the first aspect of the present invention, zinc oxide having a high adhesion to the insulating substrate and the conductor of the conductor by activating the zinc oxide are provided. Since the conductor layer is formed through the thin film made of palladium or an alloy with palladium oxide that enables deposition, a fine pattern circuit having high adhesion of the conductor layer to the insulating substrate can be formed. Moreover, since the thin film can be formed to be extremely thin, side etching does not occur during photoetching, and a fine conductive pattern can be formed.
Furthermore, since the conductor layer can be formed to have an arbitrary thickness by appropriately adjusting the plating conditions, a conductive pattern having a low circuit resistance can be formed. According to the invention of claim 2, after the thin film formed on the insulating substrate is etched to form a desired circuit pattern, the conductor layer is immediately subjected to no special sensitization treatment or activation treatment. Therefore, the fine pattern circuit can be formed very easily.
【図１】本発明に係るファインパターン回路の製造工程
説明図である。FIG. 1 is an explanatory diagram of a manufacturing process of a fine pattern circuit according to the present invention.
【図２】実験例におけるスパッタリング条件を示す表図
である。FIG. 2 is a table showing sputtering conditions in an experimental example.
【図３】実験例におけるめっき条件を示す表図である。FIG. 3 is a table showing plating conditions in an experimental example.
【図４】第２実験例の試料とその効果を示す表図であ
る。FIG. 4 is a table showing a sample of a second experimental example and its effect.
【図５】第３実験例の試料とその効果を示す表図であ
る。FIG. 5 is a table showing the samples of the third experimental example and the effects thereof.
１ 絶縁基板 ２ ＺｎＯ−Ｐｄ合金薄膜 ３ 回路パターン ４ 無電解銅層 ５ 電解銅層 1 Insulating Substrate 2 ZnO-Pd Alloy Thin Film 3 Circuit Pattern 4 Electroless Copper Layer 5 Electrolytic Copper Layer
Claims (6)
構成される導体回路を形成してなるファインパターン回
路において、前記絶縁基板と導体回路との間に、パラジ
ウム又は酸化パラジウムと亜鉛酸化物との合金からなる
薄膜を介在させたことを特徴とするファインパターン回
路。1. A fine pattern circuit in which a conductor circuit composed of a fine conductive pattern is formed on an insulating substrate, and palladium or palladium oxide and zinc oxide are provided between the insulating substrate and the conductor circuit. A fine pattern circuit characterized by interposing a thin film made of the alloy of.
において、前記薄膜の膜厚が、１００Å〜３０００Åの
間であることを特徴とするファインパターン回路。2. The fine pattern circuit according to claim 1, wherein the film thickness of the thin film is between 100Å and 3000Å.
において、前記薄膜中のパラジウム量が、亜鉛量の少な
くとも２．５原子％以上であることを特徴とするファイ
ンパターン回路。3. The fine pattern circuit according to claim 1, wherein the amount of palladium in the thin film is at least 2.5 atomic% of the amount of zinc.
構成される導体回路を形成するファインパターン回路の
形成方法において、前記絶縁基板上にパラジウム又は酸
化パラジウムと亜鉛酸化物との合金からなる薄膜を均一
な厚さに成膜した後、これをフォトエッチングして所望
の回路パターンを形成し、次いで、この回路パターン上
にのみ導体を選択的に析出させて、所望の導体回路を形
成することを特徴とするファインパターン回路の形成方
法。4. A method of forming a fine pattern circuit for forming a conductor circuit composed of a fine conductive pattern on an insulating substrate, comprising a thin film made of palladium or an alloy of palladium oxide and zinc oxide on the insulating substrate. To form a desired circuit pattern by photoetching it to a uniform thickness, and then selectively depositing conductors only on this circuit pattern to form the desired conductor circuit. And a method for forming a fine pattern circuit.
の形成方法において、前記絶縁基板上に前記薄膜を成膜
する際に、亜鉛酸化物ターゲットの表面にこれよりも小
型の金属パラジウムチップを配置した複合ターゲットを
ターゲットとして、前記絶縁基板上に前記薄膜をスパッ
タリングすることを特徴とするファインパターン回路の
形成方法。5. The method for forming a fine pattern circuit according to claim 4, wherein a metal palladium chip smaller than the zinc oxide target is arranged on the surface of the zinc oxide target when the thin film is formed on the insulating substrate. A method for forming a fine pattern circuit, comprising: sputtering the thin film on the insulating substrate, using the composite target as described above as a target.
の形成方法において、前記絶縁基板上に前記薄膜を成膜
する際に、パラジウム又は酸化パラジウムと亜鉛酸化物
との合金をターゲットとして、酸素を含む雰囲気中で、
前記絶縁基板上に前記薄膜を反応性スパッタリングする
ことを特徴とするファインパターン回路の形成方法。6. The method for forming a fine pattern circuit according to claim 4, wherein when forming the thin film on the insulating substrate, oxygen is targeted with palladium or an alloy of palladium oxide and zinc oxide as a target. In an atmosphere containing
A method for forming a fine pattern circuit, which comprises reactively sputtering the thin film on the insulating substrate.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04195095A JP3452677B2 (en) | 1995-03-01 | 1995-03-01 | Method of forming fine pattern circuit |
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| JP3452677B2 JP3452677B2 (en) | 2003-09-29 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012173243A1 (en) * | 2011-06-15 | 2012-12-20 | 株式会社神戸製鋼所 | Electrical contact member |
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