JPH08233598A - 容量性センサの校正回路 - Google Patents
容量性センサの校正回路Info
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- JPH08233598A JPH08233598A JP7271324A JP27132495A JPH08233598A JP H08233598 A JPH08233598 A JP H08233598A JP 7271324 A JP7271324 A JP 7271324A JP 27132495 A JP27132495 A JP 27132495A JP H08233598 A JPH08233598 A JP H08233598A
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- Japan
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- digital
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- capacitive sensor
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01P—MEASURING LINEAR OR ANGULAR SPEED, ACCELERATION, DECELERATION, OR SHOCK; INDICATING PRESENCE, ABSENCE, OR DIRECTION, OF MOVEMENT
- G01P21/00—Testing or calibrating of apparatus or devices covered by the preceding groups
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01N—INVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
- G01N27/00—Investigating or analysing materials by the use of electric, electrochemical, or magnetic means
- G01N27/02—Investigating or analysing materials by the use of electric, electrochemical, or magnetic means by investigating impedance
- G01N27/22—Investigating or analysing materials by the use of electric, electrochemical, or magnetic means by investigating impedance by investigating capacitance
- G01N27/228—Circuits therefor
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Analogue/Digital Conversion (AREA)
- Measurement Of Resistance Or Impedance (AREA)
- Indication And Recording Devices For Special Purposes And Tariff Metering Devices (AREA)
- Transmission And Conversion Of Sensor Element Output (AREA)
Abstract
(57)【要約】
【課題】 容量性センサのいかなるオフセットまたは感
度をも、該センサが校正された時に補償する、容量性セ
ンサの校正回路の提供。 【解決手段】 この回路は校正に際して、決定されたデ
ィジタル校正コードＶ1、Ｖ2 を用いる。これらのディ
ジタルコードは、ディジタルアナログ変換器３０への入
力として、変更され、また変更されない。ディジタルア
ナログ変換器３０は、容量性センサ１０の入力１６、１
８に対して、対応するアナログ等価信号Ｖ 1 、Ｖ1M；Ｖ
2 、Ｖ2Mを交互に印加するので、センサ１０に印加され
る電圧は、ミラー電圧ＶM 付近において平衡される。ミ
ラー電圧ＶM 付近における平衡は、センサ１０の静電偏
向を減少させ、それはセンサ１０の誤差を減少させる。
センサ１０の出力は、センサ１０の出力を表すパルス密
度信号に変換される。
度をも、該センサが校正された時に補償する、容量性セ
ンサの校正回路の提供。 【解決手段】 この回路は校正に際して、決定されたデ
ィジタル校正コードＶ1、Ｖ2 を用いる。これらのディ
ジタルコードは、ディジタルアナログ変換器３０への入
力として、変更され、また変更されない。ディジタルア
ナログ変換器３０は、容量性センサ１０の入力１６、１
８に対して、対応するアナログ等価信号Ｖ 1 、Ｖ1M；Ｖ
2 、Ｖ2Mを交互に印加するので、センサ１０に印加され
る電圧は、ミラー電圧ＶM 付近において平衡される。ミ
ラー電圧ＶM 付近における平衡は、センサ１０の静電偏
向を減少させ、それはセンサ１０の誤差を減少させる。
センサ１０の出力は、センサ１０の出力を表すパルス密
度信号に変換される。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的には、容量
性センサからの信号を、ディジタル信号処理に適する形
式に変換する回路に関し、特に、本発明は、該センサが
校正された後における、該センサの出力のオフセットお
よび感度変化を補償する回路に関する。
性センサからの信号を、ディジタル信号処理に適する形
式に変換する回路に関し、特に、本発明は、該センサが
校正された後における、該センサの出力のオフセットお
よび感度変化を補償する回路に関する。
【０００２】
【従来の技術】容量性センサは、加速度計および圧力セ
ンサのような応用において用いられる。１タイプの容量
性センサは、捩じれアームにより基板上に懸垂された小
形傾斜極板を形成するように、シリコンのスラブを微小
機械加工することにより製造される。その傾斜極板は、
捩じれアームの軸からオフセットされた質量の中心を有
し、それにより該極板は、該極板に垂直な方向のゼロで
ない加速度条件下において、下にある基板に対し傾くよ
うになっている。該傾斜極板は金属化され、２つのキャ
パシタの共通電極を形成する。懸垂された傾斜極板の直
下の基板上には２つの金属化領域が形成され、前記傾斜
極板電極を有する２つのキャパシタの、他の電極を形成
する。該２つの金属化領域と、傾斜極板との幾何学的配
置は、加速度下において、傾斜極板と、基板上の２領域
との間の距離が、減少または増加するために、一方のキ
ャパシタのキャパシタンスは増大するが、他方のキャパ
シタのキャパシタンスは減少するようになっている。
ンサのような応用において用いられる。１タイプの容量
性センサは、捩じれアームにより基板上に懸垂された小
形傾斜極板を形成するように、シリコンのスラブを微小
機械加工することにより製造される。その傾斜極板は、
捩じれアームの軸からオフセットされた質量の中心を有
し、それにより該極板は、該極板に垂直な方向のゼロで
ない加速度条件下において、下にある基板に対し傾くよ
うになっている。該傾斜極板は金属化され、２つのキャ
パシタの共通電極を形成する。懸垂された傾斜極板の直
下の基板上には２つの金属化領域が形成され、前記傾斜
極板電極を有する２つのキャパシタの、他の電極を形成
する。該２つの金属化領域と、傾斜極板との幾何学的配
置は、加速度下において、傾斜極板と、基板上の２領域
との間の距離が、減少または増加するために、一方のキ
ャパシタのキャパシタンスは増大するが、他方のキャパ
シタのキャパシタンスは減少するようになっている。
【０００３】動作に際しては、容量性傾斜極板センサ
は、それぞれのキャパシタの１キャパシタ電極を共通ノ
ードに接続する。この共通ノードは、該センサの出力を
なし、２つの残余の電極は、該センサへの入力をなす。
もし一方のキャパシタンス値をＣA で表し、他方のキャ
パシタンスをＣB で表せば、該センサの出力は次式によ
って与えられる。
は、それぞれのキャパシタの１キャパシタ電極を共通ノ
ードに接続する。この共通ノードは、該センサの出力を
なし、２つの残余の電極は、該センサへの入力をなす。
もし一方のキャパシタンス値をＣA で表し、他方のキャ
パシタンスをＣB で表せば、該センサの出力は次式によ
って与えられる。
【０００４】
【数１】センサ出力＝（ＣA −ＣB ）／（ＣA ＋ＣB ）
【０００５】キャパシタンスＣA およびＣB は、加速度
に関していくらか非直線的に変化するが、上記の式は、
加速度に関し顕著に直線的である。
に関していくらか非直線的に変化するが、上記の式は、
加速度に関し顕著に直線的である。
【０００６】前記センサの出力電圧が加速度の大きさの
表示を与えるように、前記センサの入力端子にはバイア
ス電圧が供給される。前記センサに関する１つの問題
は、等しくないバイアス電圧が、傾斜極板の下の金属化
領域に向かう該極板の偏向を起こさせうる静電引力を生
じさせることである。静電偏向は、該極板におけるキャ
パシタンスを変化させ、出力の非直線性を誘起すること
により、前記センサの正確さを減少させる。
表示を与えるように、前記センサの入力端子にはバイア
ス電圧が供給される。前記センサに関する１つの問題
は、等しくないバイアス電圧が、傾斜極板の下の金属化
領域に向かう該極板の偏向を起こさせうる静電引力を生
じさせることである。静電偏向は、該極板におけるキャ
パシタンスを変化させ、出力の非直線性を誘起すること
により、前記センサの正確さを減少させる。
【０００７】
【発明が解決しようとする課題】従って、傾斜極板の静
電引力の影響を減少させ、それによって前記センサの正
確さを増大させることが所望される。本発明の１つの目
的は、前記キャパシタの極板間の静電引力の不平衡が、
本回路の用いられない場合には作りだすであろう、前記
傾斜極板の望ましくない偏向を作りださないように、セ
ンサに対して入力電圧を供給する、正確な該回路を有利
に提供することである。
電引力の影響を減少させ、それによって前記センサの正
確さを増大させることが所望される。本発明の１つの目
的は、前記キャパシタの極板間の静電引力の不平衡が、
本回路の用いられない場合には作りだすであろう、前記
傾斜極板の望ましくない偏向を作りださないように、セ
ンサに対して入力電圧を供給する、正確な該回路を有利
に提供することである。
【０００８】
【課題を解決するための手段】実施例は、前に決定され
た校正コードを表す、少なくとも２つの部分を有するデ
ィジタル校正コード、を記憶するメモリと、前記２コー
ド部分間でスイッチする、該メモリに接続された第１ス
イッチと、を含む。ディジタルアナログ変換器の入力が
第１選択可能接続を有し、該第１選択可能接続は、該第
１選択可能接続が第１状態にある時、該ディジタルアナ
ログ変換器の該入力が前記第１スイッチに接続されるよ
うに構成されている。該第１選択可能接続が第２状態に
ある時は、該ディジタルアナログ変換器はコードミラー
回路に接続される。また、該ディジタルアナログ変換器
の出力は、前記センサの前記入力のいずれか一方に対す
る第２選択可能接続を有する。前記コードミラー回路
は、前記校正コードを所定のディジタルミラーコードに
変換する。第１電圧源が、前記センサの前記２入力のう
ちの一方に対する第３選択可能接続を有する。該第１電
圧源と、前記ディジタルアナログ変換器の前記出力と
は、前記センサの反対２入力に交互に接続される。
た校正コードを表す、少なくとも２つの部分を有するデ
ィジタル校正コード、を記憶するメモリと、前記２コー
ド部分間でスイッチする、該メモリに接続された第１ス
イッチと、を含む。ディジタルアナログ変換器の入力が
第１選択可能接続を有し、該第１選択可能接続は、該第
１選択可能接続が第１状態にある時、該ディジタルアナ
ログ変換器の該入力が前記第１スイッチに接続されるよ
うに構成されている。該第１選択可能接続が第２状態に
ある時は、該ディジタルアナログ変換器はコードミラー
回路に接続される。また、該ディジタルアナログ変換器
の出力は、前記センサの前記入力のいずれか一方に対す
る第２選択可能接続を有する。前記コードミラー回路
は、前記校正コードを所定のディジタルミラーコードに
変換する。第１電圧源が、前記センサの前記２入力のう
ちの一方に対する第３選択可能接続を有する。該第１電
圧源と、前記ディジタルアナログ変換器の前記出力と
は、前記センサの反対２入力に交互に接続される。
【０００９】
【発明の実施の形態】図１を参照すると、センサ１０
は、センサ１０へ所定の電圧を所定の様式で供給する入
力段１２に接続されている。センサ１０に接続された出
力段１４は、該センサのアナログ出力を、加速度を表す
対応するディジタルパルス密度信号に変換し、マイクロ
プロセッサまたは他の回路へ直接入力させる。
は、センサ１０へ所定の電圧を所定の様式で供給する入
力段１２に接続されている。センサ１０に接続された出
力段１４は、該センサのアナログ出力を、加速度を表す
対応するディジタルパルス密度信号に変換し、マイクロ
プロセッサまたは他の回路へ直接入力させる。
【００１０】センサ１０は、直列に接続された２つのキ
ャパシタＣA およびＣB から形成されている。入力端子
１６および１８と、出力端子２０とは、キャパシタＣA
およびＣB の電極を形成する。入力段１２は、入力端子
１６および１８に接続されている。出力段１４は、キャ
パシタＣA およびＣB の間の共通ノードにある出力端子
２０に接続されている。
ャパシタＣA およびＣB から形成されている。入力端子
１６および１８と、出力端子２０とは、キャパシタＣA
およびＣB の電極を形成する。入力段１２は、入力端子
１６および１８に接続されている。出力段１４は、キャ
パシタＣA およびＣB の間の共通ノードにある出力端子
２０に接続されている。
【００１１】入力段１２は、第１スイッチ２４に直列に
接続されたメモリ２２を含み、第１スイッチ２４は、メ
モリ２２の部分を第２スイッチ２６へゲートする。第２
スイッチ２６は、メモリ２２の内容を、コードミラー回
路２８またはディジタルアナログ変換器（ＤＡＣ）３０
のいずれかに結合させる。第３スイッチ３２および第４
スイッチ３４は、ＤＡＣ３０の出力または電圧源Ｖ
R を、センサ１０の入力端子１６および１８のそれぞれ
に交互に印加するために用いられる。
接続されたメモリ２２を含み、第１スイッチ２４は、メ
モリ２２の部分を第２スイッチ２６へゲートする。第２
スイッチ２６は、メモリ２２の内容を、コードミラー回
路２８またはディジタルアナログ変換器（ＤＡＣ）３０
のいずれかに結合させる。第３スイッチ３２および第４
スイッチ３４は、ＤＡＣ３０の出力または電圧源Ｖ
R を、センサ１０の入力端子１６および１８のそれぞれ
に交互に印加するために用いられる。
【００１２】出力段１４は、好ましくは、センサ１０の
出力端子２０に接続された反転入力端子３９を有する演
算増幅器３８から形成された、積分器３６を含む。演算
増幅器３８の非反転入力４０は、所定の電圧源ＶM に接
続されている。演算増幅器３８は、出力端子４１と、そ
の反転入力端子３９に接続された帰還ループと、を有す
る。該帰還ループは、出力端子４１を直接反転端子３９
に接続するか、または積分機能を行う帰還キャパシタ４
４を出力端子４１と反転端子３９との間に接続する、第
５スイッチ４２を含む。
出力端子２０に接続された反転入力端子３９を有する演
算増幅器３８から形成された、積分器３６を含む。演算
増幅器３８の非反転入力４０は、所定の電圧源ＶM に接
続されている。演算増幅器３８は、出力端子４１と、そ
の反転入力端子３９に接続された帰還ループと、を有す
る。該帰還ループは、出力端子４１を直接反転端子３９
に接続するか、または積分機能を行う帰還キャパシタ４
４を出力端子４１と反転端子３９との間に接続する、第
５スイッチ４２を含む。
【００１３】演算増幅器３８の出力端子４１は、比較器
４７の反転端子４６に接続されている。比較器４７の非
反転端子４８は、電圧源ＶM に接続されている。比較器
４７の出力端子４９は、非反転端子４８に対する反転端
子４６の極性を表すディジタル出力を発生する。出力端
子４９は、ディジタル出力をマイクロプロセッサまたは
他の回路に結合させるために保持するラッチ５０に、直
列に接続されている。
４７の反転端子４６に接続されている。比較器４７の非
反転端子４８は、電圧源ＶM に接続されている。比較器
４７の出力端子４９は、非反転端子４８に対する反転端
子４６の極性を表すディジタル出力を発生する。出力端
子４９は、ディジタル出力をマイクロプロセッサまたは
他の回路に結合させるために保持するラッチ５０に、直
列に接続されている。
【００１４】メモリ２２は、好ましくは、ＥＥＰＲＯ
Ｍ、ヒューズ断メモリ（ｆｕｓｅ−ｂｌｏｗｉｎｇ ｍ
ｅｍｏｒｙ）、またはツェナザッピングメモリ（ｚｅｎ
ｅｒ−ｚａｐｐｉｎｇ ｍｅｍｏｒｙ）のような、不揮
発性メモリとする。メモリ２２は、校正電圧Ｖ1 および
Ｖ2 をディジタル形式で記憶する２つのコード部分を有
する。それらの校正電圧は、使用されるセンサタイプの
ための、公知の校正プロセスにおいて得られる。もしセ
ンサが加速度計であれば、校正電圧は、遠心機において
得られる。記憶される校正コードのビット長は、好まし
くは同じにする。該ビット長は、オフセットおよび感度
校正の分解能を決定する。
Ｍ、ヒューズ断メモリ（ｆｕｓｅ−ｂｌｏｗｉｎｇ ｍ
ｅｍｏｒｙ）、またはツェナザッピングメモリ（ｚｅｎ
ｅｒ−ｚａｐｐｉｎｇ ｍｅｍｏｒｙ）のような、不揮
発性メモリとする。メモリ２２は、校正電圧Ｖ1 および
Ｖ2 をディジタル形式で記憶する２つのコード部分を有
する。それらの校正電圧は、使用されるセンサタイプの
ための、公知の校正プロセスにおいて得られる。もしセ
ンサが加速度計であれば、校正電圧は、遠心機において
得られる。記憶される校正コードのビット長は、好まし
くは同じにする。該ビット長は、オフセットおよび感度
校正の分解能を決定する。
【００１５】第１スイッチ２４および第２スイッチ２６
は、好ましくは通常のディジタルマルチプレクサとす
る。第１スイッチ２４は、第２スイッチ２６への入力の
ために、校正コードＶ1 またはＶ2 の一方を選択する。
第１スイッチ２４は、前のクロックサイクルの終了時に
おける前記比較器の出力を保持するラッチ５０の出力に
接続されている。もし該出力が低レベルであれば、第１
スイッチ２４はＶ1 を通過させる。もし該出力が高レベ
ルであれば、第１スイッチ２４はＶ2 を通過させる。
は、好ましくは通常のディジタルマルチプレクサとす
る。第１スイッチ２４は、第２スイッチ２６への入力の
ために、校正コードＶ1 またはＶ2 の一方を選択する。
第１スイッチ２４は、前のクロックサイクルの終了時に
おける前記比較器の出力を保持するラッチ５０の出力に
接続されている。もし該出力が低レベルであれば、第１
スイッチ２４はＶ1 を通過させる。もし該出力が高レベ
ルであれば、第１スイッチ２４はＶ2 を通過させる。
【００１６】図１および図２において、第３スイッチ３
２、第４スイッチ３４、および第５スイッチ４２は、好
ましくは通常のＣＭＯＳスイッチとする。諸スイッチ、
演算増幅器、および比較器は、全て単一集積回路上に製
造されうる。回路の製造においては、ＣＭＯＳが好まし
い。そのわけは、ＣＭＯＳが、優れたアナログスイッ
チ、演算増幅器および比較器に対する本質的にゼロであ
る直流入力電流、および良好なキャパシタ整合を与える
からである。諸スイッチは、図２に示されているような
クロック信号により制御される。好ましくは、単位クロ
ック信号および積分クロック信号の２つのクロック信号
が、単一のクロック発振器から通常のようにして導かれ
る。これら２つのクロック信号は、単位クロック信号ま
たは積分クロック信号のいずれか一方のみが重なること
なく高レベルにあるようなタイミングを与えられる。ス
イッチ２６、３２、３４、および４２は、高レベルにあ
るいずれのクロック信号によっても制御される。単位ク
ロックが高レベルにある時は、諸スイッチは「Ｕ」ピン
に接続され、積分クロックが高レベルになった時は、諸
スイッチは「Ｉ」ピンに接続される。
２、第４スイッチ３４、および第５スイッチ４２は、好
ましくは通常のＣＭＯＳスイッチとする。諸スイッチ、
演算増幅器、および比較器は、全て単一集積回路上に製
造されうる。回路の製造においては、ＣＭＯＳが好まし
い。そのわけは、ＣＭＯＳが、優れたアナログスイッ
チ、演算増幅器および比較器に対する本質的にゼロであ
る直流入力電流、および良好なキャパシタ整合を与える
からである。諸スイッチは、図２に示されているような
クロック信号により制御される。好ましくは、単位クロ
ック信号および積分クロック信号の２つのクロック信号
が、単一のクロック発振器から通常のようにして導かれ
る。これら２つのクロック信号は、単位クロック信号ま
たは積分クロック信号のいずれか一方のみが重なること
なく高レベルにあるようなタイミングを与えられる。ス
イッチ２６、３２、３４、および４２は、高レベルにあ
るいずれのクロック信号によっても制御される。単位ク
ロックが高レベルにある時は、諸スイッチは「Ｕ」ピン
に接続され、積分クロックが高レベルになった時は、諸
スイッチは「Ｉ」ピンに接続される。
【００１７】コードミラー回路２８は、電圧Ｖ1 を表す
入力ディジタルコードを変更するように構成されている
ので、変更されたディジタルコードがＤＡＣ３０に印加
される。もしＶ1 コードが該コードミラー回路に印加さ
れれば、該コードミラー回路はＶ1 コードを変更し、そ
の結果、ＤＡＣ３０の出力は、（２ＶM −Ｖ1 ）として
定義されるＶ1Mとなる。ＶM は、ＤＡＣ３０内において
発生せしめられ、さらに後に詳述される。Ｖ1Mに対する
式は、（Ｖ1 −ＶM ）＝（ＶM −Ｖ1M）のように書き直
されうる。この式から、電圧Ｖ1Mは、Ｖ1 がＶM より高
いボルト数だけ、ＶM より低い、または、Ｖ1 がＶM よ
り低いボルト数だけ、ＶM より高い、ことは明らかであ
る。Ｖ2 に対しても同じ関係が成り立ち、すなわち（Ｖ
2 −ＶM）＝（ＶM −Ｖ2M）である。これから、前記極
板のＣA 側に対する直流静電引力は、該極板のＣB 側に
対する直流静電引力と同じであることがわかる。
入力ディジタルコードを変更するように構成されている
ので、変更されたディジタルコードがＤＡＣ３０に印加
される。もしＶ1 コードが該コードミラー回路に印加さ
れれば、該コードミラー回路はＶ1 コードを変更し、そ
の結果、ＤＡＣ３０の出力は、（２ＶM −Ｖ1 ）として
定義されるＶ1Mとなる。ＶM は、ＤＡＣ３０内において
発生せしめられ、さらに後に詳述される。Ｖ1Mに対する
式は、（Ｖ1 −ＶM ）＝（ＶM −Ｖ1M）のように書き直
されうる。この式から、電圧Ｖ1Mは、Ｖ1 がＶM より高
いボルト数だけ、ＶM より低い、または、Ｖ1 がＶM よ
り低いボルト数だけ、ＶM より高い、ことは明らかであ
る。Ｖ2 に対しても同じ関係が成り立ち、すなわち（Ｖ
2 −ＶM）＝（ＶM −Ｖ2M）である。これから、前記極
板のＣA 側に対する直流静電引力は、該極板のＣB 側に
対する直流静電引力と同じであることがわかる。
【００１８】次に、図３を参照しつつＤＡＣ３０の動作
を説明する。ＤＡＣ３０は、電源電圧と接地との間に直
列に接続された、いくつかの等しい値の抵抗３４から成
る。簡単にするために、３２個の抵抗のみしか図示され
ていないが、実際には１０２４個またはそれ以上の抵抗
が存在しうる。抵抗ストリングは、温度勾配の解消の利
点を得るために、また１から１６までの番号を付せられ
たタップ点へのアクセスを容易ならしめるために、２重
ジグザグ構造に形成される。図示されている抵抗ストリ
ングは、４抵抗の８セグメントを有する。１から１６ま
での番号を付せられたタップ点は、接地から電源電圧の
半分までが使用される（すなわち、下部の４セグメント
が使用される）。これらのタップ点にアクセスするため
には、セグメントコードと呼ばれるディジタルコードの
部分を用いることにより、セグメントデコーダ５６を経
て、選択されたセグメントの全てのタップ点が選択され
る。該セグメントコードは、好ましくは、有効ビットの
最初のグループとする。タップコードと呼ばれる残余の
ビットは、アナログマルチプレクサ５８へ供給され、ア
ナログマルチプレクサ５８は、選択されたセグメント内
の正しいタップ点を選択して、その電圧をＤＡＣ出力へ
供給する。従来のＤＡＣにおいては、アナログマルチプ
レクサ５８へ供給されるタップコードは、奇数セグメン
トに対してのみ反転され、それによってＤＡＣ電圧は、
ディジタルコードが１だけ増加される毎に、１有効ビッ
トだけ単調に増大される。該反転がなければ、ＤＡＣ電
圧は、単調には増大されない。本発明においては、該反
転は除去される。
を説明する。ＤＡＣ３０は、電源電圧と接地との間に直
列に接続された、いくつかの等しい値の抵抗３４から成
る。簡単にするために、３２個の抵抗のみしか図示され
ていないが、実際には１０２４個またはそれ以上の抵抗
が存在しうる。抵抗ストリングは、温度勾配の解消の利
点を得るために、また１から１６までの番号を付せられ
たタップ点へのアクセスを容易ならしめるために、２重
ジグザグ構造に形成される。図示されている抵抗ストリ
ングは、４抵抗の８セグメントを有する。１から１６ま
での番号を付せられたタップ点は、接地から電源電圧の
半分までが使用される（すなわち、下部の４セグメント
が使用される）。これらのタップ点にアクセスするため
には、セグメントコードと呼ばれるディジタルコードの
部分を用いることにより、セグメントデコーダ５６を経
て、選択されたセグメントの全てのタップ点が選択され
る。該セグメントコードは、好ましくは、有効ビットの
最初のグループとする。タップコードと呼ばれる残余の
ビットは、アナログマルチプレクサ５８へ供給され、ア
ナログマルチプレクサ５８は、選択されたセグメント内
の正しいタップ点を選択して、その電圧をＤＡＣ出力へ
供給する。従来のＤＡＣにおいては、アナログマルチプ
レクサ５８へ供給されるタップコードは、奇数セグメン
トに対してのみ反転され、それによってＤＡＣ電圧は、
ディジタルコードが１だけ増加される毎に、１有効ビッ
トだけ単調に増大される。該反転がなければ、ＤＡＣ電
圧は、単調には増大されない。本発明においては、該反
転は除去される。
【００１９】例としては、ミラー電圧ＶM は、タップ点
８および９上の電圧間の中間の電圧とされる（すなわ
ち、もし電源電圧が５Ｖであれば１．３２８１２５
Ｖ）。もし出力が低レベルであり、積分クロックが高レ
ベルならば、Ｖ1 コードは変更されない。もし、例え
ば、Ｖ1 が１１１０ならば、タップ点１４（２．１８７
５Ｖ）がＶ1 としてＤＡＣ出力へ供給される。もし単位
クロックが高レベルならば、セグメントコードは反転さ
れるので、００１０がＤＡＣに印加される。タップ点３
（０．４６８７５Ｖ）が、Ｖ1MとしてＤＡＣ出力へ供給
される。前述のように、Ｖ1 およびＶ1Mは、ミラー電圧
ＶM を中心として対称的に位置する。
８および９上の電圧間の中間の電圧とされる（すなわ
ち、もし電源電圧が５Ｖであれば１．３２８１２５
Ｖ）。もし出力が低レベルであり、積分クロックが高レ
ベルならば、Ｖ1 コードは変更されない。もし、例え
ば、Ｖ1 が１１１０ならば、タップ点１４（２．１８７
５Ｖ）がＶ1 としてＤＡＣ出力へ供給される。もし単位
クロックが高レベルならば、セグメントコードは反転さ
れるので、００１０がＤＡＣに印加される。タップ点３
（０．４６８７５Ｖ）が、Ｖ1MとしてＤＡＣ出力へ供給
される。前述のように、Ｖ1 およびＶ1Mは、ミラー電圧
ＶM を中心として対称的に位置する。
【００２０】ミラー電圧ＶM は、演算増幅器３８の非反
転入力４０と、比較器４７の非反転入力４８と、へ供給
される。しかし、タップ点８および９の間の電圧は、こ
の目的のためには、直接利用されえない。しかし、例え
ば、１０２４個の抵抗と、５Ｖの電源電圧とが用いられ
る時は、隣接タップ点のいずれかを選択することによる
誤差は、．００２５Ｖの誤差のみとなる。このような小
さい誤差は、静電荷の平衡において重要ではないことが
わかっている。
転入力４０と、比較器４７の非反転入力４８と、へ供給
される。しかし、タップ点８および９の間の電圧は、こ
の目的のためには、直接利用されえない。しかし、例え
ば、１０２４個の抵抗と、５Ｖの電源電圧とが用いられ
る時は、隣接タップ点のいずれかを選択することによる
誤差は、．００２５Ｖの誤差のみとなる。このような小
さい誤差は、静電荷の平衡において重要ではないことが
わかっている。
【００２１】この回路の動作は、それぞれのクロックサ
イクル中に起こる事象のシーケンスを理解することによ
り、最も良く理解される。図２のクロックサイクルｎ中
の単位相においては、ラッチ５０の出力は、前のクロッ
クサイクルｎ−１（図示されていない）の立下がりエッ
ジにおける比較器出力に依存して、クロックサイクルｎ
の両相中において高レベルまたは低レベルになる。もし
例えば、ラッチ出力が低レベルになれば、Ｖ1 の諸ビッ
トは、第１スイッチ２４を通過させられ、Ｖ1はコード
ミラー回路へ送られる。ＤＡＣ３０は、電圧Ｖ1Mを、セ
ンサ１０の入力端子１６に印加する。センサ１０の入力
端子１８上には、基準電圧ＶR が印加される。単位相の
終了により、全ての電圧は静的状態へ整定される。演算
増幅器３８において積分は行われない。
イクル中に起こる事象のシーケンスを理解することによ
り、最も良く理解される。図２のクロックサイクルｎ中
の単位相においては、ラッチ５０の出力は、前のクロッ
クサイクルｎ−１（図示されていない）の立下がりエッ
ジにおける比較器出力に依存して、クロックサイクルｎ
の両相中において高レベルまたは低レベルになる。もし
例えば、ラッチ出力が低レベルになれば、Ｖ1 の諸ビッ
トは、第１スイッチ２４を通過させられ、Ｖ1はコード
ミラー回路へ送られる。ＤＡＣ３０は、電圧Ｖ1Mを、セ
ンサ１０の入力端子１６に印加する。センサ１０の入力
端子１８上には、基準電圧ＶR が印加される。単位相の
終了により、全ての電圧は静的状態へ整定される。演算
増幅器３８において積分は行われない。
【００２２】クロックサイクルｎの積分相においては、
Ｖ1 はＤＡＣ３０へ直接供給される。入力端子１８にお
ける、単位相から積分相への電圧変化は、式（Ｖ1 −Ｖ
R ）により与えられる。その時、基準電圧ＶR が、セン
サ１０の入力端子１６に印加される。入力端子１６にお
ける電圧変化は、（ＶR −Ｖ1M）である。この時、演算
増幅器３８は、積分器として構成される。これらの変化
から、帰還キャパシタ４４上の電荷Ｑの変化が次式によ
って与えられることがわかる。
Ｖ1 はＤＡＣ３０へ直接供給される。入力端子１８にお
ける、単位相から積分相への電圧変化は、式（Ｖ1 −Ｖ
R ）により与えられる。その時、基準電圧ＶR が、セン
サ１０の入力端子１６に印加される。入力端子１６にお
ける電圧変化は、（ＶR −Ｖ1M）である。この時、演算
増幅器３８は、積分器として構成される。これらの変化
から、帰還キャパシタ４４上の電荷Ｑの変化が次式によ
って与えられることがわかる。
【００２３】
【数２】 ΔＱ＝ＣA （ＶR −Ｖ1M）＋ＣB （Ｖ1 −ＶR ）
【００２４】帰還キャパシタ４４上の全電荷は、上記電
荷の変化と、前のクロックサイクルからの残留電荷との
和である。演算増幅器３８の出力端子４１における電圧
ＶOの変化は、次式によって与えられる。
荷の変化と、前のクロックサイクルからの残留電荷との
和である。演算増幅器３８の出力端子４１における電圧
ＶOの変化は、次式によって与えられる。
【００２５】
【数３】ΔＶO ＝ΔＱ／Ｃ44
【００２６】もしＶO が、積分相の終了時にＶM より小
さいままならば、ラッチ５０の出力は、次のクロックサ
イクルｎ＋１において、低レベルにラッチされ続ける。
もしＶO がＶM より大きければ、ラッチ５０の出力は、
次のクロックサイクルｎ＋１において、高レベルにラッ
チされる。
さいままならば、ラッチ５０の出力は、次のクロックサ
イクルｎ＋１において、低レベルにラッチされ続ける。
もしＶO がＶM より大きければ、ラッチ５０の出力は、
次のクロックサイクルｎ＋１において、高レベルにラッ
チされる。
【００２７】図２のクロックサイクルｎ＋１内の単位相
において、ラッチ５０の出力が高レベルであるものと仮
定する。もし該ラッチが高レベルであれば、Ｖ2 の諸ビ
ットが、第１スイッチ２４を通過させられる。Ｖ2 は、
コードミラー回路へ送られる。ＤＡＣ３０は、センサ１
０の入力端子１６に電圧Ｖ2Mを印加する。センサ１０の
入力端子１８には、基準電圧ＶR が印加される。単位相
の終了により、全ての電圧が静的状態へ整定される。演
算増幅器３８において積分は行われない。
において、ラッチ５０の出力が高レベルであるものと仮
定する。もし該ラッチが高レベルであれば、Ｖ2 の諸ビ
ットが、第１スイッチ２４を通過させられる。Ｖ2 は、
コードミラー回路へ送られる。ＤＡＣ３０は、センサ１
０の入力端子１６に電圧Ｖ2Mを印加する。センサ１０の
入力端子１８には、基準電圧ＶR が印加される。単位相
の終了により、全ての電圧が静的状態へ整定される。演
算増幅器３８において積分は行われない。
【００２８】クロックサイクルｎ＋１の積分相において
は、Ｖ2 は直接ＤＡＣ３０へ供給される。入力端子１８
における、単位相から積分相への電圧変化は、式（Ｖ2
−Ｖ R ）により与えられる。この時、基準電圧ＶR は、
センサ１０の入力端子１６に印加される。入力端子１６
における電圧変化は、（ＶR −Ｖ2M）である。この時、
演算増幅器３８は、積分器として構成される。これらの
変化から、帰還キャパシタ４４上の電荷Ｑの変化が次式
によって与えられることがわかる。
は、Ｖ2 は直接ＤＡＣ３０へ供給される。入力端子１８
における、単位相から積分相への電圧変化は、式（Ｖ2
−Ｖ R ）により与えられる。この時、基準電圧ＶR は、
センサ１０の入力端子１６に印加される。入力端子１６
における電圧変化は、（ＶR −Ｖ2M）である。この時、
演算増幅器３８は、積分器として構成される。これらの
変化から、帰還キャパシタ４４上の電荷Ｑの変化が次式
によって与えられることがわかる。
【００２９】
【数４】 ΔＱ＝ＣA （ＶR −Ｖ2M）＋ＣB （Ｖ2 −ＶR ）
【００３０】帰還キャパシタ４４上の全電荷は、上記電
荷の変化と、前のクロックサイクルからの残留電荷との
和である。演算増幅器３８の出力端子４１における電圧
変化は、次式によって与えられる。
荷の変化と、前のクロックサイクルからの残留電荷との
和である。演算増幅器３８の出力端子４１における電圧
変化は、次式によって与えられる。
【００３１】
【数５】ΔＶO ＝ΔＱ／Ｃ44
【００３２】もしＶO が、積分相の終了時にＶM より大
きいままならば、ラッチ５０の出力は、次のクロックサ
イクルｎ＋２において、高レベルにラッチされ続ける。
もしＶO がＶM より小さければ、ラッチ５０の出力は、
次のクロックサイクルｎ＋２において、低レベルにラッ
チされる。
きいままならば、ラッチ５０の出力は、次のクロックサ
イクルｎ＋２において、高レベルにラッチされ続ける。
もしＶO がＶM より小さければ、ラッチ５０の出力は、
次のクロックサイクルｎ＋２において、低レベルにラッ
チされる。
【００３３】以上の諸方程式から、与えられたクロック
サイクルにおけるＶO の変化に対する方程式が、以下の
ように、そのサイクルにおけるラッチ５０の出力の値に
依存することがわかる。
サイクルにおけるＶO の変化に対する方程式が、以下の
ように、そのサイクルにおけるラッチ５０の出力の値に
依存することがわかる。
【００３４】
【数６】 ΔＶO （出力＝０の時） ＝｛ＣA （ＶR −Ｖ1M）＋ＣB （Ｖ1 −ＶR ）｝／Ｃ44 ΔＶO （出力＝１の時） ＝｛ＣA （ＶR −Ｖ2M）＋ＣB （Ｖ2 −ＶR ）｝／Ｃ44
【００３５】これらのＶO の変化の値は、図４に示され
ているように、それらの比が回路のパルス密度を決定す
る点で重要である。分数パルス密度ＦＰＤは、ラッチ５
０が高レベル出力値を有する毎秒のクロック周期数を、
クロック周波数で除算したものとして定義される。本装
置の有用なＦＰＤの範囲は、０と１との間である。この
範囲内においては、ΔＶO （出力＝０の時）は正である
が、ΔＶO （出力＝１の時）は負である。このようにし
て、ＶO は、いずれの与えられたクロックサイクルにお
いても、常にＶM の方向へ動く。ＦＰＤは、次式のよう
にＶO の変化の比に関係する。
ているように、それらの比が回路のパルス密度を決定す
る点で重要である。分数パルス密度ＦＰＤは、ラッチ５
０が高レベル出力値を有する毎秒のクロック周期数を、
クロック周波数で除算したものとして定義される。本装
置の有用なＦＰＤの範囲は、０と１との間である。この
範囲内においては、ΔＶO （出力＝０の時）は正である
が、ΔＶO （出力＝１の時）は負である。このようにし
て、ＶO は、いずれの与えられたクロックサイクルにお
いても、常にＶM の方向へ動く。ＦＰＤは、次式のよう
にＶO の変化の比に関係する。
【００３６】
【数７】 ＦＰＤ ＝１／〔１−｛ΔＶO （出力＝１の時）／ΔＶO （出力＝０の時）｝〕
【００３７】上記ＦＰＤの方程式の前の２つの方程式
を、ＦＰＤの方程式に代入して、いくらかの操作を行
い、Ｖ1M＝（２ＶM −Ｖ1 ）およびＶ2M＝（２ＶM −Ｖ
2 ）である事実を用いれば、次の分数パルス密度に対す
る方程式が得られる。
を、ＦＰＤの方程式に代入して、いくらかの操作を行
い、Ｖ1M＝（２ＶM −Ｖ1 ）およびＶ2M＝（２ＶM −Ｖ
2 ）である事実を用いれば、次の分数パルス密度に対す
る方程式が得られる。
【００３８】
【数８】
【００３９】
【数９】
【００４０】感度校正項がＧであり、オフセット項がＢ
である。感度項およびオフセット項は、校正電圧Ｖ1 お
よびＶ2 と、固定電圧ＶM およびＶR と、のみに依存す
ることに注意すべきである。上記の括弧内の項は、セン
サの出力である。
である。感度項およびオフセット項は、校正電圧Ｖ1 お
よびＶ2 と、固定電圧ＶM およびＶR と、のみに依存す
ることに注意すべきである。上記の括弧内の項は、セン
サの出力である。
【００４１】ディジタルパルス密度信号は、マイクロプ
ロセッサまたは他の信号処理回路への入力として用いら
れる。そのような信号は、例えば、エアバッグを展開す
べきか否かの決定において用いられる。
ロセッサまたは他の信号処理回路への入力として用いら
れる。そのような信号は、例えば、エアバッグを展開す
べきか否かの決定において用いられる。
【００４２】本技術分野に習熟した者にとっては明らか
なように、添付の特許請求の範囲から逸脱することな
く、本発明のいくつかの改変が行われうる。例えば、前
記センサは、前記２つのセンサキャパシタの一方を固定
し、他方を変化しうるようにすることにより、圧力セン
サとしても構成されうる。
なように、添付の特許請求の範囲から逸脱することな
く、本発明のいくつかの改変が行われうる。例えば、前
記センサは、前記２つのセンサキャパシタの一方を固定
し、他方を変化しうるようにすることにより、圧力セン
サとしても構成されうる。
【図１】本発明の校正回路の概略図。
【図２】図１の概略図において用いられているクロック
信号を示すタイミング図。
信号を示すタイミング図。
【図３】図１のディジタルアナログ変換器の詳細な構造
図。
図。
【図４】ＡからＥまでは、図１の積分器のアナログ出力
Ｖo の時間に対するプロット。
Ｖo の時間に対するプロット。
１０ センサ １４ 出力段 １６ センサの入力 １８ センサの入力 ２０ センサの出力 ２２ メモリ ２４ 第１スイッチ ２６ 第２スイッチ ２８ コードミラー回路 ３０ ディジタルアナログ変換器 ３２ 第３スイッチ Ｖ1 校正コード Ｖ2 校正コード ＶR 電圧源
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０１Ｌ 1/00 Ｇ０１Ｄ 3/02 Ｎ Ｇ０１Ｐ 15/125 Ｒ Ｇ０１Ｒ 27/26 5/24 Ｗ
Claims (6)
- 【請求項１】 ２入力と出力とを有する容量性センサの
校正回路であって、 少なくとも２つのディジタル校正コードを記憶するメモ
リと、 前記２コード部分間でスイッチする、該メモリに接続さ
れた第１スイッチ手段と、 ディジタルアナログ変換器の入力が第１選択可能接続を
有することにより、該第１選択可能接続が第１状態にあ
る時は、該ディジタルアナログ変換器が前記第１スイッ
チに接続され、該第１選択可能接続が第２状態にある時
は、該ディジタルアナログ変換器がコードミラー回路に
接続されるようになっており、該ディジタルアナログ変
換器の出力が前記センサの前記入力の一方に対する第２
選択可能接続を有する、該ディジタルアナログ変換器
と、 前記校正コードを所定のディジタルミラーコードに変換
する前記コードミラー回路と、 前記センサの前記２入力のうちの一方に対する第３選択
可能接続を有する第１電圧源と、を含み、 該第１電圧源と、前記ディジタルアナログ変換器の前記
出力とが、前記センサの反対２入力に交互に接続され
る、容量性センサの校正回路。 - 【請求項２】 前記第１、第２、および第３選択可能接
続のおのおのが、それぞれのスイッチを含む、請求項１
記載の容量性センサの校正回路。 - 【請求項３】 前記第１、第２、および第３選択可能接
続のそれぞれに結合されたクロックであって、該第１、
第２、および第３選択可能接続を、第１状態と第２状態
とのうちの一方により同期的に行わせる該クロックをさ
らに含む、請求項２記載の容量性センサの校正回路。 - 【請求項４】 前記クロックが、２つの重なり合わない
信号を発生する、請求項３記載の容量性センサの校正回
路。 - 【請求項５】 前記第１スイッチ手段の状態が、出力の
極性に応答する、請求項１記載の容量性センサの校正回
路。 - 【請求項６】 前記センサに接続されたパルス密度出力
手段であって、該センサの出力をパルス密度変調ディジ
タル信号に変換する、該パルス密度出力手段をさらに含
む、請求項１記載の容量性センサの校正回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/351,917 US5528520A (en) | 1994-12-08 | 1994-12-08 | Calibration circuit for capacitive sensors |
| US351917 | 1994-12-08 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08233598A true JPH08233598A (ja) | 1996-09-13 |
Family
ID=23382978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7271324A Pending JPH08233598A (ja) | 1994-12-08 | 1995-10-19 | 容量性センサの校正回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5528520A (ja) |
| EP (1) | EP0716308B1 (ja) |
| JP (1) | JPH08233598A (ja) |
| DE (1) | DE69517139T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1123609A (ja) * | 1997-07-04 | 1999-01-29 | Sumitomo Metal Ind Ltd | 静電容量型センサ回路 |
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| KR100744103B1 (ko) * | 1997-12-30 | 2007-12-20 | 주식회사 하이닉스반도체 | 플래쉬메모리장치의로우디코더 |
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| EP0716308A2 (en) | 1996-06-12 |
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