JPH08233598A - 容量性センサの校正回路 - Google Patents
容量性センサの校正回路Info
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- JPH08233598A JPH08233598A JP7271324A JP27132495A JPH08233598A JP H08233598 A JPH08233598 A JP H08233598A JP 7271324 A JP7271324 A JP 7271324A JP 27132495 A JP27132495 A JP 27132495A JP H08233598 A JPH08233598 A JP H08233598A
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- Japan
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- sensor
- output
- digital
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- capacitive sensor
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- Pending
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01P—MEASURING LINEAR OR ANGULAR SPEED, ACCELERATION, DECELERATION, OR SHOCK; INDICATING PRESENCE, ABSENCE, OR DIRECTION, OF MOVEMENT
- G01P21/00—Testing or calibrating of apparatus or devices covered by the preceding groups
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01N—INVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
- G01N27/00—Investigating or analysing materials by the use of electric, electrochemical, or magnetic means
- G01N27/02—Investigating or analysing materials by the use of electric, electrochemical, or magnetic means by investigating impedance
- G01N27/22—Investigating or analysing materials by the use of electric, electrochemical, or magnetic means by investigating impedance by investigating capacitance
- G01N27/228—Circuits therefor
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Analogue/Digital Conversion (AREA)
- Measurement Of Resistance Or Impedance (AREA)
- Indication And Recording Devices For Special Purposes And Tariff Metering Devices (AREA)
- Transmission And Conversion Of Sensor Element Output (AREA)
Abstract
(57)【要約】
【課題】 容量性センサのいかなるオフセットまたは感
度をも、該センサが校正された時に補償する、容量性セ
ンサの校正回路の提供。 【解決手段】 この回路は校正に際して、決定されたデ
ィジタル校正コードV1、V2 を用いる。これらのディ
ジタルコードは、ディジタルアナログ変換器30への入
力として、変更され、また変更されない。ディジタルア
ナログ変換器30は、容量性センサ10の入力16、1
8に対して、対応するアナログ等価信号V 1 、V1M;V
2 、V2Mを交互に印加するので、センサ10に印加され
る電圧は、ミラー電圧VM 付近において平衡される。ミ
ラー電圧VM 付近における平衡は、センサ10の静電偏
向を減少させ、それはセンサ10の誤差を減少させる。
センサ10の出力は、センサ10の出力を表すパルス密
度信号に変換される。
度をも、該センサが校正された時に補償する、容量性セ
ンサの校正回路の提供。 【解決手段】 この回路は校正に際して、決定されたデ
ィジタル校正コードV1、V2 を用いる。これらのディ
ジタルコードは、ディジタルアナログ変換器30への入
力として、変更され、また変更されない。ディジタルア
ナログ変換器30は、容量性センサ10の入力16、1
8に対して、対応するアナログ等価信号V 1 、V1M;V
2 、V2Mを交互に印加するので、センサ10に印加され
る電圧は、ミラー電圧VM 付近において平衡される。ミ
ラー電圧VM 付近における平衡は、センサ10の静電偏
向を減少させ、それはセンサ10の誤差を減少させる。
センサ10の出力は、センサ10の出力を表すパルス密
度信号に変換される。
Description
【0001】
【発明の属する技術分野】本発明は、一般的には、容量
性センサからの信号を、ディジタル信号処理に適する形
式に変換する回路に関し、特に、本発明は、該センサが
校正された後における、該センサの出力のオフセットお
よび感度変化を補償する回路に関する。
性センサからの信号を、ディジタル信号処理に適する形
式に変換する回路に関し、特に、本発明は、該センサが
校正された後における、該センサの出力のオフセットお
よび感度変化を補償する回路に関する。
【0002】
【従来の技術】容量性センサは、加速度計および圧力セ
ンサのような応用において用いられる。1タイプの容量
性センサは、捩じれアームにより基板上に懸垂された小
形傾斜極板を形成するように、シリコンのスラブを微小
機械加工することにより製造される。その傾斜極板は、
捩じれアームの軸からオフセットされた質量の中心を有
し、それにより該極板は、該極板に垂直な方向のゼロで
ない加速度条件下において、下にある基板に対し傾くよ
うになっている。該傾斜極板は金属化され、2つのキャ
パシタの共通電極を形成する。懸垂された傾斜極板の直
下の基板上には2つの金属化領域が形成され、前記傾斜
極板電極を有する2つのキャパシタの、他の電極を形成
する。該2つの金属化領域と、傾斜極板との幾何学的配
置は、加速度下において、傾斜極板と、基板上の2領域
との間の距離が、減少または増加するために、一方のキ
ャパシタのキャパシタンスは増大するが、他方のキャパ
シタのキャパシタンスは減少するようになっている。
ンサのような応用において用いられる。1タイプの容量
性センサは、捩じれアームにより基板上に懸垂された小
形傾斜極板を形成するように、シリコンのスラブを微小
機械加工することにより製造される。その傾斜極板は、
捩じれアームの軸からオフセットされた質量の中心を有
し、それにより該極板は、該極板に垂直な方向のゼロで
ない加速度条件下において、下にある基板に対し傾くよ
うになっている。該傾斜極板は金属化され、2つのキャ
パシタの共通電極を形成する。懸垂された傾斜極板の直
下の基板上には2つの金属化領域が形成され、前記傾斜
極板電極を有する2つのキャパシタの、他の電極を形成
する。該2つの金属化領域と、傾斜極板との幾何学的配
置は、加速度下において、傾斜極板と、基板上の2領域
との間の距離が、減少または増加するために、一方のキ
ャパシタのキャパシタンスは増大するが、他方のキャパ
シタのキャパシタンスは減少するようになっている。
【0003】動作に際しては、容量性傾斜極板センサ
は、それぞれのキャパシタの1キャパシタ電極を共通ノ
ードに接続する。この共通ノードは、該センサの出力を
なし、2つの残余の電極は、該センサへの入力をなす。
もし一方のキャパシタンス値をCA で表し、他方のキャ
パシタンスをCB で表せば、該センサの出力は次式によ
って与えられる。
は、それぞれのキャパシタの1キャパシタ電極を共通ノ
ードに接続する。この共通ノードは、該センサの出力を
なし、2つの残余の電極は、該センサへの入力をなす。
もし一方のキャパシタンス値をCA で表し、他方のキャ
パシタンスをCB で表せば、該センサの出力は次式によ
って与えられる。
【0004】
【数1】センサ出力=(CA −CB )/(CA +CB )
【0005】キャパシタンスCA およびCB は、加速度
に関していくらか非直線的に変化するが、上記の式は、
加速度に関し顕著に直線的である。
に関していくらか非直線的に変化するが、上記の式は、
加速度に関し顕著に直線的である。
【0006】前記センサの出力電圧が加速度の大きさの
表示を与えるように、前記センサの入力端子にはバイア
ス電圧が供給される。前記センサに関する1つの問題
は、等しくないバイアス電圧が、傾斜極板の下の金属化
領域に向かう該極板の偏向を起こさせうる静電引力を生
じさせることである。静電偏向は、該極板におけるキャ
パシタンスを変化させ、出力の非直線性を誘起すること
により、前記センサの正確さを減少させる。
表示を与えるように、前記センサの入力端子にはバイア
ス電圧が供給される。前記センサに関する1つの問題
は、等しくないバイアス電圧が、傾斜極板の下の金属化
領域に向かう該極板の偏向を起こさせうる静電引力を生
じさせることである。静電偏向は、該極板におけるキャ
パシタンスを変化させ、出力の非直線性を誘起すること
により、前記センサの正確さを減少させる。
【0007】
【発明が解決しようとする課題】従って、傾斜極板の静
電引力の影響を減少させ、それによって前記センサの正
確さを増大させることが所望される。本発明の1つの目
的は、前記キャパシタの極板間の静電引力の不平衡が、
本回路の用いられない場合には作りだすであろう、前記
傾斜極板の望ましくない偏向を作りださないように、セ
ンサに対して入力電圧を供給する、正確な該回路を有利
に提供することである。
電引力の影響を減少させ、それによって前記センサの正
確さを増大させることが所望される。本発明の1つの目
的は、前記キャパシタの極板間の静電引力の不平衡が、
本回路の用いられない場合には作りだすであろう、前記
傾斜極板の望ましくない偏向を作りださないように、セ
ンサに対して入力電圧を供給する、正確な該回路を有利
に提供することである。
【0008】
【課題を解決するための手段】実施例は、前に決定され
た校正コードを表す、少なくとも2つの部分を有するデ
ィジタル校正コード、を記憶するメモリと、前記2コー
ド部分間でスイッチする、該メモリに接続された第1ス
イッチと、を含む。ディジタルアナログ変換器の入力が
第1選択可能接続を有し、該第1選択可能接続は、該第
1選択可能接続が第1状態にある時、該ディジタルアナ
ログ変換器の該入力が前記第1スイッチに接続されるよ
うに構成されている。該第1選択可能接続が第2状態に
ある時は、該ディジタルアナログ変換器はコードミラー
回路に接続される。また、該ディジタルアナログ変換器
の出力は、前記センサの前記入力のいずれか一方に対す
る第2選択可能接続を有する。前記コードミラー回路
は、前記校正コードを所定のディジタルミラーコードに
変換する。第1電圧源が、前記センサの前記2入力のう
ちの一方に対する第3選択可能接続を有する。該第1電
圧源と、前記ディジタルアナログ変換器の前記出力と
は、前記センサの反対2入力に交互に接続される。
た校正コードを表す、少なくとも2つの部分を有するデ
ィジタル校正コード、を記憶するメモリと、前記2コー
ド部分間でスイッチする、該メモリに接続された第1ス
イッチと、を含む。ディジタルアナログ変換器の入力が
第1選択可能接続を有し、該第1選択可能接続は、該第
1選択可能接続が第1状態にある時、該ディジタルアナ
ログ変換器の該入力が前記第1スイッチに接続されるよ
うに構成されている。該第1選択可能接続が第2状態に
ある時は、該ディジタルアナログ変換器はコードミラー
回路に接続される。また、該ディジタルアナログ変換器
の出力は、前記センサの前記入力のいずれか一方に対す
る第2選択可能接続を有する。前記コードミラー回路
は、前記校正コードを所定のディジタルミラーコードに
変換する。第1電圧源が、前記センサの前記2入力のう
ちの一方に対する第3選択可能接続を有する。該第1電
圧源と、前記ディジタルアナログ変換器の前記出力と
は、前記センサの反対2入力に交互に接続される。
【0009】
【発明の実施の形態】図1を参照すると、センサ10
は、センサ10へ所定の電圧を所定の様式で供給する入
力段12に接続されている。センサ10に接続された出
力段14は、該センサのアナログ出力を、加速度を表す
対応するディジタルパルス密度信号に変換し、マイクロ
プロセッサまたは他の回路へ直接入力させる。
は、センサ10へ所定の電圧を所定の様式で供給する入
力段12に接続されている。センサ10に接続された出
力段14は、該センサのアナログ出力を、加速度を表す
対応するディジタルパルス密度信号に変換し、マイクロ
プロセッサまたは他の回路へ直接入力させる。
【0010】センサ10は、直列に接続された2つのキ
ャパシタCA およびCB から形成されている。入力端子
16および18と、出力端子20とは、キャパシタCA
およびCB の電極を形成する。入力段12は、入力端子
16および18に接続されている。出力段14は、キャ
パシタCA およびCB の間の共通ノードにある出力端子
20に接続されている。
ャパシタCA およびCB から形成されている。入力端子
16および18と、出力端子20とは、キャパシタCA
およびCB の電極を形成する。入力段12は、入力端子
16および18に接続されている。出力段14は、キャ
パシタCA およびCB の間の共通ノードにある出力端子
20に接続されている。
【0011】入力段12は、第1スイッチ24に直列に
接続されたメモリ22を含み、第1スイッチ24は、メ
モリ22の部分を第2スイッチ26へゲートする。第2
スイッチ26は、メモリ22の内容を、コードミラー回
路28またはディジタルアナログ変換器(DAC)30
のいずれかに結合させる。第3スイッチ32および第4
スイッチ34は、DAC30の出力または電圧源V
R を、センサ10の入力端子16および18のそれぞれ
に交互に印加するために用いられる。
接続されたメモリ22を含み、第1スイッチ24は、メ
モリ22の部分を第2スイッチ26へゲートする。第2
スイッチ26は、メモリ22の内容を、コードミラー回
路28またはディジタルアナログ変換器(DAC)30
のいずれかに結合させる。第3スイッチ32および第4
スイッチ34は、DAC30の出力または電圧源V
R を、センサ10の入力端子16および18のそれぞれ
に交互に印加するために用いられる。
【0012】出力段14は、好ましくは、センサ10の
出力端子20に接続された反転入力端子39を有する演
算増幅器38から形成された、積分器36を含む。演算
増幅器38の非反転入力40は、所定の電圧源VM に接
続されている。演算増幅器38は、出力端子41と、そ
の反転入力端子39に接続された帰還ループと、を有す
る。該帰還ループは、出力端子41を直接反転端子39
に接続するか、または積分機能を行う帰還キャパシタ4
4を出力端子41と反転端子39との間に接続する、第
5スイッチ42を含む。
出力端子20に接続された反転入力端子39を有する演
算増幅器38から形成された、積分器36を含む。演算
増幅器38の非反転入力40は、所定の電圧源VM に接
続されている。演算増幅器38は、出力端子41と、そ
の反転入力端子39に接続された帰還ループと、を有す
る。該帰還ループは、出力端子41を直接反転端子39
に接続するか、または積分機能を行う帰還キャパシタ4
4を出力端子41と反転端子39との間に接続する、第
5スイッチ42を含む。
【0013】演算増幅器38の出力端子41は、比較器
47の反転端子46に接続されている。比較器47の非
反転端子48は、電圧源VM に接続されている。比較器
47の出力端子49は、非反転端子48に対する反転端
子46の極性を表すディジタル出力を発生する。出力端
子49は、ディジタル出力をマイクロプロセッサまたは
他の回路に結合させるために保持するラッチ50に、直
列に接続されている。
47の反転端子46に接続されている。比較器47の非
反転端子48は、電圧源VM に接続されている。比較器
47の出力端子49は、非反転端子48に対する反転端
子46の極性を表すディジタル出力を発生する。出力端
子49は、ディジタル出力をマイクロプロセッサまたは
他の回路に結合させるために保持するラッチ50に、直
列に接続されている。
【0014】メモリ22は、好ましくは、EEPRO
M、ヒューズ断メモリ(fuse−blowing m
emory)、またはツェナザッピングメモリ(zen
er−zapping memory)のような、不揮
発性メモリとする。メモリ22は、校正電圧V1 および
V2 をディジタル形式で記憶する2つのコード部分を有
する。それらの校正電圧は、使用されるセンサタイプの
ための、公知の校正プロセスにおいて得られる。もしセ
ンサが加速度計であれば、校正電圧は、遠心機において
得られる。記憶される校正コードのビット長は、好まし
くは同じにする。該ビット長は、オフセットおよび感度
校正の分解能を決定する。
M、ヒューズ断メモリ(fuse−blowing m
emory)、またはツェナザッピングメモリ(zen
er−zapping memory)のような、不揮
発性メモリとする。メモリ22は、校正電圧V1 および
V2 をディジタル形式で記憶する2つのコード部分を有
する。それらの校正電圧は、使用されるセンサタイプの
ための、公知の校正プロセスにおいて得られる。もしセ
ンサが加速度計であれば、校正電圧は、遠心機において
得られる。記憶される校正コードのビット長は、好まし
くは同じにする。該ビット長は、オフセットおよび感度
校正の分解能を決定する。
【0015】第1スイッチ24および第2スイッチ26
は、好ましくは通常のディジタルマルチプレクサとす
る。第1スイッチ24は、第2スイッチ26への入力の
ために、校正コードV1 またはV2 の一方を選択する。
第1スイッチ24は、前のクロックサイクルの終了時に
おける前記比較器の出力を保持するラッチ50の出力に
接続されている。もし該出力が低レベルであれば、第1
スイッチ24はV1 を通過させる。もし該出力が高レベ
ルであれば、第1スイッチ24はV2 を通過させる。
は、好ましくは通常のディジタルマルチプレクサとす
る。第1スイッチ24は、第2スイッチ26への入力の
ために、校正コードV1 またはV2 の一方を選択する。
第1スイッチ24は、前のクロックサイクルの終了時に
おける前記比較器の出力を保持するラッチ50の出力に
接続されている。もし該出力が低レベルであれば、第1
スイッチ24はV1 を通過させる。もし該出力が高レベ
ルであれば、第1スイッチ24はV2 を通過させる。
【0016】図1および図2において、第3スイッチ3
2、第4スイッチ34、および第5スイッチ42は、好
ましくは通常のCMOSスイッチとする。諸スイッチ、
演算増幅器、および比較器は、全て単一集積回路上に製
造されうる。回路の製造においては、CMOSが好まし
い。そのわけは、CMOSが、優れたアナログスイッ
チ、演算増幅器および比較器に対する本質的にゼロであ
る直流入力電流、および良好なキャパシタ整合を与える
からである。諸スイッチは、図2に示されているような
クロック信号により制御される。好ましくは、単位クロ
ック信号および積分クロック信号の2つのクロック信号
が、単一のクロック発振器から通常のようにして導かれ
る。これら2つのクロック信号は、単位クロック信号ま
たは積分クロック信号のいずれか一方のみが重なること
なく高レベルにあるようなタイミングを与えられる。ス
イッチ26、32、34、および42は、高レベルにあ
るいずれのクロック信号によっても制御される。単位ク
ロックが高レベルにある時は、諸スイッチは「U」ピン
に接続され、積分クロックが高レベルになった時は、諸
スイッチは「I」ピンに接続される。
2、第4スイッチ34、および第5スイッチ42は、好
ましくは通常のCMOSスイッチとする。諸スイッチ、
演算増幅器、および比較器は、全て単一集積回路上に製
造されうる。回路の製造においては、CMOSが好まし
い。そのわけは、CMOSが、優れたアナログスイッ
チ、演算増幅器および比較器に対する本質的にゼロであ
る直流入力電流、および良好なキャパシタ整合を与える
からである。諸スイッチは、図2に示されているような
クロック信号により制御される。好ましくは、単位クロ
ック信号および積分クロック信号の2つのクロック信号
が、単一のクロック発振器から通常のようにして導かれ
る。これら2つのクロック信号は、単位クロック信号ま
たは積分クロック信号のいずれか一方のみが重なること
なく高レベルにあるようなタイミングを与えられる。ス
イッチ26、32、34、および42は、高レベルにあ
るいずれのクロック信号によっても制御される。単位ク
ロックが高レベルにある時は、諸スイッチは「U」ピン
に接続され、積分クロックが高レベルになった時は、諸
スイッチは「I」ピンに接続される。
【0017】コードミラー回路28は、電圧V1 を表す
入力ディジタルコードを変更するように構成されている
ので、変更されたディジタルコードがDAC30に印加
される。もしV1 コードが該コードミラー回路に印加さ
れれば、該コードミラー回路はV1 コードを変更し、そ
の結果、DAC30の出力は、(2VM −V1 )として
定義されるV1Mとなる。VM は、DAC30内において
発生せしめられ、さらに後に詳述される。V1Mに対する
式は、(V1 −VM )=(VM −V1M)のように書き直
されうる。この式から、電圧V1Mは、V1 がVM より高
いボルト数だけ、VM より低い、または、V1 がVM よ
り低いボルト数だけ、VM より高い、ことは明らかであ
る。V2 に対しても同じ関係が成り立ち、すなわち(V
2 −VM)=(VM −V2M)である。これから、前記極
板のCA 側に対する直流静電引力は、該極板のCB 側に
対する直流静電引力と同じであることがわかる。
入力ディジタルコードを変更するように構成されている
ので、変更されたディジタルコードがDAC30に印加
される。もしV1 コードが該コードミラー回路に印加さ
れれば、該コードミラー回路はV1 コードを変更し、そ
の結果、DAC30の出力は、(2VM −V1 )として
定義されるV1Mとなる。VM は、DAC30内において
発生せしめられ、さらに後に詳述される。V1Mに対する
式は、(V1 −VM )=(VM −V1M)のように書き直
されうる。この式から、電圧V1Mは、V1 がVM より高
いボルト数だけ、VM より低い、または、V1 がVM よ
り低いボルト数だけ、VM より高い、ことは明らかであ
る。V2 に対しても同じ関係が成り立ち、すなわち(V
2 −VM)=(VM −V2M)である。これから、前記極
板のCA 側に対する直流静電引力は、該極板のCB 側に
対する直流静電引力と同じであることがわかる。
【0018】次に、図3を参照しつつDAC30の動作
を説明する。DAC30は、電源電圧と接地との間に直
列に接続された、いくつかの等しい値の抵抗34から成
る。簡単にするために、32個の抵抗のみしか図示され
ていないが、実際には1024個またはそれ以上の抵抗
が存在しうる。抵抗ストリングは、温度勾配の解消の利
点を得るために、また1から16までの番号を付せられ
たタップ点へのアクセスを容易ならしめるために、2重
ジグザグ構造に形成される。図示されている抵抗ストリ
ングは、4抵抗の8セグメントを有する。1から16ま
での番号を付せられたタップ点は、接地から電源電圧の
半分までが使用される(すなわち、下部の4セグメント
が使用される)。これらのタップ点にアクセスするため
には、セグメントコードと呼ばれるディジタルコードの
部分を用いることにより、セグメントデコーダ56を経
て、選択されたセグメントの全てのタップ点が選択され
る。該セグメントコードは、好ましくは、有効ビットの
最初のグループとする。タップコードと呼ばれる残余の
ビットは、アナログマルチプレクサ58へ供給され、ア
ナログマルチプレクサ58は、選択されたセグメント内
の正しいタップ点を選択して、その電圧をDAC出力へ
供給する。従来のDACにおいては、アナログマルチプ
レクサ58へ供給されるタップコードは、奇数セグメン
トに対してのみ反転され、それによってDAC電圧は、
ディジタルコードが1だけ増加される毎に、1有効ビッ
トだけ単調に増大される。該反転がなければ、DAC電
圧は、単調には増大されない。本発明においては、該反
転は除去される。
を説明する。DAC30は、電源電圧と接地との間に直
列に接続された、いくつかの等しい値の抵抗34から成
る。簡単にするために、32個の抵抗のみしか図示され
ていないが、実際には1024個またはそれ以上の抵抗
が存在しうる。抵抗ストリングは、温度勾配の解消の利
点を得るために、また1から16までの番号を付せられ
たタップ点へのアクセスを容易ならしめるために、2重
ジグザグ構造に形成される。図示されている抵抗ストリ
ングは、4抵抗の8セグメントを有する。1から16ま
での番号を付せられたタップ点は、接地から電源電圧の
半分までが使用される(すなわち、下部の4セグメント
が使用される)。これらのタップ点にアクセスするため
には、セグメントコードと呼ばれるディジタルコードの
部分を用いることにより、セグメントデコーダ56を経
て、選択されたセグメントの全てのタップ点が選択され
る。該セグメントコードは、好ましくは、有効ビットの
最初のグループとする。タップコードと呼ばれる残余の
ビットは、アナログマルチプレクサ58へ供給され、ア
ナログマルチプレクサ58は、選択されたセグメント内
の正しいタップ点を選択して、その電圧をDAC出力へ
供給する。従来のDACにおいては、アナログマルチプ
レクサ58へ供給されるタップコードは、奇数セグメン
トに対してのみ反転され、それによってDAC電圧は、
ディジタルコードが1だけ増加される毎に、1有効ビッ
トだけ単調に増大される。該反転がなければ、DAC電
圧は、単調には増大されない。本発明においては、該反
転は除去される。
【0019】例としては、ミラー電圧VM は、タップ点
8および9上の電圧間の中間の電圧とされる(すなわ
ち、もし電源電圧が5Vであれば1.328125
V)。もし出力が低レベルであり、積分クロックが高レ
ベルならば、V1 コードは変更されない。もし、例え
ば、V1 が1110ならば、タップ点14(2.187
5V)がV1 としてDAC出力へ供給される。もし単位
クロックが高レベルならば、セグメントコードは反転さ
れるので、0010がDACに印加される。タップ点3
(0.46875V)が、V1MとしてDAC出力へ供給
される。前述のように、V1 およびV1Mは、ミラー電圧
VM を中心として対称的に位置する。
8および9上の電圧間の中間の電圧とされる(すなわ
ち、もし電源電圧が5Vであれば1.328125
V)。もし出力が低レベルであり、積分クロックが高レ
ベルならば、V1 コードは変更されない。もし、例え
ば、V1 が1110ならば、タップ点14(2.187
5V)がV1 としてDAC出力へ供給される。もし単位
クロックが高レベルならば、セグメントコードは反転さ
れるので、0010がDACに印加される。タップ点3
(0.46875V)が、V1MとしてDAC出力へ供給
される。前述のように、V1 およびV1Mは、ミラー電圧
VM を中心として対称的に位置する。
【0020】ミラー電圧VM は、演算増幅器38の非反
転入力40と、比較器47の非反転入力48と、へ供給
される。しかし、タップ点8および9の間の電圧は、こ
の目的のためには、直接利用されえない。しかし、例え
ば、1024個の抵抗と、5Vの電源電圧とが用いられ
る時は、隣接タップ点のいずれかを選択することによる
誤差は、.0025Vの誤差のみとなる。このような小
さい誤差は、静電荷の平衡において重要ではないことが
わかっている。
転入力40と、比較器47の非反転入力48と、へ供給
される。しかし、タップ点8および9の間の電圧は、こ
の目的のためには、直接利用されえない。しかし、例え
ば、1024個の抵抗と、5Vの電源電圧とが用いられ
る時は、隣接タップ点のいずれかを選択することによる
誤差は、.0025Vの誤差のみとなる。このような小
さい誤差は、静電荷の平衡において重要ではないことが
わかっている。
【0021】この回路の動作は、それぞれのクロックサ
イクル中に起こる事象のシーケンスを理解することによ
り、最も良く理解される。図2のクロックサイクルn中
の単位相においては、ラッチ50の出力は、前のクロッ
クサイクルn−1(図示されていない)の立下がりエッ
ジにおける比較器出力に依存して、クロックサイクルn
の両相中において高レベルまたは低レベルになる。もし
例えば、ラッチ出力が低レベルになれば、V1 の諸ビッ
トは、第1スイッチ24を通過させられ、V1はコード
ミラー回路へ送られる。DAC30は、電圧V1Mを、セ
ンサ10の入力端子16に印加する。センサ10の入力
端子18上には、基準電圧VR が印加される。単位相の
終了により、全ての電圧は静的状態へ整定される。演算
増幅器38において積分は行われない。
イクル中に起こる事象のシーケンスを理解することによ
り、最も良く理解される。図2のクロックサイクルn中
の単位相においては、ラッチ50の出力は、前のクロッ
クサイクルn−1(図示されていない)の立下がりエッ
ジにおける比較器出力に依存して、クロックサイクルn
の両相中において高レベルまたは低レベルになる。もし
例えば、ラッチ出力が低レベルになれば、V1 の諸ビッ
トは、第1スイッチ24を通過させられ、V1はコード
ミラー回路へ送られる。DAC30は、電圧V1Mを、セ
ンサ10の入力端子16に印加する。センサ10の入力
端子18上には、基準電圧VR が印加される。単位相の
終了により、全ての電圧は静的状態へ整定される。演算
増幅器38において積分は行われない。
【0022】クロックサイクルnの積分相においては、
V1 はDAC30へ直接供給される。入力端子18にお
ける、単位相から積分相への電圧変化は、式(V1 −V
R )により与えられる。その時、基準電圧VR が、セン
サ10の入力端子16に印加される。入力端子16にお
ける電圧変化は、(VR −V1M)である。この時、演算
増幅器38は、積分器として構成される。これらの変化
から、帰還キャパシタ44上の電荷Qの変化が次式によ
って与えられることがわかる。
V1 はDAC30へ直接供給される。入力端子18にお
ける、単位相から積分相への電圧変化は、式(V1 −V
R )により与えられる。その時、基準電圧VR が、セン
サ10の入力端子16に印加される。入力端子16にお
ける電圧変化は、(VR −V1M)である。この時、演算
増幅器38は、積分器として構成される。これらの変化
から、帰還キャパシタ44上の電荷Qの変化が次式によ
って与えられることがわかる。
【0023】
【数2】 ΔQ=CA (VR −V1M)+CB (V1 −VR )
【0024】帰還キャパシタ44上の全電荷は、上記電
荷の変化と、前のクロックサイクルからの残留電荷との
和である。演算増幅器38の出力端子41における電圧
VOの変化は、次式によって与えられる。
荷の変化と、前のクロックサイクルからの残留電荷との
和である。演算増幅器38の出力端子41における電圧
VOの変化は、次式によって与えられる。
【0025】
【数3】ΔVO =ΔQ/C44
【0026】もしVO が、積分相の終了時にVM より小
さいままならば、ラッチ50の出力は、次のクロックサ
イクルn+1において、低レベルにラッチされ続ける。
もしVO がVM より大きければ、ラッチ50の出力は、
次のクロックサイクルn+1において、高レベルにラッ
チされる。
さいままならば、ラッチ50の出力は、次のクロックサ
イクルn+1において、低レベルにラッチされ続ける。
もしVO がVM より大きければ、ラッチ50の出力は、
次のクロックサイクルn+1において、高レベルにラッ
チされる。
【0027】図2のクロックサイクルn+1内の単位相
において、ラッチ50の出力が高レベルであるものと仮
定する。もし該ラッチが高レベルであれば、V2 の諸ビ
ットが、第1スイッチ24を通過させられる。V2 は、
コードミラー回路へ送られる。DAC30は、センサ1
0の入力端子16に電圧V2Mを印加する。センサ10の
入力端子18には、基準電圧VR が印加される。単位相
の終了により、全ての電圧が静的状態へ整定される。演
算増幅器38において積分は行われない。
において、ラッチ50の出力が高レベルであるものと仮
定する。もし該ラッチが高レベルであれば、V2 の諸ビ
ットが、第1スイッチ24を通過させられる。V2 は、
コードミラー回路へ送られる。DAC30は、センサ1
0の入力端子16に電圧V2Mを印加する。センサ10の
入力端子18には、基準電圧VR が印加される。単位相
の終了により、全ての電圧が静的状態へ整定される。演
算増幅器38において積分は行われない。
【0028】クロックサイクルn+1の積分相において
は、V2 は直接DAC30へ供給される。入力端子18
における、単位相から積分相への電圧変化は、式(V2
−V R )により与えられる。この時、基準電圧VR は、
センサ10の入力端子16に印加される。入力端子16
における電圧変化は、(VR −V2M)である。この時、
演算増幅器38は、積分器として構成される。これらの
変化から、帰還キャパシタ44上の電荷Qの変化が次式
によって与えられることがわかる。
は、V2 は直接DAC30へ供給される。入力端子18
における、単位相から積分相への電圧変化は、式(V2
−V R )により与えられる。この時、基準電圧VR は、
センサ10の入力端子16に印加される。入力端子16
における電圧変化は、(VR −V2M)である。この時、
演算増幅器38は、積分器として構成される。これらの
変化から、帰還キャパシタ44上の電荷Qの変化が次式
によって与えられることがわかる。
【0029】
【数4】 ΔQ=CA (VR −V2M)+CB (V2 −VR )
【0030】帰還キャパシタ44上の全電荷は、上記電
荷の変化と、前のクロックサイクルからの残留電荷との
和である。演算増幅器38の出力端子41における電圧
変化は、次式によって与えられる。
荷の変化と、前のクロックサイクルからの残留電荷との
和である。演算増幅器38の出力端子41における電圧
変化は、次式によって与えられる。
【0031】
【数5】ΔVO =ΔQ/C44
【0032】もしVO が、積分相の終了時にVM より大
きいままならば、ラッチ50の出力は、次のクロックサ
イクルn+2において、高レベルにラッチされ続ける。
もしVO がVM より小さければ、ラッチ50の出力は、
次のクロックサイクルn+2において、低レベルにラッ
チされる。
きいままならば、ラッチ50の出力は、次のクロックサ
イクルn+2において、高レベルにラッチされ続ける。
もしVO がVM より小さければ、ラッチ50の出力は、
次のクロックサイクルn+2において、低レベルにラッ
チされる。
【0033】以上の諸方程式から、与えられたクロック
サイクルにおけるVO の変化に対する方程式が、以下の
ように、そのサイクルにおけるラッチ50の出力の値に
依存することがわかる。
サイクルにおけるVO の変化に対する方程式が、以下の
ように、そのサイクルにおけるラッチ50の出力の値に
依存することがわかる。
【0034】
【数6】 ΔVO (出力=0の時) ={CA (VR −V1M)+CB (V1 −VR )}/C44 ΔVO (出力=1の時) ={CA (VR −V2M)+CB (V2 −VR )}/C44
【0035】これらのVO の変化の値は、図4に示され
ているように、それらの比が回路のパルス密度を決定す
る点で重要である。分数パルス密度FPDは、ラッチ5
0が高レベル出力値を有する毎秒のクロック周期数を、
クロック周波数で除算したものとして定義される。本装
置の有用なFPDの範囲は、0と1との間である。この
範囲内においては、ΔVO (出力=0の時)は正である
が、ΔVO (出力=1の時)は負である。このようにし
て、VO は、いずれの与えられたクロックサイクルにお
いても、常にVM の方向へ動く。FPDは、次式のよう
にVO の変化の比に関係する。
ているように、それらの比が回路のパルス密度を決定す
る点で重要である。分数パルス密度FPDは、ラッチ5
0が高レベル出力値を有する毎秒のクロック周期数を、
クロック周波数で除算したものとして定義される。本装
置の有用なFPDの範囲は、0と1との間である。この
範囲内においては、ΔVO (出力=0の時)は正である
が、ΔVO (出力=1の時)は負である。このようにし
て、VO は、いずれの与えられたクロックサイクルにお
いても、常にVM の方向へ動く。FPDは、次式のよう
にVO の変化の比に関係する。
【0036】
【数7】 FPD =1/〔1−{ΔVO (出力=1の時)/ΔVO (出力=0の時)}〕
【0037】上記FPDの方程式の前の2つの方程式
を、FPDの方程式に代入して、いくらかの操作を行
い、V1M=(2VM −V1 )およびV2M=(2VM −V
2 )である事実を用いれば、次の分数パルス密度に対す
る方程式が得られる。
を、FPDの方程式に代入して、いくらかの操作を行
い、V1M=(2VM −V1 )およびV2M=(2VM −V
2 )である事実を用いれば、次の分数パルス密度に対す
る方程式が得られる。
【0038】
【数8】
【0039】
【数9】
【0040】感度校正項がGであり、オフセット項がB
である。感度項およびオフセット項は、校正電圧V1 お
よびV2 と、固定電圧VM およびVR と、のみに依存す
ることに注意すべきである。上記の括弧内の項は、セン
サの出力である。
である。感度項およびオフセット項は、校正電圧V1 お
よびV2 と、固定電圧VM およびVR と、のみに依存す
ることに注意すべきである。上記の括弧内の項は、セン
サの出力である。
【0041】ディジタルパルス密度信号は、マイクロプ
ロセッサまたは他の信号処理回路への入力として用いら
れる。そのような信号は、例えば、エアバッグを展開す
べきか否かの決定において用いられる。
ロセッサまたは他の信号処理回路への入力として用いら
れる。そのような信号は、例えば、エアバッグを展開す
べきか否かの決定において用いられる。
【0042】本技術分野に習熟した者にとっては明らか
なように、添付の特許請求の範囲から逸脱することな
く、本発明のいくつかの改変が行われうる。例えば、前
記センサは、前記2つのセンサキャパシタの一方を固定
し、他方を変化しうるようにすることにより、圧力セン
サとしても構成されうる。
なように、添付の特許請求の範囲から逸脱することな
く、本発明のいくつかの改変が行われうる。例えば、前
記センサは、前記2つのセンサキャパシタの一方を固定
し、他方を変化しうるようにすることにより、圧力セン
サとしても構成されうる。
【図1】本発明の校正回路の概略図。
【図2】図1の概略図において用いられているクロック
信号を示すタイミング図。
信号を示すタイミング図。
【図3】図1のディジタルアナログ変換器の詳細な構造
図。
図。
【図4】AからEまでは、図1の積分器のアナログ出力
Vo の時間に対するプロット。
Vo の時間に対するプロット。
10 センサ 14 出力段 16 センサの入力 18 センサの入力 20 センサの出力 22 メモリ 24 第1スイッチ 26 第2スイッチ 28 コードミラー回路 30 ディジタルアナログ変換器 32 第3スイッチ V1 校正コード V2 校正コード VR 電圧源
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 G01L 1/00 G01D 3/02 N G01P 15/125 R G01R 27/26 5/24 W
Claims (6)
- 【請求項1】 2入力と出力とを有する容量性センサの
校正回路であって、 少なくとも2つのディジタル校正コードを記憶するメモ
リと、 前記2コード部分間でスイッチする、該メモリに接続さ
れた第1スイッチ手段と、 ディジタルアナログ変換器の入力が第1選択可能接続を
有することにより、該第1選択可能接続が第1状態にあ
る時は、該ディジタルアナログ変換器が前記第1スイッ
チに接続され、該第1選択可能接続が第2状態にある時
は、該ディジタルアナログ変換器がコードミラー回路に
接続されるようになっており、該ディジタルアナログ変
換器の出力が前記センサの前記入力の一方に対する第2
選択可能接続を有する、該ディジタルアナログ変換器
と、 前記校正コードを所定のディジタルミラーコードに変換
する前記コードミラー回路と、 前記センサの前記2入力のうちの一方に対する第3選択
可能接続を有する第1電圧源と、を含み、 該第1電圧源と、前記ディジタルアナログ変換器の前記
出力とが、前記センサの反対2入力に交互に接続され
る、容量性センサの校正回路。 - 【請求項2】 前記第1、第2、および第3選択可能接
続のおのおのが、それぞれのスイッチを含む、請求項1
記載の容量性センサの校正回路。 - 【請求項3】 前記第1、第2、および第3選択可能接
続のそれぞれに結合されたクロックであって、該第1、
第2、および第3選択可能接続を、第1状態と第2状態
とのうちの一方により同期的に行わせる該クロックをさ
らに含む、請求項2記載の容量性センサの校正回路。 - 【請求項4】 前記クロックが、2つの重なり合わない
信号を発生する、請求項3記載の容量性センサの校正回
路。 - 【請求項5】 前記第1スイッチ手段の状態が、出力の
極性に応答する、請求項1記載の容量性センサの校正回
路。 - 【請求項6】 前記センサに接続されたパルス密度出力
手段であって、該センサの出力をパルス密度変調ディジ
タル信号に変換する、該パルス密度出力手段をさらに含
む、請求項1記載の容量性センサの校正回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/351,917 US5528520A (en) | 1994-12-08 | 1994-12-08 | Calibration circuit for capacitive sensors |
US351917 | 1994-12-08 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08233598A true JPH08233598A (ja) | 1996-09-13 |
Family
ID=23382978
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7271324A Pending JPH08233598A (ja) | 1994-12-08 | 1995-10-19 | 容量性センサの校正回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5528520A (ja) |
EP (1) | EP0716308B1 (ja) |
JP (1) | JPH08233598A (ja) |
DE (1) | DE69517139T2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1123609A (ja) * | 1997-07-04 | 1999-01-29 | Sumitomo Metal Ind Ltd | 静電容量型センサ回路 |
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US5737961A (en) * | 1996-03-26 | 1998-04-14 | Trw Inc. | Method and apparatus for detecting operational failure of a digital accelerometer |
US5986497A (en) * | 1997-05-16 | 1999-11-16 | Mitsubishi Denki Kabushiki Kaisha | Interface circuit for capacitive sensor |
KR100744103B1 (ko) * | 1997-12-30 | 2007-12-20 | 주식회사 하이닉스반도체 | 플래쉬메모리장치의로우디코더 |
AU2001271691A1 (en) * | 2000-06-30 | 2002-01-14 | Clark-Reliance Corporation | Automatic boiler level controller |
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KR100382766B1 (ko) * | 2001-07-02 | 2003-05-09 | 삼성전자주식회사 | 커패시턴스 변화량 측정 장치 및 방법 |
JP2005188980A (ja) * | 2003-12-24 | 2005-07-14 | Toyoda Mach Works Ltd | 圧力センサ |
DE102005042085A1 (de) * | 2005-09-05 | 2007-03-15 | Siemens Ag | Vibrationsmesssystem |
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WO2009015404A2 (de) * | 2007-08-01 | 2009-02-05 | Hubert Zangl | Verfahren und vorrichtung zur ermittlung von kapazitätswerten kapazitiver sensoren |
TWI407700B (zh) * | 2009-11-04 | 2013-09-01 | Ind Tech Res Inst | 電容式感測元件的校正裝置與方法 |
DE102009046807B4 (de) * | 2009-11-18 | 2023-01-05 | Robert Bosch Gmbh | Verfahren zur Empfindlichkeitsbestimmung eines Beschleunigungs- oder Magnetfeldsensors |
CN102087123B (zh) * | 2009-12-04 | 2013-05-29 | 财团法人工业技术研究院 | 电容式感测组件的校正装置与方法 |
JP6140919B2 (ja) | 2011-09-30 | 2017-06-07 | 曙ブレーキ工業株式会社 | 加速度センサ回路 |
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1995
- 1995-10-17 EP EP95307358A patent/EP0716308B1/en not_active Expired - Lifetime
- 1995-10-17 DE DE69517139T patent/DE69517139T2/de not_active Expired - Lifetime
- 1995-10-19 JP JP7271324A patent/JPH08233598A/ja active Pending
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US5528520A (en) | 1996-06-18 |
EP0716308A3 (en) | 1998-01-28 |
DE69517139T2 (de) | 2000-09-28 |
EP0716308B1 (en) | 2000-05-24 |
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