JPH08227873A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH08227873A JP7032162A JP3216295A JPH08227873A JP H08227873 A JPH08227873 A JP H08227873A JP 7032162 A JP7032162 A JP 7032162A JP 3216295 A JP3216295 A JP 3216295A JP H08227873 A JPH08227873 A JP H08227873A
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resist film
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Abstract

(57)【要約】 【目的】レジスト膜の現像で生ずるレジスト残留物を除
去する際の膜減りを最小限に抑制することにより、レジ
スト膜をマスクとしてエッチングする素子のパターン寸
法精度を高める。 【構成】フォトレジスト膜４の現像後に生じたレジスト
残留物５を平行平板型プラズマ装置でＨｅガスを用いて
発生させたプラズマを照射して除去することにより、フ
ォトレジスト膜４の膜減りを抑えることができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特にフォトマスクの形成方法に関する。
【０００２】
【従来の技術】半導体装置の製造工程に用いられるフォ
トマスクを形成するためのレジスト膜のパターニング工
程において、露光の不均一性や有機溶剤による現像時に
生じるレジスト膜の膨潤等の影響を受けてパターニング
されたレジスト膜にスカムと呼ばれるレジスト残留物が
発生し、パターン形状の劣化が生じる。従って、レジス
ト膜のパターン精度を高めるためにはレジスト膜のレジ
スト残留物を除去する処理が必要になる。
【０００３】従来のレジスト残留物を除去する方法とし
ては特開昭６１−１２８５２４号公報や特開昭６１−９
１９２２号公報に記載されているようにアルゴン（Ａ
ｒ）ガうを用いたＡｒプラズマ処理が採用されていた。
【０００４】図４（ａ）〜（ｃ）は従来の半導体装置の
製造方法の一例を説明するための工程順に示した断面図
である。
【０００５】まず、図４（ａ）に示すように半導体基板
１上に形成した絶縁膜２の上にポリシリコン膜３を堆積
した後、フォトレジスト膜４を塗布して露光し、現像液
を用いて、フォトレジスト膜４の露光部を取り除く。こ
こで、パターニングされたフォトレジスト膜４のパター
ン間の幅が非常に狭いため、その部分の露光が不充分と
なって現像後にレジスト残留物５が生ずる。そこで、こ
のレジスト残留物５をエッチングして取り除く必要があ
る。
【０００６】次に、図４（ｂ）に示すように、プラズマ
エッチング装置を用いＨｅガスによるプラズマエッチン
グでレジスト残留物５を除去する。ここで、レジスト残
留物５を除去する際に同時に、フォトレジスト膜４の表
面もエッチングされてしまい、その結果、最初のパター
ン寸法より痩せ細ったパターンのフォトレジスト膜４ａ
が形成される。
【０００７】次に、図４（ｃ）に示すように、フォトレ
ジスト膜４ａをマスクとしてポリシリコン膜３をドライ
エッチングする。その結果、所望のマスク寸法よりも細
いポリシリコン膜３のパターンが形成される。
【０００８】
【発明が解決しようとする課題】この従来の半導体装置
の製造方法では、Ａｒガスによるプラズマ処理でレジス
ト残留物を除去しているが、レジスト膜のエッチングレ
ートが速いプラズマエッチングであるため、レジスト膜
の膜減りが生じ、このレジスト膜をマスクとしてパター
ニングする素子寸法の制御が困難であるという問題があ
った。
【０００９】本発明の目的は、レジスト残留物の除去に
おけるレジスト膜の膜減りを防止して形成された素子寸
法の精度を向上させる半導体装置の製造方法を提供する
ことにある。
【００１０】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に形成した導電膜上にレジスト
膜を塗布して露光・現像する工程と、前記レジスト膜に
生じたレジスト残留物に平行平板型プラズマ処理装置で
Ｈｅガスを用い発生させたプラズマを照射して前記レジ
スト残留物を除去する工程と、前記レジスト膜をマスク
として前記導電膜をドライエッチングしパターニングす
る工程とを含んで構成される。
【００１１】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
【００１２】図１（ａ）〜（ｃ）は、本発明の一実施例
を説明するための工程順に示した断面図である。
【００１３】まず、図１（ａ）に示すように、半導体基
板１の上に形成した絶縁膜２の上にポリシリコン膜３を
堆積し、ポリシリコン膜３の上にフォトレジスト膜４を
塗布して所要のパターンを露光し、現像してフォトマス
クを形成する。このとき、パターニングされたフォトレ
ジスト膜４の底部にレジスト残留物５が生ずる。
【００１４】次に、図１（ｂ）に示すように、平行平板
型プラズマ処理装置にＨｅガスを５０〜３００ＳＣＣＭ
の流量で導入し、圧力５０〜３００ｍＴｏｒｒ、平行平
板電極に対する電力密度１．５〜３．０Ｗ／ｃｍ2 で発
生させたＨｅプラズマ６をフォトレジスト膜４に照射し
てレジスト残留物５を除去し、フォトレジスト膜４のパ
ターン整形を行う。
【００１５】次に、図１（ｃ）に示すように、同一チャ
ンバー内でフォトレジスト膜４をマスクとしてＨｅガス
によるイオンエッチングを行いポリシリコン膜３をパタ
ーニングする。
【００１６】本実施例では、レジスト残留物５を除去す
る際に従来のＡｒガ（原子量＝３９．９）より１桁小さ
い原子量のＨｅガス（原子量＝４．０）を用いてプラズ
マ処理しているためイオンエネルギーが低下し、レジス
ト膜４のエッチングレートを低く抑制することが可能と
なり、従来例のようにレジスト膜４全体が大幅に膜減り
する問題点が解決できる。
【００１７】図２はフォトマスクのパターン寸法（マス
ク寸法という）に対するこのフォトマスクを使用して形
成した素子のパターン寸法の比（デバイス寸法／マスク
寸法）を本発明と従来例について示した図である。
【００１８】図２に示すように、本発明ではレジスト残
留物（スカム）の除去工程におけるフォトレジスト膜の
膜減りを無くすことができ、従って、従来例のように形
成された素子のパターン寸法がマスク寸法（設計寸法）
からずれて、例えば、配線のパターニングで断線不良を
生ずる等の欠点を防止することができる。
【００１９】また、図３に示すように、ウェハー面内に
おけるパターン寸法のばらつきも解消できるという効果
を有する。
【００２０】
【発明の効果】以上、説明したように本発明は、Ｈｅガ
スによるプラズマ処理を用いてレジスト残留物を除去す
ることにより、レジスト膜のエッチングレートを遅く
し、レジスト膜の膜減り量を最小限に抑えることがで
き、フォトマスクの寸法精度を向上させることができる
という効果を有する。
【００２１】また、ウェハー面内でのエッチングレート
の均一性が可能となり、ウェハー面内位置による素子寸
法精度のばらつきを従来技術の０．０７μｍから０．０
１μｍへと改善でき、半導体装置の信頼性を向上させる
ことができるという効果を有する。
【図面の簡単な説明】
【図１】本発明の一実施例を説明するための工程順に示
した断面図。
【図２】マスク寸法に対する素子のパターン寸法比を示
す図。
【図３】ウェハー面内におけるパターン寸法のばらつき
を示す図。
【図４】従来の半導体装置の製造方法の一例を説明する
ための工程順に示した図。
【符号の説明】
１ 半導体基板 ２ 絶縁膜 ３ ポリシリコン膜 ４ フォトレジスト膜 ５ レジスト残留物 ６ Ｈｅプラズマ

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に形成した導電膜上にレジ
    スト膜を塗布して露光・現像する工程と、前記レジスト
    膜に生じたレジスト残留物に平行平板型プラズマ処理装
    置でＨｅガスを用い発生させたプラズマを照射して前記
    レジスト残留物を除去する工程と、前記レジスト膜をマ
    スクとして前記導電膜をドライエッチングしパターニン
    グする工程とを含むことを特徴とする半導体装置の製造
    方法。
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