JPH08204582A - Semiconductor integrated circuit - Google Patents
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- JPH08204582A JPH08204582A JP7006836A JP683695A JPH08204582A JP H08204582 A JPH08204582 A JP H08204582A JP 7006836 A JP7006836 A JP 7006836A JP 683695 A JP683695 A JP 683695A JP H08204582 A JPH08204582 A JP H08204582A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体集積回路に関し、
更に詳しくはトリミング回路を備える半導体集積回路に
関する。トリミング回路は電子回路の機能／動作パラメ
ータの設定、基準電圧発生回路の出力電圧の微調整等の
目的で広く半導体集積回路（ＩＣチップ）に組み込まれ
ている。今日、ＩＣチップの集積度は増す一方であり、
これに伴い論理回路のチップ面積の確保、チップ入出力
端子数の確保は益々困難となっている。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit,
More specifically, it relates to a semiconductor integrated circuit including a trimming circuit. The trimming circuit is widely incorporated in a semiconductor integrated circuit (IC chip) for the purpose of setting functions / operation parameters of an electronic circuit, finely adjusting an output voltage of a reference voltage generating circuit, and the like. Today, the degree of integration of IC chips is increasing,
Accordingly, it is becoming more and more difficult to secure the chip area of the logic circuit and the number of chip input / output terminals.
【０００２】[0002]
【従来の技術】図４は従来の半導体集積回路の回路図
で、図において１は半導体（例えばシリコン）ウエー
ハ、３は該ウエーハ上に設けられた基準電圧発生回路、
５は同じくトリミング回路、Ｓ1 〜Ｓ4 はアナログスイ
ッチ、７はオペレーショナルアンプ（ＡＭＰ）、ＢＰは
チップ入出力信号用のボンディングパッド、ＴＭはチッ
プ入出力端子、Ｐ1 〜Ｐ7 はトリミング制御用の専用パ
ッドである。2. Description of the Related Art FIG. 4 is a circuit diagram of a conventional semiconductor integrated circuit. In the figure, 1 is a semiconductor (for example, silicon) wafer, 3 is a reference voltage generating circuit provided on the wafer,
5 is the same trimming circuit, S 1 to S 4 are analog switches, 7 is an operational amplifier (AMP), BP is a bonding pad for chip input / output signals, TM is a chip input / output terminal, and P 1 to P 7 are for trimming control. It is a dedicated pad.
【０００３】ボンディングパッドＢＰに接続するウエー
ハ１上の配線は不図示の論理回路等に接続している。ま
たボンディングパッドＢＰとチップ入出力端子ＴＭとの
間は針金線等によりワイヤボンディングされている。専
用パッドＰ1 〜Ｐ7 は後述のトリミング処理の際に使用
する。基準電圧発生回路３はこのＩＣチップ内で使用さ
れる基準電圧Ｖref を生成する。ＡＭＰ７の＋側入力端
子の入力電圧をＶinとし、かつＡＭＰ７の−側入力端子
より左側を見たときの抵抗値を夫々ＲA ，ＲB とする
と、出力電圧Ｖref は、 Ｖref ＝（１＋ＲA ／ＲB ）Ｖin で与えられる。The wiring on the wafer 1 connected to the bonding pad BP is connected to a logic circuit or the like (not shown). Further, wire bonding is performed between the bonding pad BP and the chip input / output terminal TM with a wire or the like. The dedicated pads P 1 to P 7 are used in the trimming process described later. The reference voltage generation circuit 3 generates the reference voltage V ref used in this IC chip. The input voltage of AMP7 the + side input terminal and V in, and AMP7 of - s husband resistance when viewed to the left from the side input terminal R A, When R B, the output voltage V ref is, V ref = ( 1 + R A / R B ) V in .
【０００４】この基準電圧発生回路３は、ＩＣチップへ
の給電電圧＋Ｖ＝５Ｖとした場合に、例えばＶref ＝
２．５Ｖを生成する。この場合に、Ｖinは既知であるか
ら、Ｖ ref ＝２．５Ｖを得るためには抵抗比ＲA ／ＲB
を微調整する必要がある。そこで、トリミング回路５で
ヒューズ回路の切断（トリミング）を行い、対応するス
イッチＳ1 〜Ｓ4 をＯＮ又はＯＦＦに固定することによ
り、抵抗比ＲA ／ＲB の設定を行う。因みに、図示の例
ではＳ1 ＝ＯＦＦ，Ｓ2 ＝ＯＮ，Ｓ3 ＝ＯＦＦ，Ｓ4 ＝
ＯＦＦにより、ＲA ＝Ｒf ＋Ｒ1 ，ＲB ＝Ｒ2 ＋Ｒ3 ＋
Ｒ4 である。The reference voltage generating circuit 3 is connected to the IC chip.
Of the power supply voltage + V = 5V, for example, Vref=
Generates 2.5V. In this case, VinIs known
Et V ref= 2.5V to obtain resistance ratio RA/ RB
Need to be fine tuned. Therefore, in the trimming circuit 5
The fuse circuit is cut (trimmed) and the corresponding switch
Itch S1~ SFourBy fixing ON or OFF
Resistance ratio RA/ RBSet. By the way, the example shown
Then S1= OFF, S2= ON, S3= OFF, SFour=
OFF, RA= Rf+ R1, RB= R2+ R3+
RFourIs.
【０００５】図５は従来のトリミング回路の回路図で、
図においてＦＣ1 〜ＦＣ4 はトリミング回路５を構成す
るヒューズ回路、Ｑ11〜Ｑ42はＮチャネルのＭＯＳＦＥ
Ｔ、Ｆ11〜Ｆ42はトリミング用ヒューズ、Ｉ1 〜Ｉ4 は
インバータ回路、ＣＩ1 〜ＣＩ4 は定電流源である。ヒ
ューズ回路ＦＣ1 について説明する。通常の状態（ＩＣ
チップの稼働時）では、パッドＰ1 はＬＯＷレベル、か
つパッドＰ2 はＨＩＧＨレベルにバイアスされることに
より、ＦＥＴＱ11＝ＯＦＦ、ＦＥＴＱ12＝ＯＮの状態と
なる。この状態で、もしヒューズＦ11，Ｆ12が共に切断
されていなければ、定電流源ＣＩ1 の電流はヒューズＦ
11，Ｆ12→ＦＥＴＱ12→抵抗Ｒs のルートでＧＮＤに流
れ込む。これによりインバータ回路Ｉ1 の入力はＬＯＷ
レベルとなる。従って、その出力のスイッチ制御信号Ｃ
ＮＴ１はＨＩＧＨレベルとなり、この場合の図４のスイ
ッチＳ1 は例えばＯＮ状態となる。FIG. 5 is a circuit diagram of a conventional trimming circuit.
In the figure, FC 1 to FC 4 are fuse circuits forming the trimming circuit 5, and Q 11 to Q 42 are N-channel MOSFEs.
T, F 11 ~F 42 trimming fuse, I 1 ~I 4 is an inverter circuit, CI 1 ~CI 4 is a constant current source. The fuse circuit FC 1 will be described. Normal state (IC
During operation of the chip), the pad P 1 is biased to the LOW level and the pad P 2 is biased to the HIGH level, so that the FET Q 11 = OFF and the FET Q 12 = ON. In this state, if the fuses F 11 and F 12 are not blown, the current of the constant current source CI 1 is the fuse F
11 and F 12 → FET Q 12 → flow to GND through the route of resistance R s . As a result, the input of the inverter circuit I 1 is LOW.
Level. Therefore, the switch control signal C at its output
NT1 becomes HIGH level, and the switch S 1 of FIG. 4 in this case is turned on, for example.
【０００６】また、もしヒューズＦ11，Ｆ12が共に切断
されていた場合は、インバータ回路Ｉ1 の入力はＨＩＧ
Ｈレベルとなり、スイッチ制御信号ＣＮＴ１はＬＯＷレ
ベルになる。この場合のスイッチＳ1 はＯＦＦ状態とな
る。ＩＣチップの製造時にはヒューズＦ11，Ｆ12は共に
閉成している。従って、スイッチＳ1 をＯＦＦにしたい
場合は、ヒューズＦ11，Ｆ12を共に切断（トリミング）
する必要がある。ここで、ヒューズＦ11，Ｆ12の双方を
切断するのは、後に導電性の破片等によってヒューズＦ
11又はＦ12の一方が短絡してもヒューズ回路ＦＣ1 とし
ての開放状態を確実なものにするためである。If the fuses F 11 and F 12 are both blown, the input of the inverter circuit I 1 is HIG.
It becomes H level, and the switch control signal CNT1 becomes LOW level. In this case, the switch S 1 is turned off. Both fuses F 11 and F 12 are closed at the time of manufacturing the IC chip. Therefore, when it is desired to turn off the switch S 1 , both the fuses F 11 and F 12 are cut (trimming).
There is a need to. Here, the cutting of both the fuses F 11 and F 12 is performed after the fuse F 11 is cut by a conductive piece or the like.
This is to ensure the open state of the fuse circuit FC 1 even if one of 11 and F 12 is short-circuited.
【０００７】ヒューズＦ11，Ｆ12を切断する時は、外部
より専用パッドＰ1 〜Ｐ4 にプローブ（針金）を接触さ
せることにより、パッドＰ1 ，Ｐ2 にはバイアス電圧
を、かつパッドＰ3 ，Ｐ4 には電源を加える。即ち、ヒ
ューズＦ11を切断する場合は、バイアスＡ＝ＨＩＧＨレ
ベル（ＦＥＴＱ11がＯＮできる状態）、かつバイアスＢ
＝ＬＯＷレベル（ＦＥＴＱ12がＯＮできない状態）にバ
イアスした状態で、専用パッドＰ3 には−８Ｖ、かつ専
用パッドＰ4 には＋５Ｖの電源を加える。これにより、
パッドＰ4 →ヒューズＦ11→ＦＥＴＱ11→パッドＰ3 の
ルートに比較的大きな電流が流れ、ヒューズＦ11が焼き
切れる。次いで、ヒューズＦ12を切断する場合は、逆に
バイアスＡ＝ＬＯＷレベル、かつバイアスＢ＝ＨＩＧＨ
レベルとする。これにより、パッドＰ4 →ヒューズＦ12
→ＦＥＴＱ12→パッドＰ3 のルートに比較的大きな電流
が流れ、ヒューズＦ12が焼き切れる。When the fuses F 11 and F 12 are cut, a probe (wire) is brought into contact with the dedicated pads P 1 to P 4 from the outside so that a bias voltage is applied to the pads P 1 and P 2 and the pad P 1 Power is applied to 3 and P 4 . That is, when the fuse F 11 is blown, the bias A = HIGH level (the state in which the FET Q 11 can be turned on) and the bias B
= In a state of LOW level and bias (FETs Q 12 is a state that can not be ON), the dedicated pad P 3 -8 V, and the dedicated pad P 4 added power of + 5V. This allows
A relatively large current flows through the route of the pad P 4 → fuse F 11 → FET Q 11 → pad P 3 and the fuse F 11 burns out. Next, when the fuse F 12 is cut, on the contrary, the bias A = LOW level and the bias B = HIGH.
Level. As a result, the pad P 4 → the fuse F 12
→ FETQ 12 → A relatively large current flows through the route of the pad P 3 , and the fuse F 12 burns out.
【０００８】他のヒューズ回路ＦＣ2 〜ＦＣ4 について
も同様である。但し、ヒューズＦ21〜Ｆ42を個別に切断
するためには、この例では＋５Ｖを給電するライン（専
用パッド）は共通化できないので、パッドＰ4 〜Ｐ7 が
個別に設けられている。The same applies to the other fuse circuits FC 2 to FC 4 . However, in order to individually cut the fuses F 21 to F 42 , the line (exclusive pad) for supplying +5 V cannot be shared in this example, and therefore the pads P 4 to P 7 are individually provided.
【０００９】[0009]
【発明が解決しようとする課題】上記の如く、従来は、
ヒューズ回路（トリミング対象のビット）毎にトリミン
グ制御用の専用パッドＰ4 〜Ｐ7 を設けていた。このた
めチップ面積のかなりの部分を専用パッドが占有し、論
理回路用のチップ面積を確保できないと言う問題があっ
た。また本来の入出力信号のためのボンディングパッド
用領域も十分に確保できず、必要な入出力端子数を確保
できないという問題があった。As described above, conventionally,
The dedicated pad P 4 to P 7 for trimming control has been provided for each fuse circuit (trimming bits). Therefore, there is a problem that a dedicated pad occupies a considerable part of the chip area, and the chip area for the logic circuit cannot be secured. Further, there is a problem that the bonding pad area for the original input / output signal cannot be sufficiently secured and the required number of input / output terminals cannot be secured.
【００１０】例えば上記トリミング回路５は４ビットの
例であるが、それでも専用パッド数は共通のパッドＰ1
〜Ｐ3 と、個別のパッドＰ4 〜Ｐ7 との合計７個必要に
なる。しかるに、実際の基準電圧発生回路では数ｍＶの
精度にまで電圧を合わせ込むために７ビット程度のトリ
ミング精度が必要となり、この場合の専用パッド数は１
０個必要になる。しかも、トリミングビット（専用パッ
ド）数が増加すれば、トリミングに係るプローバテスト
ＰＴ，ファイナルテストＦＴ等の作業工程数も増加し、
これによりチップの生産性が大幅に低下していた。For example, the trimming circuit 5 is an example of 4 bits, but the number of dedicated pads is still the common pad P 1
And to P 3, a total of seven need for a separate pad P 4 to P 7. However, in the actual reference voltage generation circuit, trimming accuracy of about 7 bits is required to adjust the voltage to the accuracy of several mV, and in this case, the number of dedicated pads is 1.
You need 0 of them. Moreover, if the number of trimming bits (dedicated pads) increases, the number of working steps such as the prober test PT and final test FT related to trimming also increases,
This significantly reduced the chip productivity.
【００１１】本発明の目的は、トリミング用の専用パッ
ド数を削減すると共に、トリミングに係る作業が大幅に
軽減される半導体集積回路を提供することにある。An object of the present invention is to provide a semiconductor integrated circuit in which the number of dedicated pads for trimming is reduced and the work related to trimming is greatly reduced.
【００１２】[0012]
【課題を解決するための手段】上記の課題は図１（Ａ）
の構成により解決される。即ち、本発明（１）の半導体
集積回路は、トリミング回路を備える半導体集積回路に
おいて、チップ端子系又は専用パッドからのシリアルデ
ータを入力して対応するパラレルデータを出力するシリ
アル／パラレル変換部と、シリアル／パラレル変換部の
出力のパラレルデータに従って対応するヒューズ回路を
切断／非切断するトリミング回路部とを備える。[Means for Solving the Problems] The above-mentioned problems are shown in FIG.
It is solved by the configuration of. That is, the semiconductor integrated circuit of the present invention (1) is, in a semiconductor integrated circuit including a trimming circuit, a serial / parallel conversion unit that inputs serial data from a chip terminal system or a dedicated pad and outputs corresponding parallel data, And a trimming circuit section for cutting / non-cutting the corresponding fuse circuit according to the parallel data output from the serial / parallel conversion section.
【００１３】また上記の課題は図１（Ｂ）の構成により
解決される。即ち、本発明（２）の半導体集積回路は、
トリミング回路を備える半導体集積回路において、複数
のチップ端子系又は専用パッドからのパラレルデータを
デコードするデコーダと、デコーダのデコード出力に従
って対応するヒューズ回路を切断／非切断するトリミン
グ回路部とを備える。The above problem can be solved by the structure shown in FIG. That is, the semiconductor integrated circuit of the present invention (2) is
A semiconductor integrated circuit including a trimming circuit includes a decoder that decodes parallel data from a plurality of chip terminal systems or dedicated pads, and a trimming circuit unit that cuts / non-cuts a corresponding fuse circuit according to a decode output of the decoder.
【００１４】また上記の課題は図１（Ｃ）の構成により
解決される。即ち、本発明（３）の半導体集積回路は、
トリミング回路を備える半導体集積回路において、チッ
プ端子系又は専用パッドからのクロック信号を計数する
カウンタと、カウンタの計数値をデコードするデコーダ
と、デコーダのデコード出力に従って対応するヒューズ
回路を切断／非切断するトリミング回路部とを備える。The above problem can be solved by the structure of FIG. That is, the semiconductor integrated circuit of the present invention (3) is
In a semiconductor integrated circuit equipped with a trimming circuit, a counter for counting clock signals from a chip terminal system or a dedicated pad, a decoder for decoding a count value of the counter, and cutting / non-cutting of a corresponding fuse circuit according to the decoded output of the decoder. And a trimming circuit section.
【００１５】[0015]
【作用】図１（Ａ）の本発明（１）の半導体集積回路に
おいては、シリアル／パラレル変換部は非稼働時（製造
時）におけるチップ端子系ＴＭ／ＢＰ又は専用パッドＰ
からのシリアルデータＳＤを入力して対応するパラレル
データＱ1 〜Ｑm を出力する。そして、トリミング回路
部はシリアル／パラレル変換部の出力のパラレルデータ
Ｑ1 〜Ｑm に従って対応するヒューズ回路ＦＣ1 〜ＦＣ
m を切断／非切断する。In the semiconductor integrated circuit of the present invention (1) shown in FIG. 1A, the serial / parallel converter is in the chip terminal system TM / BP or the dedicated pad P when not in operation (manufacturing).
The serial data SD from the above are input and the corresponding parallel data Q 1 to Q m are output. Then, the trimming circuit section uses the corresponding fuse circuits FC 1 to FC according to the parallel data Q 1 to Q m output from the serial / parallel conversion section.
Cut / uncut m .
【００１６】本発明（１）によれば、１つのデータ入力
ラインを利用することで、任意数ｍビット分のトリミン
グを行える。しかも、ｍビット分のトリミングを一斉に
行える。この場合に、データ入力ラインとしては１つの
専用パッドＰが有れば良い。更に、データ入力ラインと
して本来の入力信号のためのチップ端子系（即ち、チッ
プ入力端子ＴＭ又は、モールディング前であればボンデ
ィングパッドＢＰ）を流用することで、上記１つの専用
パッドＰも削除できる。従って、トリミング用の専用パ
ッド数を大幅に削減すると共に、トリミングに係る作業
が大幅に軽減される。According to the present invention (1), by using one data input line, trimming for any number of m bits can be performed. Moreover, trimming for m bits can be performed all at once. In this case, one dedicated pad P may be provided as a data input line. Further, by diverting the chip terminal system (that is, the chip input terminal TM or the bonding pad BP before the molding) for the original input signal as the data input line, the one dedicated pad P can be deleted. Therefore, the number of dedicated pads for trimming is significantly reduced, and the work related to trimming is significantly reduced.
【００１７】また図１（Ｂ）の本発明（２）の半導体集
積回路においては、デコーダは複数のチップ端子系ＴＭ
／ＢＰ又は専用パッドＰからのパラレルデータＤ1 〜Ｄ
n をデコードする。そして、トリミング回路部はデコー
ダのデコード出力Ｑ1 〜Ｑmに従って対応するヒューズ
回路ＦＣ1 〜ＦＣm を切断／非切断する。本発明（２）
によれば、僅かにｎビットのデータ入力ラインを利用す
ることで、ｍ＝２n ビット分のトリミングを行える。ｍ
ビット分のトリミングは個別に行うが、トリミングした
いヒューズ回路のみを指すように入力のパラレルデータ
Ｄ 1 〜Ｄn をセットすれば良いので、作業は極めて簡単
である。The semiconductor device of the present invention (2) shown in FIG.
In the product circuit, the decoder has a plurality of chip terminal systems TM.
/ BP or parallel data D from dedicated pad P1~ D
nTo decode. And the trimming circuit part is
Decode output Q1~ QmCorresponding fuse according to
Circuit FC1~ FCmDisconnect / not disconnect. The present invention (2)
Uses only a few n-bit data input line.
By doing so, m = 2nYou can trim bits. m
Bits are trimmed individually, but trimmed
Input parallel data to indicate only the fuse circuit
D 1~ DnWork is extremely easy because you only need to set
Is.
【００１８】また図１（Ｃ）の本発明（３）の半導体集
積回路においては、カウンタＣＴＲはチップ端子系ＴＭ
／ＢＰ又は専用パッドＰからのクロック信号ＣＬＫを計
数する。デコーダはカウンタＣＴＲの計数値Ｑをデコー
ドする。そして、トリミング回路部はデコーダのデコー
ド出力Ｑ1 〜Ｑm に従って対応するヒューズ回路ＦＣ 1
〜ＦＣm を切断／非切断する。The semiconductor device of the present invention (3) shown in FIG.
In the product circuit, the counter CTR is a chip terminal system TM.
/ BP or clock signal CLK from dedicated pad P
To count. The decoder decodes the count value Q of the counter CTR.
To The trimming circuit section is the decoder
Output Q1~ QmCorresponding fuse circuit FC according to 1
~ FCmDisconnect / not disconnect.
【００１９】本発明（３）によれば、１つのクロック入
力ラインを利用することで、任意数ｍビット分のトリミ
ングを行える。ｍビット分のトリミングは個別に行う
が、トリミングしたいヒューズ回路のみを指すような個
数のクロック信号ＣＬＫを入力すれば良いので、作業は
極めて簡単である。しかも、本発明（１）と同様にトリ
ミング用の専用パッド数を大幅に削減できる。According to the present invention (3), an arbitrary number of m bits can be trimmed by using one clock input line. Although the trimming for m bits is performed individually, the work is extremely simple because it is sufficient to input the number of clock signals CLK indicating only the fuse circuits to be trimmed. Moreover, the number of dedicated pads for trimming can be significantly reduced as in the case of the present invention (1).
【００２０】[0020]
【実施例】以下、添付図面に従って本発明による実施例
を詳細に説明する。なお、全図を通して同一符号は同一
又は相当部分を示すものとする。図２は実施例のトリミ
ング回路の回路図で、図において５１はヒューズ回路
部、５２はシリアル／パラレル（Ｓ／Ｐ）変換部、ＬＶ
Ｃはレベルコンバータである。Embodiments of the present invention will be described in detail below with reference to the accompanying drawings. Note that the same reference numerals indicate the same or corresponding parts throughout the drawings. FIG. 2 is a circuit diagram of the trimming circuit of the embodiment, in which 51 is a fuse circuit section, 52 is a serial / parallel (S / P) conversion section, and LV.
C is a level converter.
【００２１】ヒューズ回路部５１は４つのヒューズ回路
ＦＣ1 〜ＦＣ4 から成っており、その構成及び動作は図
５について上記したものと同様で良い。但し、この実施
例ではドライバ回路Ｄ1 〜Ｄ4 を備えており、これらは
ヒューズＦ11〜Ｆ42を切断するに十分なパワーを出力す
る。各ドライバ回路Ｄ1 〜Ｄ4 は入力がＬＯＷレベルの
時はその出力は開放であり、入力がＨＩＧＨレベルの時
はその出力は例えば＋５Ｖである。The fuse circuit section 51 is composed of four fuse circuits FC 1 to FC 4 , and the configuration and operation thereof may be the same as those described above with reference to FIG. However, in this embodiment, the driver circuits D 1 to D 4 are provided, and these output sufficient power to blow the fuses F 11 to F 42 . The output of each of the driver circuits D 1 to D 4 is open when the input is at the LOW level, and the output is +5 V when the input is at the HIGH level.
【００２２】レベルコンバータＬＶＣは、入力のデータ
信号Ｄ1 ，Ｄ2 の１／０を夫々ＦＥＴＱ11，Ｑ12をＯＮ
／ＯＦＦさせるに必要なバイアス電圧Ａ，Ｂに変換す
る。この場合のデータ信号Ｄ1 ，Ｄ2 の入力ラインとし
ては、例えばＩＣチップ上の他の論理回路（不図示）で
必要となるようなデータ信号Ｄ1 ，Ｄ2 の入力ラインを
流用できる。従って、従来必要とされていた専用パッド
Ｐ1 ，Ｐ2 を削除できる。勿論、専用パッドＰ1 ，Ｐ2
を設けても良い。The level converter LVC turns on 1/0 of the input data signals D 1 and D 2 by turning on the FETs Q 11 and Q 12 , respectively.
The bias voltages A and B required to turn on / off are converted. As the input line of the data signals D 1, D 2 of the case, can be diverted, for example, input line of the data signals D 1, D 2, as required by other logic circuits on the IC chip (not shown). Therefore, the dedicated pads P 1 and P 2 which are conventionally required can be deleted. Of course, the dedicated pads P 1 , P 2
May be provided.
【００２３】なお、好ましくは、レベルコンバータＬＶ
Ｃはテストモード信号ＴＳＴＭのアサートによりデータ
信号Ｄ1 ，Ｄ2 の受付を付勢されるようにする。こうす
れば、このトリミング回路がＩＣチップの稼働時に誤動
作する心配は無い。なお、ＩＣチップの稼働時には、バ
イアスＡ＝ＬＯＷレベル，バイアスＢ＝ＨＩＧＨレベル
である。Preferably, the level converter LV
C asserts the test mode signal TSTM to activate acceptance of the data signals D 1 and D 2 . By so doing, there is no concern that this trimming circuit will malfunction during operation of the IC chip. When the IC chip is in operation, bias A = LOW level and bias B = HIGH level.
【００２４】Ｓ／Ｐ変換部５１は、４ビットのシフトレ
ジスタより成っている。トリミングを行う時は、予め４
ビット分の所定パターンのデータ信号Ｄ3 をクロック信
号ＣＬＫによりシフトレジスタにシリアルインする。こ
のデータ信号Ｄ3 のラインもＩＣチップ上の他の論理回
路で必要となるようなデータ信号Ｄ3 のラインを流用で
きることは言うまでもない。その結果、フリップフロッ
プＦＦ1 〜ＦＦ4 には所望のトリミング制御用ビットパ
ターンが保持される。The S / P converter 51 is composed of a 4-bit shift register. When performing trimming, 4
The data signal D 3 having a predetermined pattern for bits is serially input to the shift register by the clock signal CLK. It goes without saying that they use other lines of the data signal D 3 that is required by the logic circuit on the data signal D 3 also show the line IC chip. As a result, the desired trimming control bit pattern is held in the flip-flops FF 1 to FF 4 .
【００２５】例えばヒューズＦ31，Ｆ32のみを切断した
い場合は、フリップフロップＦＦ1〜ＦＦ4 の各保持パ
ターンはＱ1 ＝０，Ｑ2 ＝０，Ｑ3 ＝１，Ｑ4 ＝０であ
る。これにより、ドライバ回路Ｄ3 のみが＋５Ｖを出力
する。この状態で、共通の専用パッドＰ3 に−８Ｖを印
加し、かつバイアスＡ＝ＨＩＧＨレベル、バイアスＢ＝
ＬＯＷレベルにすると、ヒューズＦ31のみが焼き切れ
る。次にバイアスＡ＝ＬＯＷレベル、バイアスＢ＝ＨＩ
ＧＨレベルにすると、ヒューズＦ32のみが焼き切れる。
一度に２以上のヒューズ回路ＦＣの切断を行いたい場合
は、対応するＦＦの各出力Ｑが夫々「１」となるように
データ信号Ｄ3 を入力すれば良い。For example, when it is desired to cut only the fuses F 31 and F 32 , the holding patterns of the flip-flops FF 1 to FF 4 are Q 1 = 0, Q 2 = 0, Q 3 = 1 and Q 4 = 0. . As a result, only the driver circuit D 3 outputs + 5V. In this state, -8V is applied to the common dedicated pad P 3 , and bias A = HIGH level, bias B =
At the LOW level, only the fuse F 31 is burnt out. Bias A = LOW level, Bias B = HI
At the GH level, only the fuse F 32 is burnt out.
When it is desired to disconnect two or more fuse circuits FC at one time, the data signal D 3 may be input so that each output Q of the corresponding FF becomes “1”.
【００２６】好ましくは、このＳ／Ｐ変換部５１へのデ
ータ入力はテストモード信号ＴＳＴＭにより付勢され、
トリミング後のＳ／Ｐ変換部５１はリセット信号ＲＳＴ
によりリセットされる。かくして、本実施例によれば、
上記の専用パッドＰ1 ，Ｐ2 に加え、専用パッドＰ4 〜
Ｐ7 も削除できる。即ち、専用パッドはＰ3 の一つあれ
ば良い。この実施例は４ビットトリミングの例である
が、トリミングのビット数が幾つに増してもこの関係は
変わらない。Preferably, the data input to the S / P converter 51 is activated by the test mode signal TSTM,
After trimming, the S / P converter 51 resets the reset signal RST.
Is reset by. Thus, according to this embodiment,
In addition to the above-mentioned dedicated pads P 1 and P 2 , the dedicated pads P 4 ~
P 7 can also be deleted. That is, the dedicated pad need only be one of P 3 . This embodiment is an example of 4-bit trimming, but this relationship does not change even if the number of trimming bits is increased.
【００２７】図３は他の実施例のトリミング回路を説明
する図で、図において５３はデコーダ、５４はカウンタ
である。図３（Ａ）は、図２のＳ／Ｐ変換部５１に代え
て、デコーダ５３を使用する場合を示している。この実
施例によりトリミングを行う時は、入力のデータ信号Ｄ
3 ，Ｄ4 によりにデコーダ出力Ｑ1 〜Ｑ4 のうちのトリ
ミングを行いたいヒューズ回路に対応する一つを「１」
にする。例えばＤ3 ＝０，Ｄ4 ＝０にすると、デコーダ
出力Ｑ1 のみが「１」となり、ヒューズＦ11，Ｆ12のみ
を切断できる。次にＤ3 ＝１，Ｄ4 ＝１にすると、デコ
ーダ出力Ｑ4 のみが「１」となり、ヒューズＦ41，Ｆ42
のみを切断できる。この実施例では、１度に１ヒューズ
回路しか切断できないが、切断したいヒューズ回路を指
すようなデータ信号Ｄ3 ，Ｄ4 をセットするだけで良い
ので、トリミング作業が単純かつ簡単である。FIG. 3 illustrates a trimming circuit of another embodiment.
In the figure, 53 is a decoder and 54 is a counter.
Is. 3A is replaced with the S / P conversion unit 51 of FIG.
The decoder 53 is used. This fruit
When trimming is performed according to the embodiment, the input data signal D
3, DFourDecoder output Q by1~ QFourOf the birds
"1" corresponding to the fuse circuit you want to perform
To For example D3= 0, DFour= 0, the decoder
Output Q1Only becomes "1" and fuse F11, F12only
Can be disconnected. Then D3= 1, DFourIf you set = 1
Output QFourOnly becomes "1" and fuse F41, F42
You can disconnect only. In this example, one fuse at a time
Only the circuit can be cut, but specify the fuse circuit you want to cut.
Data signal D3, DFourJust set
So the trimming work is simple and easy.
【００２８】図３（Ｂ）は、図２のＳ／Ｐ変換部５１に
代えて、カウンタ５４及びデコーダ５３を使用する場合
を示している。この実施例によりトリミングを行う時
は、必要数のクロック信号ＣＬＫをカウンタ５４に入力
すれば良い。例えばクロック信号ＣＬＫを１つも入力し
ないと、カウント出力Ｑ＝０によりデコーダ出力Ｑ1 の
みが「１」となる。これにより、ヒューズＦ11，Ｆ12の
みを切断できる。次にクロック信号ＣＬＫを３個入力す
ると、カウント出力Ｑ＝３によりデコーダ出力Ｑ 4 のみ
が「１」となる。これにより、ヒューズＦ41，Ｆ42のみ
を切断できる。この実施例では、クロック信号ＣＬＫの
ラインが利用できれば良いので、多目的広範囲のＩＣチ
ップに適用可能である。FIG. 3B shows the S / P converter 51 of FIG.
Instead, when the counter 54 and the decoder 53 are used
Is shown. When performing trimming according to this embodiment
Inputs the required number of clock signals CLK to the counter 54
Just do it. For example, input one clock signal CLK
If there is no count output Q = 0, the decoder output Q1of
Only "1". This allows the fuse F11, F12of
Can cut only. Next, input three clock signals CLK.
Then, when the count output Q = 3, the decoder output Q Fouronly
Becomes "1". This allows the fuse F41, F42only
Can be disconnected. In this embodiment, the clock signal CLK
As long as you can use the line, you can use a wide variety of IC chips
Applicable to
【００２９】なお、上記実施例では−８Ｖを印加するパ
ッドＰ3 を１つの共通パッドにしたが、逆に＋５Ｖを印
加するパッドＰ4 〜Ｐ7 を１つの共通パッドにするよう
にヒューズ回路部５１を構成しても良いことは明らかで
ある。また、上記実施例では基準電圧発生回路のトリミ
ング回路を説明したが、この種のトリミング回路は電子
回路の様々な機能設定、パラメータ設定等にも利用でき
ることは明らかである。In the above embodiment, the pad P 3 for applying -8V is one common pad. Conversely, the pads P 4 to P 7 for applying + 5V are one common pad. Obviously, 51 may be configured. Further, although the trimming circuit of the reference voltage generating circuit has been described in the above embodiment, it is obvious that this type of trimming circuit can also be used for various function setting, parameter setting and the like of the electronic circuit.
【００３０】また、上記本発明に好適なる実施例を述べ
たが、本発明思想を逸脱しない範囲内で、構成及び制御
の様々な変更が行えることは言うまでも無い。Although the preferred embodiments of the present invention have been described above, it goes without saying that various changes in configuration and control can be made without departing from the spirit of the present invention.
【００３１】[0031]
【発明の効果】以上述べた如く本発明によれば、トリミ
ングのための専用パッド数を大幅に削減でき、もってチ
ップ面積の有効利用が図れる。また、トリミング作業も
大幅に簡略化される。As described above, according to the present invention, the number of dedicated pads for trimming can be significantly reduced, and the chip area can be effectively used. Also, the trimming work is greatly simplified.
【図１】図１は本発明の原理を説明する図である。FIG. 1 is a diagram illustrating the principle of the present invention.
【図２】図２は実施例のトリミング回路の回路図であ
る。FIG. 2 is a circuit diagram of a trimming circuit according to an embodiment.
【図３】図３は他の実施例のトリミング回路を説明する
図である。FIG. 3 is a diagram illustrating a trimming circuit according to another embodiment.
【図４】図４は従来の半導体集積回路の回路図である。FIG. 4 is a circuit diagram of a conventional semiconductor integrated circuit.
【図５】図５は従来のトリミング回路の回路図である。FIG. 5 is a circuit diagram of a conventional trimming circuit.
５１ ヒューズ回路部 ５２ シリアル／パラレル変換部 ５３ デコーダ ５４ カウンタ 51 fuse circuit section 52 serial / parallel conversion section 53 decoder 54 counter
Claims (3)
において、 チップ端子系又は専用パッドからのシリアルデータを入
力して対応するパラレルデータを出力するシリアル／パ
ラレル変換部と、 シリアル／パラレル変換部の出力のパラレルデータに従
って対応するヒューズ回路を切断／非切断するトリミン
グ回路部とを備えることを特徴とする半導体集積回路。1. A semiconductor integrated circuit having a trimming circuit, comprising: a serial / parallel conversion section for inputting serial data from a chip terminal system or a dedicated pad and outputting corresponding parallel data; and an output of the serial / parallel conversion section. A semiconductor integrated circuit comprising: a trimming circuit section for cutting / non-cutting a corresponding fuse circuit according to parallel data.
において、 複数のチップ端子系又は専用パッドからのパラレルデー
タをデコードするデコーダと、 デコーダのデコード出力に従って対応するヒューズ回路
を切断／非切断するトリミング回路部とを備えることを
特徴とする半導体集積回路。2. In a semiconductor integrated circuit having a trimming circuit, a decoder for decoding parallel data from a plurality of chip terminal systems or dedicated pads, and a trimming circuit section for cutting / non-cutting a corresponding fuse circuit according to the decode output of the decoder. A semiconductor integrated circuit comprising:
において、 チップ端子系又は専用パッドからのクロック信号を計数
するカウンタと、 カウンタの計数値をデコードするデコーダと、 デコーダのデコード出力に従って対応するヒューズ回路
を切断／非切断するトリミング回路部とを備えることを
特徴とする半導体集積回路。3. A semiconductor integrated circuit having a trimming circuit, comprising: a counter for counting a clock signal from a chip terminal system or a dedicated pad; a decoder for decoding a count value of the counter; and a fuse circuit corresponding to a decoded output of the decoder. A semiconductor integrated circuit comprising: a trimming circuit section for cutting / non-cutting.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7006836A JPH08204582A (en) | 1995-01-20 | 1995-01-20 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7006836A JPH08204582A (en) | 1995-01-20 | 1995-01-20 | Semiconductor integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08204582A true JPH08204582A (en) | 1996-08-09 |
Family
ID=11649329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7006836A Withdrawn JPH08204582A (en) | 1995-01-20 | 1995-01-20 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08204582A (en) |
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-
1995
- 1995-01-20 JP JP7006836A patent/JPH08204582A/en not_active Withdrawn
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