JPH08204146A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】 トレンチ部に欠陥発生が少なく、蓄積容量部
（キャパシタ部）の電気的特性が良好なトレンチ型ＤＲ
ＡＭの新規な構造を提供する。 【構成】 ｎ⁺ 基板２１とｐ基板２３の間に酸化膜２２
を挟んだＳＯＩ基板を基体とし、ｐ基板２３内に選択ト
ランジスタを形成し、ｐ基板２３からｎ⁺ 基板２１に至
るトレンチ内にプレート電極２４２、キャパシタ酸化膜
２４３、蓄積電極２４４を形成し蓄積容量とし、蓄積電
極２４４と選択トランジスタのソース領域２３１とを電
気的に接続する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は大型計算機の主記憶装置
等に用いられるＭＯＳダイナミックランダム・アクセス
・メモリ（以下ＤＲＡＭという）の新規な構造に関し、
特にトレンチキャパシタセル構造を有したＤＲＡＭに関
する。

【０００２】

【従来の技術】ＭＯＳ・ＤＲＡＭは１個の選択トランジ
スタ（ＭＯＳトランジスタ）と１個の蓄積容量部（キャ
パシタ）で１個の記憶素子を構成し、素子構造が比較的
簡単で高集積化が可能なため、半導体記憶素子の主製品
となっている。

【０００３】ＭＯＳ・ＤＲＡＭの開発は、３年で４倍の
高集積化を続けており、ますます広がるニーズに支えら
れて今後も同様な傾向が続くと考えられる。ＤＲＡＭは
世代を追うごとに微細化が進み、いわゆる“プロセス・
ドライバー”としての役割を果してきている。このよう
な高集積化が行われてきた背景には、種々の技術革新が
行われてきたことがあり、今後もこのような進展なくし
てはＤＲＡＭの発展はあり得ない。セル構造について
は、１ＭＤＲＡＭから４ＭＤＲＡＭへの世代にプレーナ
型からスタック型あるいはトレンチ型というように蓄積
容量部（キャパシタ部）が３次元化された。

【０００４】すなわち、１ＭＤＲＡＭまでは１／２Ｖ_cc
セルプレート方式の採用もあって、１０ｎｍ程度の薄い
酸化膜でも十分な信頼性をもってキャパシタ絶縁膜に使
うことができ、プレーナ構造を維持することができた。
しかし、４ＭＤＲＡＭではセルサイズの縮小化によりキ
ャパシタ面積が平面構造では確保できなくなり、穴を掘
ってこの中にキャパシタを埋め込むトレンチ型や２層構
造のキャパシタをトランジスタの上に積み上げるスタッ
ク型の大きく２種類の３次元キャパシタ構造を採用せざ
せるを得なくなったのである。しかし、スタック型は （ｉ）蓄積電極の拡散層面積がトレンチ型のように大き
くなく、したがってα線によって生成した電子の収集効
率が小さくソフトエラーに対して強い。

【０００５】（ii）穴を掘る、穴側面にドーピングする
などの特殊なプロセスを必要とせず、従来用いられてき
たポリシリコン膜の堆積、エッチング技術が使用でき、
比較的簡単なプロセスで済むこと。

【０００６】等の利点があるが、 （ｉ）いかにトランジスタの上に蓄積電極をはり出させ
ても、ビット線コンタクト部のためにセル面積の一部し
かキャパシタとして使えないことのため、十分な蓄積容
量Ｃ_s を確保できないこと。

【０００７】（ii）トレンチ型に比べ、スタックキャパ
シタをトランジスタ上に積み上げるため、その後のビッ
ト線やＡｌ配線の段差が大きくなり、微細な配線や深い
コンタクトの形成が困難となること。

【０００８】等の欠点を有している。

【０００９】これに対して、トレンチ型では段差が小さ
い等で有利ではあるが、ソフトエラーに対し弱い等の問
題がある。これを解決するため、第１５図に示す様にト
レンチの側面にのみキャパシタを形成し、トレンチの底
部に基板電極を形成するセル・プレート型という方式が
提案されている。この方式を用いると、蓄積電極が基板
で分離されているため、トレンチ間のパンチスルーの問
題がなく高集積化が可能である。

【００１０】

【発明が解決しようとする課題】しかし、このセル・プ
レート構造を形成するには、基板を選択的にエッチング
し、トレンチ（溝）を形成した後、トレンチ底部にイオ
ン注入法等により、例えばリン（Ｐ）を高濃度に注入
し、その後熱処理により熱拡散させ形成する。この部分
は電極として用いるため、低抵抗化が必要で、当然、高
濃度のイオン注入が必要となる。この結果、プロセスが
複雑になるばかりでなく、トレンチ底部にイオン注入の
ダメージが加わり、一次的な結晶欠陥が発生し、あるい
は結晶欠陥の発生しやすい状態になり、さらにその後の
酸化等の熱処理工程で、転位等の結晶欠陥やその他の２
次的な結晶欠陥が発生し、歩留り低下の要因になってい
る。

【００１１】上記問題点を鑑み、本発明は簡単な工程
で、高歩留りで製造可能な新規なトレンチ型ＤＲＡＭの
構造を提供することである。

【００１２】本発明の別の目的はトレンチ底部等に結晶
欠陥の発生しないセルプレートを有するトレンチ型ＤＲ
ＡＭの新規な構造を提供することである。

【００１３】本発明のさらに別の目的は、トレンチを深
くしなくても蓄積容量を増大させることが可能な新規な
ＤＲＡＭの構造を提供することである。

【００１４】

【課題を解決するための手段】前記課題を解決するため
に、本発明は図１〜図５に示すように第１導電型高不純
物密度の第１の半導体基板２１と、第２導電型の第２の
半導体基板２３との間に誘電体膜２２を挟んだ誘電体分
離基板を基体とする１セルを１個のトランジスタと１個
の蓄積容量部とで構成するＤＲＡＭであって、この選択
トランジスタが該第２の半導体基板２３の表面に形成さ
れ、各選択トランジスタのソース領域に接続される蓄積
容量部が第２の半導体基板２３の表面から、誘電体膜２
２を貫通し、第１の半導体基板２１に達する溝部の内部
の第１のポリシリコン膜２４２、キャパシタ酸化膜２４
３、第２のポリシリコン膜２４１とにより構成されてい
る部分を少なく共具備することを特徴とする。第１のポ
リシリコン膜はプレート電極であり、共通電極となり、
第２のポリシリコン膜は蓄積電極となり、選択トランジ
スタのソース領域に接続される。第１および第２のポリ
シリコン膜はいずれも不純物を添加したいわゆるドープ
ド・ポリシリコン（ＤＯＰＯＳ）である。

【００１５】なお、図１、図２において第１のポリシリ
コン２４２とトレンチ内壁の間にトレンチ内壁酸化膜２
４１が形成されて図示されているが、トレンチ内壁酸化
膜２４１は図３〜図５に示すように省略可能である。

【００１６】好ましくは、第１の半導体基板２１の比抵
抗が０．０２Ωｃｍ以下であること、より好ましくはリ
ン、ヒ素、あるいはボロンの添加された０．００６Ωｃ
ｍ以下のシリコン基板であることである。

【００１７】より好ましくは、図６に示すように溝部の
幅が前記第１の半導体基板２１における幅の方が、前記
誘電体層２２および、前記第２の半導体基板２３におけ
る幅よりも大きいことである。図６の構造は図７〜図１
２に示す方法によって容易に製造できる。

【００１８】

【作用】本発明の特徴によれば、第１の半導体基板が、
いわゆるセルプレートの役割をはたすので、イオン注入
によって図１５に示すような埋め込みセルプレート電極
１３を形成する必要がなくなり、イオン注入のダメージ
によるプロセス誘起欠陥もなくなる。したがって、トレ
ンチ内に形成した蓄積容量（キャパシタ）の酸化膜耐圧
が向上し、キャパシタ部におけるリーク電流も少なくな
る。

【００１９】また図６に示すような壷形状にすることに
より、表面積が増大しキャパシタ容量を増大することが
可能となる。

【００２０】

【実施例】本発明の第１の実施例として、セル・プレー
ト型のトレンチ構造のＤＲＡＭを図１に示す。図１にお
いて基板は、いわゆるＳＤＢ（Silicon Direct Bondin
g）法と称せられるウェーハ接着技術によるＳＯＩ（Sil
icon On Insulator：誘電体分離基板）基板で、支持基
板２１にリン（Ｐ）を１０¹⁹ atoms／ｃｍ³ ドープした
ＣＺ・ｎ型基板（ρ＝０．００６Ωｃｍ）を用いた。ま
た、活性層側の基板２３はボロンをドープしたＣＺ・ｐ
型基板２３（ρ＝４Ωｃｍ）である。活性層側の基板２
３に５００ｎｍの熱酸化膜２２を形成し、鏡面研摩した
前記の支持基板２１と接着（いわゆる貼り合わせ）後１
１００℃で熱処理し、活性層の厚さを０．４μｍに加工
しＳＤＢ−ＳＯＩ基板とした。ＳＩＭＯＸ（Separation
by IMplanted OXygen）法によりＳＯＩ基板を形成して
もよい。この場合はｎ⁺ 基板の表面から２×１０¹⁸ｃｍ
^-2のドーズ量で０⁺ イオンを４００keV でイオン打ち込
みし、１３２５℃で、５時間程度熱処理し、その後酸化
膜の上のＳｉ層にｐ層を形成すればよい。

【００２１】次に、このＳＯＩ基板を用い、素子分離工
程、蓄積容量部（トレンチキャパシタ）形成工程、選択
トランジスタ形成工程、及び金属配線の形成工程等を行
い、セル・プレート型のＤＲＡＭを形成した。

【００２２】図１における代表的なトレンチの深さは７
μｍ、トレンチの径は１μｍであるが、これはＤＲＡＭ
の仕様により、必要となるトレンチキャパシタ容量に応
じて任意に選べばよい。トレンチの内部に厚さ１００ｎ
ｍの鞘型のプレート電極となるトレンチ内第１ポリシリ
コン膜２４２、厚さ２０ｎｍのキャパシタ酸化膜２４
３、厚さ４００ｎｍの蓄積電極となるトレンチ内第２ポ
リシリコン２４４でＤＲＡＭの蓄積容量を形成してい
る。トレンチ内第２ポリシリコン２４４はスイッチ用Ｍ
ＯＳトランジスタ（選択トランジスタ）のｎ⁺ ソース領
域２３１と電気的に接続されている。選択トランジスタ
はｐ型基板２３の表面に形成されたｎ⁺ 領域２３１をソ
ース領域２３１、ｎ⁺ 領域２３２をドレイン領域２３
２、ｎ⁺ 領域２３１とｎ⁺ 領域２３２の間のｐ型基板２
３の表面に形成されたゲート酸化膜２９、およびゲート
酸化膜２９の上のポリシリコンゲート電極２５から形成
される。ポリシリコンゲート電極２５はワード線２５を
兼ねている。ｎ⁺ 領域２３２とビット線２３３が電気的
に接続されている。なお、第１および第２のポリシリコ
ン膜、あよびポリシリコンゲート電極は不純物を添加し
たいわゆるドープドポリシリコン（ＤＯＰＯＳ）であ
る。

【００２３】図２は本発明の第２の実施例で、ソース領
域２３１、ドレイン領域２３２がｐ型基板２３の厚み
０．４μｍより薄い０．２５μｍとした高速スイッチン
グ用ＤＲＡＭの場合である。ビット線２３３をＡｌ等の
金属とした場合はＡｌのドレイン領域２３２へのスパイ
ク等の金属・半導体界面における固相反応が問題となろ
うが、基本的にはこのような工程上の問題が生じなけれ
ば、ドレイン領域２３２はさらに浅くしてもよい。

【００２４】図１および図２においてはトレンチ内壁と
トレンチ内第１ポリシリコン２４２の間に鞘型のトレン
チ内壁酸化膜２４１が形成されているが、このトレンチ
内壁酸化膜は製造工程上の都合により形成されているの
であって、必ずしも必要ではない。図３は、このトレン
チ内壁酸化膜２４１を省略した本発明の第３の実施例で
あり、他は第１の実施例と同様である。

【００２５】なお、より高速動作させるためには蓄積電
極２４４はＤＯＰＯＳ単体よりも多層膜とし、たとえば
中心部分にＷＳｉ₂ ，ＭｏＳｉ₂ ，ＴｉＳｉ₂ 等の高融
点金属のシリサイドを含んだポリサイド構造とすること
が好ましい。

【００２６】図４は本発明の第４の実施例に係るＤＲＡ
Ｍの断面構造で、メモリのユニットセルとユニットセル
の間の分離領域をほぼ完全にフィールド酸化膜２６で埋
めてしまった場合である。図４では、右と左のトレンチ
の間のｐ型基板２３は完全にフィールド酸化膜２６に置
き換えられている。こうすることにより、各セル間のリ
ーク電流は減少し、またワード線等の配線容量も小さく
なる。

【００２７】図５は本発明の第５の実施例に係るＤＲＡ
Ｍの断面図で、ＳＯＩ構造における酸化膜２２の厚みを
６μｍと厚くし、ほぼトレンチの側壁を完全に酸化膜で
形成した場合である。セル間のリーク電流が減少し、ま
た選択トランジスタの寄生容量も減少し高速動作が可能
となる。ＤＲＡＭに限らず、ＳＯＩ構造を用いた半導体
装置の共通の問題点として、ＳＯＩ構造に起因するリー
ク電流の問題があるが、第５の実施例においてはＳＤＢ
法における接着面がスイッチングトランジスタ（選択ト
ランジスタ）から十分遠くに形成されており、リーク電
流は極めて小さい。第４の実施例と同様に、第５の実施
例においても分離領域を完全にフィールド酸化膜２６と
してもよい。

【００２８】図６は本発明の第６の実施例に係るＤＲＡ
Ｍの断面図で、蓄積容量を大きくするための構造で、た
とえば２５６ＭＤＲＡＭ等に好適なセル構造である。Ｄ
ＲＡＭの集積度を上げる上での一つの問題点は蓄積容量
Ｃ_s をいかに大きくするかという点であるが、本発明の
第６の実施例によれば、従来活用されていなかった選択
トランジスタの裏側の領域が使用可能となる。いわゆる
スタック型を選択トランジスタの裏型に形成することも
可能となる。すなわち、図６に示すようにＳＯＩ構造を
利用して、トレンチの下部の溝幅を上部より拡げた壷形
をしている。蓄積容量Ｃ_s は表面積に比例するわけであ
るが、面積は２乗則で増大するので、図６の構造によ
り、蓄積容量Ｃ_s は飛躍的に増大する。図示はしていな
いが、図６の壷の中に蓄積電極を多層としたフィン（Ｆ
ｉｎ）構造とすればさらに容量は増大する。従来のトレ
ンチ構造では容量を大きくするためにはトレンチを深く
する必要があったが、トレンチ形状のアスペクト比を考
えれば、トレンチ深さには限界があるが、本発明の第６
の実施例によれば、トレンチを深くする必要はなく、製
造が容易である。

【００２９】本発明の第６実施例の構造は図７〜図１２
に示すような製造方法によれば製造できる。

【００３０】（１）まず、前述したようにＳＤＢ法によ
り、図７に示すようなＳＯＩ構造を形成し、さらにＬＯ
ＣＯＳ法等を用いて分離領域近傍にフィールド酸化膜２
６を形成する。

【００３１】（２）次に、フォトリソグラフィを用い、
トレンチ形成予定部分以外にフォトレジストを形成し図
８に示すようにＣＦ₄ ，ＣＦ₄ ／Ｈ₂ あるいはＣ₃ Ｆ₈
等を用いたＥＣＲあるいはＲＩＥエッチングでフィール
ド酸化膜をエッチングし、さらに、酸化膜をマスクとし
て、ＣＦ₄ ，ＳＦ₆ ，ＣＢｒＦ₃ ，ＳｉＣｌ₄ ，あるい
はＣＣｌ₄ 等によるＲＩＥ又はＥＣＲイオンエッチング
によりトレンチ２４を形成する。トレンチエッチング時
に基板を−１１０℃〜−１３０℃に冷却することも有効
である。

【００３２】（３）次に、図９に示すようにＳＯＩ構造
の酸化膜２２、およびフィールド酸化膜２６をマスクと
してケミカルドライエッチング、あるいはウェットエッ
チングによりｎ型支持基板２１をアンダーカットが生じ
るように、たとえば１μｍオーバーエッチングする。

【００３３】（４）次に、図１０に示すように減圧ＣＶ
Ｄで鞘型のプレート電極２４２となるドープドポリシリ
コン（ＤＯＰＯＳ）膜を１００ｎｍ形成し、熱酸化によ
り厚さ２０ｎｍのキャパシタ酸化膜２４３を形成し、さ
らにトレンチ（壺）を埋め込むように蓄積電極２４４と
なるＤＯＰＯＳ膜を減圧ＣＶＤで行なう。キャパシタ酸
化膜２４３も減圧ＣＶＤを用い、ＤＯＰＯＳ膜２４２、
キャパシタ酸化膜２４３、ＤＯＰＯＳ膜２４４の連続Ｃ
ＶＤでもよい。なお、別の方法としてＤＯＰＯＳ膜２４
２をＣＶＤ後、トレンチ（壺）内にフォトレジストを埋
め込み、ＤＯＰＯＳ膜２４２をエッチバックしてから熱
酸化膜２４３を形成してもよい。このＤＯＰＯＳ膜２４
２のエッチバックは後述の図１１，図１２で示すように
ソース領域とコンタクト可能なように壺の入口付近のＤ
ＯＰＯＳ膜２４２もエッチバックするのが好ましい。

【００３４】（５）次に図１１に示すように選択トラン
ジスタのソース領域と蓄積電極２４４のコンタクトを取
るために、ＤＯＰＯＳ膜２４２，２４４、酸化膜２４
３，２６をフォトリソグラフィーおよびＲＩＥを用いエ
ッチバックする。

【００３５】（６）次に、エッチバックした表面に５０
ｎｍ程度のＳｉＯ₂ をＣＶＤし、壺の入口付近のＳｉＯ
₂ 膜にコンタクトホールを開孔し、さらにＤＯＰＯＳ２
４４を追加ＣＶＤし壺内のＤＯＰＯＳ２４４と接続し、
その後フォトリソグラフィー、およびＲＩＥを用いて図
１２に示すようなパターンに形成する。

【００３６】（７）この後の工程は通常のＭＯＳプロセ
スで選択トランジスタを形成する工程であり、詳細は省
略するが、たとえば、ポリシリコンゲート電極２５を形
成し、セルフアライメント工程によりソース領域２３
１、ドレイン領域２３２を形成し、その上に絶縁膜１６
を堆積し、その絶縁膜１６にビット線取り出し用コンタ
クトホールを開孔し、ビット線２３３の配線を行なえば
図６に示すＤＲＡＭが完成する。

【００３７】なお、以上の説明ではｎ⁺ 型支持基板２１
を用い、選択トランジスタをｎチャンネルＭＯＳＦＥＴ
とした場合で説明したが、導電型を全部逆にして、ｐ⁺
型支持基板を用いて、選択トランジスタをｐチャンネル
ＭＯＳＦＥＴとしてもよい。さらに、ｎ⁺ 型支持基板２
１を用い、ｐ型基板２３の内部にｎウェルを形成してＣ
ＭＯＳ構成のＤＲＡＭとしても良い。

【００３８】

【発明の効果】本発明により製造したＤＲＡＭについて
その製造歩留を、従来技術による結果と共に図１３に示
す。従来例に比べ本発明によれば全体に高歩留りになっ
ていることがわかる。これは本発明ではセルプレート電
極形成のプロセスが省略でき、プロセス要因による歩留
りの低下を小さくできることと、従来技術のようにトレ
ンチ底部にイオン注入を必要としないため、トレンチ底
部の欠陥密度が極めて低いためである。図１４は本発明
によるＤＲＡＭおよび従来例によるＤＲＡＭにおいてそ
れぞれで形成されたトレンチ部の断面を選択エッチング
し、その表面を走査型電子顕微鏡（ＳＥＭ）にて、トレ
ンチ周辺、特にトレンチ底部を中心にエッチピットを観
察した結果である。従来例ではセル・プレート電極の形
成に高濃度のイオン注入を行なう必要がある。この結果
トレンチ底部を中心にイオン注入のダメージ（結晶の損
傷部）が入り、転位等の結晶欠陥が生じ易い状態にあ
る。このため、後工程の酸化等でストレスが加わり欠陥
発生するものである。これに対し本発明では、高濃度層
のセル・プレート電極の形成をイオン注入で行なわない
ためイオン注入ダメージはなく結晶欠陥の発生が少ない
ことがわかる。

【００３９】したがって本発明によれば、パンチスル
ー、ソフトエラー等に強く、高集積化が可能なセル・プ
レート電極方式のトレンチキャパシタ型ＤＲＡＭのセル
・プレート電極を欠陥の発生を伴うことなく容易に、か
つ高歩留りで形成できる。

【００４０】さらに本発明によれば、トレンチの深さを
深くしなくても蓄積容量Ｃ_s の増大が可能で、ＤＲＡＭ
の集積度の増大が容易にできる。しかもトレンチ内の欠
陥の発生もないので、生産性が向上する。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るＤＲＡＭの断面構
造。

【図２】本発明の第２の実施例に係るＤＲＡＭの断面構
造。

【図３】本発明の第３の実施例に係るＤＲＡＭの断面構
造。

【図４】本発明の第４の実施例に係るＤＲＡＭの断面構
造。

【図５】本発明の第５の実施例に係るＤＲＡＭの断面構
造。

【図６】本発明の第６の実施例に係るＤＲＡＭの断面構
造。

【図７】本発明の第６の実施例に係るＤＲＡＭの製造方
法を説明する断面図（その１）。

【図８】本発明の第６の実施例に係るＤＲＡＭの製造方
法を説明する断面図（その２）。

【図９】本発明の第６の実施例に係るＤＲＡＭの製造方
法を説明する断面図（その３）。

【図１０】本発明の第６の実施例に係るＤＲＡＭの製造
方法を説明する断面図（その４）。

【図１１】本発明の第６の実施例に係るＤＲＡＭの製造
方法を説明する断面図（その５）。

【図１２】本発明の第６の実施例に係るＤＲＡＭの製造
方法を説明する断面図（その６）。

【図１３】本発明と従来例との歩留りの比較図。

【図１４】本発明と従来例との欠陥密度の比較図。

【図１５】従来のＤＲＡＭの断面図。

【符号の説明】

１１ ｐ型基板 １３ 埋め込みセルプレート電極 １５，２６ 素子分離（フィールド酸化膜） １６ 絶縁膜 ２１ 第１の半導体基板（ｎ⁺ 基板） ２２ 誘電体膜（ＳＯＩ酸化膜） ２３ 第２の半導体基板（ｐ基板） ２５ ワード線 ２９ ゲート酸化膜 ２３１ ソース領域 ２３２ ドレイン領域 ２３３ ビット線 ２４１ トレンチ内壁酸化膜 ２４２ 第１のポリシリコン膜（プレート電極） ２４３ キャパシタ酸化膜 ２４４ 第２のポリシリコン膜（蓄積電極）

Claims (3)

【特許請求の範囲】
1. 【請求項１】 第１導電型高不純物密度の第１の半導体
   基板と、第２導電型の第２の半導体基板との間に誘電体
   膜を挟んだ誘電体分離基板を用いたＤＲＡＭであって、 該ＤＲＡＭは、１個のトランジスタと１個の蓄積容量部
   とからなる単位記憶素子を多数配列して構成され、 該選択トランジスタが該第２の半導体基板の表面に形成
   され、該蓄積容量部が該第２の半導体基板の表面から、
   該誘電体膜を貫通し、該第１の半導体基板に達する溝部
   の内部の第１のポリシリコン膜、キャパシタ酸化膜、第
   ２のポリシリコン膜とにより構成されている部分を少な
   く共具備することを特徴とする半導体装置。
2. 【請求項２】 前記第１の半導体基板の比抵抗が０．０
   ２Ωｃｍ以下であることを特徴とする請求項１記載の半
   導体装置。
3. 【請求項３】 前記溝部の幅が前記第１の半導体基板に
   おける幅の方が、前記誘電体層および、前記第２の半導
   体基板における幅よりも大きいことを特徴とする請求項
   １又は２記載の半導体装置。