JP3137091B2 - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
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Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に関し、特に、酸化膜の膜厚を変化させて、書込
及び消去速度並びにメモリセルの信頼性を向上すること
ができる不揮発性半導体記憶装置の製造方法に関する。
憶装置に関し、特に、酸化膜の膜厚を変化させて、書込
及び消去速度並びにメモリセルの信頼性を向上すること
ができる不揮発性半導体記憶装置の製造方法に関する。
【０００２】
【従来の技術】従来、電気的に記憶装置の書き込み及び
消去をすることができる不揮発性半導体記憶装置におい
ては、その書込及び消去速度の向上が要求されており、
酸化膜の膜厚を変化させることにより書込及び消去の速
度を向上させると共に、メモリの信頼性の向上を図った
種々の不揮発性半導体記憶装置が提案されている（特開
平１−２１１９７９号公報、特開平４−３４８０８１号
公報、特開平６−６９５１６号公報、特開平６−２８３
７２１号公報等）。
消去をすることができる不揮発性半導体記憶装置におい
ては、その書込及び消去速度の向上が要求されており、
酸化膜の膜厚を変化させることにより書込及び消去の速
度を向上させると共に、メモリの信頼性の向上を図った
種々の不揮発性半導体記憶装置が提案されている（特開
平１−２１１９７９号公報、特開平４−３４８０８１号
公報、特開平６−６９５１６号公報、特開平６−２８３
７２１号公報等）。
【０００３】図１３乃至図１４は、特開平６−２８３７
２１号公報に開示された従来の不揮発性半導体記憶装置
の製造工程を工程順に示す断面図である。図１３（ａ）
に示すように、リソグラフィを用いる既知の方法にて基
板１０１上に素子分離１０２を形成する。図１３（ｂ）
に示すように、トンネル膜１０３となるシリコン酸化膜
を形成する。図１３（ｃ）に示すように、フローティン
グゲート電極１０４となるポリシリコン膜と、コントロ
ールゲート電極−フローティングゲート電極間の容量膜
１０５となるシリコン酸化膜とシリコン窒化膜とシリコ
ン酸化膜を順次成長した膜構造を有するＯＮＯ膜を形成
する。図１３（ｄ）に示すように、リソグラフィによっ
てＯＮＯ膜とポリシリコン膜をパターニングし、リン又
は砒素等のイオンの注入によってソース１０７及びドレ
イン領域１０８を形成する。図１４（ａ）に示すよう
に、ドレイン領域１０８側だけマスク１０６で覆い、ソ
ース領域１０７にイオンを注入することにより、ソース
領域１０７を高耐圧構造にする。図１４（ｂ）に示すよ
うに、レジスト１０６を除去して、拡散層上及びフロー
ティングゲート電極１０４の側面を酸化する。図１４
（ｃ）に示すように、コントロールゲート電極１０９と
なるポリシリコン膜を形成し、コントロールゲート電極
１０９、容量膜１０５、フローティングゲート電極１０
４の順でパターニングすることにより、不揮発性半導体
記憶装置１００が形成される。
２１号公報に開示された従来の不揮発性半導体記憶装置
の製造工程を工程順に示す断面図である。図１３（ａ）
に示すように、リソグラフィを用いる既知の方法にて基
板１０１上に素子分離１０２を形成する。図１３（ｂ）
に示すように、トンネル膜１０３となるシリコン酸化膜
を形成する。図１３（ｃ）に示すように、フローティン
グゲート電極１０４となるポリシリコン膜と、コントロ
ールゲート電極−フローティングゲート電極間の容量膜
１０５となるシリコン酸化膜とシリコン窒化膜とシリコ
ン酸化膜を順次成長した膜構造を有するＯＮＯ膜を形成
する。図１３（ｄ）に示すように、リソグラフィによっ
てＯＮＯ膜とポリシリコン膜をパターニングし、リン又
は砒素等のイオンの注入によってソース１０７及びドレ
イン領域１０８を形成する。図１４（ａ）に示すよう
に、ドレイン領域１０８側だけマスク１０６で覆い、ソ
ース領域１０７にイオンを注入することにより、ソース
領域１０７を高耐圧構造にする。図１４（ｂ）に示すよ
うに、レジスト１０６を除去して、拡散層上及びフロー
ティングゲート電極１０４の側面を酸化する。図１４
（ｃ）に示すように、コントロールゲート電極１０９と
なるポリシリコン膜を形成し、コントロールゲート電極
１０９、容量膜１０５、フローティングゲート電極１０
４の順でパターニングすることにより、不揮発性半導体
記憶装置１００が形成される。
【０００４】不揮発性半導体記憶装置１００の構造及び
その製造方法に関し、特に、フローティングゲート電極
１０４とドレイン領域１０８のオーバーラップ領域での
酸化膜を厚くして保持特性を向上させ、書込又は消去す
る場合の高電圧耐性を向上させる。また、ゲート酸化膜
形成後、チャネル部上に窒化膜を設け、狭くしたフロー
ティングゲート電極１０４間を埋めるようにして酸化膜
を厚く成長させ、エッチバックする。これで、フローテ
ィングゲート電極１０４間は厚い酸化膜が残り、ドレイ
ン領域上はフローティングゲート電極１０４側面にサイ
ドウォールが形成されて、その中央部に向かって酸化膜
が薄くなる。この後、窒化膜を除去してポリシリコン膜
を成長させて、パターニングすることでフローティング
ゲート電極１０４、容量膜１０５及びコントロールゲー
ト電極１０９を形成する。
その製造方法に関し、特に、フローティングゲート電極
１０４とドレイン領域１０８のオーバーラップ領域での
酸化膜を厚くして保持特性を向上させ、書込又は消去す
る場合の高電圧耐性を向上させる。また、ゲート酸化膜
形成後、チャネル部上に窒化膜を設け、狭くしたフロー
ティングゲート電極１０４間を埋めるようにして酸化膜
を厚く成長させ、エッチバックする。これで、フローテ
ィングゲート電極１０４間は厚い酸化膜が残り、ドレイ
ン領域上はフローティングゲート電極１０４側面にサイ
ドウォールが形成されて、その中央部に向かって酸化膜
が薄くなる。この後、窒化膜を除去してポリシリコン膜
を成長させて、パターニングすることでフローティング
ゲート電極１０４、容量膜１０５及びコントロールゲー
ト電極１０９を形成する。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
不揮発性半導体記憶装置では、フローティングゲート電
極とドレイン領域の間のトンネル膜に掛かる電圧を十分
高くできないため、書込速度が遅いという問題点があっ
た。
不揮発性半導体記憶装置では、フローティングゲート電
極とドレイン領域の間のトンネル膜に掛かる電圧を十分
高くできないため、書込速度が遅いという問題点があっ
た。
【０００６】また、ドレイン領域端部でフローティング
ゲート電極とドレイン領域がオーバーラップしているた
め、バンド間トンネル起因のホールによるメモリセルの
劣化が起きやすいために、メモリセルの信頼性が低いと
いう問題点があった。
ゲート電極とドレイン領域がオーバーラップしているた
め、バンド間トンネル起因のホールによるメモリセルの
劣化が起きやすいために、メモリセルの信頼性が低いと
いう問題点があった。
【０００７】本発明は、かかる問題点に鑑みてなされた
ものであって、書込速度を速くすることができると共
に、メモリセルの信頼性を向上することができる不揮発
性半導体装置の製造方法を提供することを目的とする。
ものであって、書込速度を速くすることができると共
に、メモリセルの信頼性を向上することができる不揮発
性半導体装置の製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、半導体基板上に選択的に素子分離絶縁膜
を形成する工程と、半導体基板及び素子分離絶縁膜上に
窒化膜を形成し、前記窒化膜をチャネルとなる領域上と
素子分離絶縁膜上に残存するようにパターニングする工
程と、前記窒化膜をマスクとしてイオン注入することに
より半導体基板表面にソース及びドレイン領域を形成す
る工程と、前記窒化膜の側面にサイドウォールを形成す
る工程と、前記窒化膜を除去し、前記チャネル上にゲー
ト絶縁膜を形成する工程と、前記ゲート絶縁膜より薄い
トンネル絶縁膜を前記ドレイン領域に形成する工程と、
を有することを特徴とする。
の製造方法は、半導体基板上に選択的に素子分離絶縁膜
を形成する工程と、半導体基板及び素子分離絶縁膜上に
窒化膜を形成し、前記窒化膜をチャネルとなる領域上と
素子分離絶縁膜上に残存するようにパターニングする工
程と、前記窒化膜をマスクとしてイオン注入することに
より半導体基板表面にソース及びドレイン領域を形成す
る工程と、前記窒化膜の側面にサイドウォールを形成す
る工程と、前記窒化膜を除去し、前記チャネル上にゲー
ト絶縁膜を形成する工程と、前記ゲート絶縁膜より薄い
トンネル絶縁膜を前記ドレイン領域に形成する工程と、
を有することを特徴とする。
【０００９】
【００１０】
【００１１】
【００１２】本発明においては、前記トンネル絶縁膜を
形成する工程の後に、ゲート用ポリシリコン膜を形成す
る工程と、層間絶縁膜を形成する工程と、上部ポリシリ
コン膜を形成する工程と、上部ポリシリコン膜に凹部を
設け、この凹部の内壁にサイドウォールを形成する工程
と、前記上部ポリシリコン膜をマスクに層間絶縁膜をエ
ッチングする工程と、前記層間絶縁層をマスクにゲート
用ポリシリコン膜をエッチングすると共に、上部ポリシ
リコン膜をエッチングする工程とを有することが好まし
い。
形成する工程の後に、ゲート用ポリシリコン膜を形成す
る工程と、層間絶縁膜を形成する工程と、上部ポリシリ
コン膜を形成する工程と、上部ポリシリコン膜に凹部を
設け、この凹部の内壁にサイドウォールを形成する工程
と、前記上部ポリシリコン膜をマスクに層間絶縁膜をエ
ッチングする工程と、前記層間絶縁層をマスクにゲート
用ポリシリコン膜をエッチングすると共に、上部ポリシ
リコン膜をエッチングする工程とを有することが好まし
い。
【００１３】また、本発明によれば、前記ドレイン領域
を形成する工程は、前記トンネル絶縁膜に整合する位置
に第１のドレイン領域を形成し、この第１のドレイン領
域とドーズ量が異なり前記第１のドレイン領域を取り囲
むように第２のドレイン領域を形成する工程とすること
もできる。
を形成する工程は、前記トンネル絶縁膜に整合する位置
に第１のドレイン領域を形成し、この第１のドレイン領
域とドーズ量が異なり前記第１のドレイン領域を取り囲
むように第２のドレイン領域を形成する工程とすること
もできる。
【００１４】更に、本発明によれば、前記窒化膜がチャ
ネルとなる領域上と素子分離絶縁膜上に残るようにパタ
ーニングする工程は、前記素子分離膜上に形成される窒
化膜と前記素子形成領域に形成される窒化膜との間隔を
前記素子形成領域に形成される窒化膜の同士の間隔より
も狭く形成される工程としてもよい。
ネルとなる領域上と素子分離絶縁膜上に残るようにパタ
ーニングする工程は、前記素子分離膜上に形成される窒
化膜と前記素子形成領域に形成される窒化膜との間隔を
前記素子形成領域に形成される窒化膜の同士の間隔より
も狭く形成される工程としてもよい。
【００１５】本発明においては、前記ドレイン領域の一
部と前記フローティングゲート電極との間に形成され前
記ゲート絶縁膜より薄いトンネル絶縁膜とを形成し、前
記ドレイン領域の他の領域と前記フローティングゲート
電極との間には、前記トンネル絶縁膜より厚い絶縁膜を
形成することにより、書込消去の速度を速くすることが
できる。
部と前記フローティングゲート電極との間に形成され前
記ゲート絶縁膜より薄いトンネル絶縁膜とを形成し、前
記ドレイン領域の他の領域と前記フローティングゲート
電極との間には、前記トンネル絶縁膜より厚い絶縁膜を
形成することにより、書込消去の速度を速くすることが
できる。
【００１６】また、本発明においては、前記ドレイン領
域の他の領域と前記フローティングゲート電極との間に
は、前記トンネル絶縁膜より厚い絶縁膜を形成すること
により、フローティングゲート電極とドレイン領域とに
オーバーラップする領域が空乏層から離れ、バンド間ト
ンネル電流が発生しにくくなるため、信頼性が向上する
と共に、メモリセルの寿命を長くすることができる。
域の他の領域と前記フローティングゲート電極との間に
は、前記トンネル絶縁膜より厚い絶縁膜を形成すること
により、フローティングゲート電極とドレイン領域とに
オーバーラップする領域が空乏層から離れ、バンド間ト
ンネル電流が発生しにくくなるため、信頼性が向上する
と共に、メモリセルの寿命を長くすることができる。
【００１７】
【発明の実施の形態】以下、本発明の実施例に係る不揮
発性半導体記憶装置について、添付の図面を参照して具
体的に説明する。図１は、本発明の第１実施例に係る不
揮発性半導体記憶装置のメモリセルを示す断面図であ
る。図２は、本発明に係る第１実施例の不揮発性半導体
記憶装置の模式図である。
発性半導体記憶装置について、添付の図面を参照して具
体的に説明する。図１は、本発明の第１実施例に係る不
揮発性半導体記憶装置のメモリセルを示す断面図であ
る。図２は、本発明に係る第１実施例の不揮発性半導体
記憶装置の模式図である。
【００１８】図１に示すように、本実施例のメモリセル
１０は、半導体基板２と、この半導体基板２上に選択的
に素子分離絶縁膜３が形成されている。この素子分離絶
縁膜３により区画された素子形成領域の半導体基板２表
面にソース領域４及びドレイン領域５が形成されてい
る。更に、半導体基板２上に形成されたフローティング
ゲート電極２４と、ソース領域４とドレイン領域５との
間のチャネル領域２３とフローティングゲート電極２４
との間に設けられたゲート絶縁膜１４及びチャネルゲー
ト電極１４ａと、ドレイン領域５の一部とフローティン
グゲート電極２４との間に形成されゲート絶縁膜１４よ
り薄いトンネル絶縁膜１５が形成されている。更に、フ
ローティングゲート電極２４はＯＮＯ膜２２で絶縁さ
れ、その上にコントロールゲート電極６が形成されてい
る。
１０は、半導体基板２と、この半導体基板２上に選択的
に素子分離絶縁膜３が形成されている。この素子分離絶
縁膜３により区画された素子形成領域の半導体基板２表
面にソース領域４及びドレイン領域５が形成されてい
る。更に、半導体基板２上に形成されたフローティング
ゲート電極２４と、ソース領域４とドレイン領域５との
間のチャネル領域２３とフローティングゲート電極２４
との間に設けられたゲート絶縁膜１４及びチャネルゲー
ト電極１４ａと、ドレイン領域５の一部とフローティン
グゲート電極２４との間に形成されゲート絶縁膜１４よ
り薄いトンネル絶縁膜１５が形成されている。更に、フ
ローティングゲート電極２４はＯＮＯ膜２２で絶縁さ
れ、その上にコントロールゲート電極６が形成されてい
る。
【００１９】また、図２に示すように、本実施例に係る
メモリセル１０は、不揮発性半導体記憶装置１に設けら
れる。例えば、１６乃至１２８個からなる複数のメモリ
セル１０が不揮発性半導体装置１にソースコンタクト８
及びビットコンタクト９とを介してコントロールゲート
電極又はセレクトゲートに接続されている。また、メモ
リセル１０は副ビット線と副ソース線を共有し、副ビッ
ト線はセレクトトランジスタを介して主ビット線に接続
されている。副ソース線はセレクトトランジスタを介さ
ず主ソース線に接続されている。副ソース線を中心に副
ビット線が両側に位置し、それぞれの副ビット線に接続
されたメモリセルが中心の副ソース線を共有することに
よって面積を小さくしている。
メモリセル１０は、不揮発性半導体記憶装置１に設けら
れる。例えば、１６乃至１２８個からなる複数のメモリ
セル１０が不揮発性半導体装置１にソースコンタクト８
及びビットコンタクト９とを介してコントロールゲート
電極又はセレクトゲートに接続されている。また、メモ
リセル１０は副ビット線と副ソース線を共有し、副ビッ
ト線はセレクトトランジスタを介して主ビット線に接続
されている。副ソース線はセレクトトランジスタを介さ
ず主ソース線に接続されている。副ソース線を中心に副
ビット線が両側に位置し、それぞれの副ビット線に接続
されたメモリセルが中心の副ソース線を共有することに
よって面積を小さくしている。
【００２０】上述の構成にすることにより、ドレイン領
域５上の中心部分だけがトンネル絶縁膜１５として薄い
シリコン酸化膜を形成し、その他のドレイン領域５は、
トンネル絶縁膜１５よりも厚いシリコン酸化膜で覆われ
る構成にすることができる。ドレイン領域５の中心部分
のトンネル絶縁膜１５は、薄いために高い電圧を掛ける
ことができるために、メモリセル１０への書込消去の速
度を速くすることができる。
域５上の中心部分だけがトンネル絶縁膜１５として薄い
シリコン酸化膜を形成し、その他のドレイン領域５は、
トンネル絶縁膜１５よりも厚いシリコン酸化膜で覆われ
る構成にすることができる。ドレイン領域５の中心部分
のトンネル絶縁膜１５は、薄いために高い電圧を掛ける
ことができるために、メモリセル１０への書込消去の速
度を速くすることができる。
【００２１】次に、本発明に係る実施例の不揮発性半導
体記憶装置の製造方法について説明する。図３乃至図１
１は本発明に係る実施例の不揮発性半導体記憶装置の製
造方法を工程順に示す断面図である。
体記憶装置の製造方法について説明する。図３乃至図１
１は本発明に係る実施例の不揮発性半導体記憶装置の製
造方法を工程順に示す断面図である。
【００２２】図３に示すように、半導体基板２上に既知
の方法で素子分離絶縁膜３を形成した後、素子分離絶縁
膜３により区画された素子形成領域に、絶縁膜１１とし
て例えば、膜厚が１５０乃至２５０Åのシリコン酸化膜
を成膜する。この絶縁膜１１の上に、窒化膜１２とし
て、例えば、膜厚が１０００乃至３０００Åのシリコン
窒化膜を成膜する。
の方法で素子分離絶縁膜３を形成した後、素子分離絶縁
膜３により区画された素子形成領域に、絶縁膜１１とし
て例えば、膜厚が１５０乃至２５０Åのシリコン酸化膜
を成膜する。この絶縁膜１１の上に、窒化膜１２とし
て、例えば、膜厚が１０００乃至３０００Åのシリコン
窒化膜を成膜する。
【００２３】図４に示すように、次に、窒化膜１２の上
に所定の形状のレジストマスク１３を形成する。このレ
ジストマスク１３を使用して、後にチャネル２３となる
領域の上と、素子分離絶縁膜３の上に残るように窒化膜
１２をパターニングした後に、レジストマスク１３を除
去する。そして、ソース領域４及びドレイン領域５とな
る領域にリン又は砒素等のイオンを注入することにより
ソース領域４及びドレイン領域５を形成する。この場
合、チャネル２３上のシリコン窒化膜１２である第１窒
化膜１２ａの間隔は、素子分離絶縁膜３上の第２窒化膜
１２ｂとチャネル２３上の第１窒化膜１２ａの間隔より
も狭くなるように形成することが好ましい。具体的に
は、チャネル２３上の第１窒化膜１２ａの間隔を例え
ば、０．３μｍにし、チャネル２３上の第１窒化膜１２
ａと素子分離酸化３膜上の第２窒化膜１２ｂとの間隔は
例えば、０．４μｍとする。
に所定の形状のレジストマスク１３を形成する。このレ
ジストマスク１３を使用して、後にチャネル２３となる
領域の上と、素子分離絶縁膜３の上に残るように窒化膜
１２をパターニングした後に、レジストマスク１３を除
去する。そして、ソース領域４及びドレイン領域５とな
る領域にリン又は砒素等のイオンを注入することにより
ソース領域４及びドレイン領域５を形成する。この場
合、チャネル２３上のシリコン窒化膜１２である第１窒
化膜１２ａの間隔は、素子分離絶縁膜３上の第２窒化膜
１２ｂとチャネル２３上の第１窒化膜１２ａの間隔より
も狭くなるように形成することが好ましい。具体的に
は、チャネル２３上の第１窒化膜１２ａの間隔を例え
ば、０．３μｍにし、チャネル２３上の第１窒化膜１２
ａと素子分離酸化３膜上の第２窒化膜１２ｂとの間隔は
例えば、０．４μｍとする。
【００２４】次に、図５に示すように、レジスト１３を
除去した後、例えば、膜厚が１０００乃至２０００Åの
ゲート絶縁膜１４をＣＶＤ法によって成長させてエッチ
バックをする。これにより、第１及び第２窒化膜１２
ａ、１２ｂの周囲にはシリコン酸化膜からなるサイドウ
ォールが形成される。この場合、ソース領域４上には厚
いゲート絶縁膜１４が残り、ドレイン領域５上は中心部
分だけゲート絶縁膜１４が除去され、他のドレイン領域
５は厚いゲート絶縁膜１４に覆われた状態になる。即
ち、ドレイン領域５は、シリコン酸化膜の厚く形成され
た領域と薄いシリコン酸化膜が形成される領域とに別れ
る。
除去した後、例えば、膜厚が１０００乃至２０００Åの
ゲート絶縁膜１４をＣＶＤ法によって成長させてエッチ
バックをする。これにより、第１及び第２窒化膜１２
ａ、１２ｂの周囲にはシリコン酸化膜からなるサイドウ
ォールが形成される。この場合、ソース領域４上には厚
いゲート絶縁膜１４が残り、ドレイン領域５上は中心部
分だけゲート絶縁膜１４が除去され、他のドレイン領域
５は厚いゲート絶縁膜１４に覆われた状態になる。即
ち、ドレイン領域５は、シリコン酸化膜の厚く形成され
た領域と薄いシリコン酸化膜が形成される領域とに別れ
る。
【００２５】次に、図６に示すように、例えば、１００
Å程度の熱酸化を行い、第１及び第２窒化膜１２ａ、１
２ｂ並びにチャネル２３上に形成されたゲート絶縁膜１
４の一部を除去した後に、全面を酸化する。そして、レ
ジストマスク（図示せず）によってドレイン領域５の中
心付近の酸化膜を除去し、レジストマスクを剥離した後
に再度酸化することによりトンネル酸化膜１５が形成さ
れる。この場合には、最初の酸化と２回目の酸化を併せ
てチャネル２３上には例えば、膜厚が１５０乃至３００
Åのチャネルゲート絶縁膜１４ａが形成され、２回目の
酸化によりドレイン領域５の中心付近にトンネル絶縁膜
１５として、例えば、膜厚が８０乃至１２０Åのシリコ
ン酸化膜が形成される。また、ドレイン領域５の中心付
近のシリコン酸化膜は予め薄く形成されているために、
チャネル２３領域のみ覆うようにして、エッチング時間
を調整することにより、容易にドレイン領域５の中心付
近のみをエッチングすることができる。
Å程度の熱酸化を行い、第１及び第２窒化膜１２ａ、１
２ｂ並びにチャネル２３上に形成されたゲート絶縁膜１
４の一部を除去した後に、全面を酸化する。そして、レ
ジストマスク（図示せず）によってドレイン領域５の中
心付近の酸化膜を除去し、レジストマスクを剥離した後
に再度酸化することによりトンネル酸化膜１５が形成さ
れる。この場合には、最初の酸化と２回目の酸化を併せ
てチャネル２３上には例えば、膜厚が１５０乃至３００
Åのチャネルゲート絶縁膜１４ａが形成され、２回目の
酸化によりドレイン領域５の中心付近にトンネル絶縁膜
１５として、例えば、膜厚が８０乃至１２０Åのシリコ
ン酸化膜が形成される。また、ドレイン領域５の中心付
近のシリコン酸化膜は予め薄く形成されているために、
チャネル２３領域のみ覆うようにして、エッチング時間
を調整することにより、容易にドレイン領域５の中心付
近のみをエッチングすることができる。
【００２６】次に、図７に示すように、例えば、膜厚が
１０００乃至２０００Åのゲート用ポリシリコン膜１６
を成膜し、その上に、シリコン酸化膜からなる例えば、
膜厚が１００乃至３００Åの層間絶縁膜１７及び例え
ば、膜厚が１０００Å以上の上部ポリシリコン膜１８を
成膜する。図８に示すように、次にレジストマスク（図
示せず）により、上部ポリシリコン膜１８をエッチング
して凹部１９が設けられる。図９に示すように、次に、
再度ポリシリコン膜を成長させてエッチバックすること
により、凹部１９の内壁にポリシリコン膜からなるサイ
ドウォール２０を形成する。
１０００乃至２０００Åのゲート用ポリシリコン膜１６
を成膜し、その上に、シリコン酸化膜からなる例えば、
膜厚が１００乃至３００Åの層間絶縁膜１７及び例え
ば、膜厚が１０００Å以上の上部ポリシリコン膜１８を
成膜する。図８に示すように、次にレジストマスク（図
示せず）により、上部ポリシリコン膜１８をエッチング
して凹部１９が設けられる。図９に示すように、次に、
再度ポリシリコン膜を成長させてエッチバックすること
により、凹部１９の内壁にポリシリコン膜からなるサイ
ドウォール２０を形成する。
【００２７】次に、図１０に示すように、上部ポリシリ
コン膜１８をマスクに層間絶縁膜１７をエッチングす
る。次に上部ポリシリコン膜１８とゲート用ポリシリコ
ン膜１６を同時にエッチングして、ゲート絶縁膜１４ま
で達するホール２１が設けられる。
コン膜１８をマスクに層間絶縁膜１７をエッチングす
る。次に上部ポリシリコン膜１８とゲート用ポリシリコ
ン膜１６を同時にエッチングして、ゲート絶縁膜１４ま
で達するホール２１が設けられる。
【００２８】図１１に示すように、次にゲート用ポリシ
リコン膜１６上の酸化膜を除去した後、ＳｉＯ2膜、Ｓ
ｉ3Ｎ2膜及びＳｉＯ2膜からなるＯＮＯ膜２２を形成す
る。これにより、ＯＮＯ膜２２に囲まれた領域は、フロ
ーティングゲート電極２４となる。
リコン膜１６上の酸化膜を除去した後、ＳｉＯ2膜、Ｓ
ｉ3Ｎ2膜及びＳｉＯ2膜からなるＯＮＯ膜２２を形成す
る。これにより、ＯＮＯ膜２２に囲まれた領域は、フロ
ーティングゲート電極２４となる。
【００２９】次に、コントロールゲート電極６として、
ポリシリコン膜をホール２１が埋まるように成長させた
後、ゲート用ポリシリコン膜１６、ＯＮＯ膜２２、上部
ポリシリコン膜１８を同時にエッチングすることによ
り、図１に示すメモリセル１０が形成される。なお、コ
ントロールゲート電極６の低抵抗化のために、ポリシリ
コン膜を成長した後に、シリサイドを形成しても良く、
具体的にはタングステンシリサイド等である。
ポリシリコン膜をホール２１が埋まるように成長させた
後、ゲート用ポリシリコン膜１６、ＯＮＯ膜２２、上部
ポリシリコン膜１８を同時にエッチングすることによ
り、図１に示すメモリセル１０が形成される。なお、コ
ントロールゲート電極６の低抵抗化のために、ポリシリ
コン膜を成長した後に、シリサイドを形成しても良く、
具体的にはタングステンシリサイド等である。
【００３０】これにより、予め素子分離絶縁膜３上の第
１窒化膜１２ａの間隔は、第２窒化膜１２ｂとチャネル
２３上の第１窒化膜１２ａの間隔よりも狭くなるように
形成し、ゲート絶縁膜１４の一部であるチャネル２３上
のチャネルゲート絶縁膜１５よりもドレイン領域５上の
中心部分だけをトンネル絶縁膜１５として薄いシリコン
酸化膜を形成し、その他のドレイン領域５は、トンネル
絶縁膜１５よりも厚いシリコン酸化膜で覆われる構成に
することができる。従って、ドレイン領域５の中心部分
のトンネル絶縁膜１５は、薄いために高い電圧を掛ける
ことができるために、メモリセル１０への書込消去の速
度を速くすることができる。
１窒化膜１２ａの間隔は、第２窒化膜１２ｂとチャネル
２３上の第１窒化膜１２ａの間隔よりも狭くなるように
形成し、ゲート絶縁膜１４の一部であるチャネル２３上
のチャネルゲート絶縁膜１５よりもドレイン領域５上の
中心部分だけをトンネル絶縁膜１５として薄いシリコン
酸化膜を形成し、その他のドレイン領域５は、トンネル
絶縁膜１５よりも厚いシリコン酸化膜で覆われる構成に
することができる。従って、ドレイン領域５の中心部分
のトンネル絶縁膜１５は、薄いために高い電圧を掛ける
ことができるために、メモリセル１０への書込消去の速
度を速くすることができる。
【００３１】次に、上述の製造工程により製造されたメ
モリセルの書込動作について説明する。コントロールゲ
ート電極６に例えば、−９Ｖの負電圧、ドレイン領域５
に例えば、４Ｖの正電圧を掛けることにより、ファウラ
ー・ノルドハイム（以下、ＦＮという。）トンネル電流
を発生させて、フローティングゲート電極２４からドレ
イン領域５へ電子を引き抜くことを書込とする。また、
コントロールゲート電極６に例えば、１２Ｖの正電圧、
ドレイン領域５をグランドとすることにより、ＦＮトン
ネル電流を発生させてドレイン領域５側からフローティ
ングゲート電極２４に電子を注入することを消去とす
る。
モリセルの書込動作について説明する。コントロールゲ
ート電極６に例えば、−９Ｖの負電圧、ドレイン領域５
に例えば、４Ｖの正電圧を掛けることにより、ファウラ
ー・ノルドハイム（以下、ＦＮという。）トンネル電流
を発生させて、フローティングゲート電極２４からドレ
イン領域５へ電子を引き抜くことを書込とする。また、
コントロールゲート電極６に例えば、１２Ｖの正電圧、
ドレイン領域５をグランドとすることにより、ＦＮトン
ネル電流を発生させてドレイン領域５側からフローティ
ングゲート電極２４に電子を注入することを消去とす
る。
【００３２】書込時に、非選択セルにはドレインディス
ターブ又はゲートディスターブが掛かるが、ワード線を
共有する複数のメモリセルを同時に書き込むことによ
り、ゲートディスターブが掛かる時間を短くしている。
これは同時メモリセル１bit当たりの書込速度の向上に
もつながっている。ドレインディスターブについては、
複数のメモリセル毎に選択トランジスタを形成して、主
ビット線と副ビット線に分け、書込する場合に副ビット
線も同時に選択することにより、ドレインディスターブ
の掛かる時間を短くしている。
ターブ又はゲートディスターブが掛かるが、ワード線を
共有する複数のメモリセルを同時に書き込むことによ
り、ゲートディスターブが掛かる時間を短くしている。
これは同時メモリセル１bit当たりの書込速度の向上に
もつながっている。ドレインディスターブについては、
複数のメモリセル毎に選択トランジスタを形成して、主
ビット線と副ビット線に分け、書込する場合に副ビット
線も同時に選択することにより、ドレインディスターブ
の掛かる時間を短くしている。
【００３３】データの読み出しはコントロールゲート電
極６に例えば、３Ｖの正電圧、ドレイン領域５に例え
ば、１Ｖの正電圧を掛け、チャネル２３領域に電流が流
れるかどうかでデータの０又は１を判定する。
極６に例えば、３Ｖの正電圧、ドレイン領域５に例え
ば、１Ｖの正電圧を掛け、チャネル２３領域に電流が流
れるかどうかでデータの０又は１を判定する。
【００３４】また、本実施例によれば、抵抗を下げるた
めにシリサイドを形成したが、このシリサイドはタング
ステンシリサイドに限定されるものではなく、コバルト
シリサイド、チタンシリサイド又はニッケルシリサイド
等としてもよい。
めにシリサイドを形成したが、このシリサイドはタング
ステンシリサイドに限定されるものではなく、コバルト
シリサイド、チタンシリサイド又はニッケルシリサイド
等としてもよい。
【００３５】更に、本実施例によれば、予め素子分離絶
縁膜３上の第２窒化膜１２ｂとチャネル２３上の第１窒
化膜１２ａとの間隔と、チャネル２３上の窒化膜１２ａ
間の間隔を調整しているために、ドレイン領域５の中心
部分だけがゲート絶縁膜１４に覆われることがなく、残
りの中心部分以外のドレイン領域５がトンネル絶縁膜と
比較して膜厚が厚いゲート絶縁膜１４に覆われる構造と
することもできる。
縁膜３上の第２窒化膜１２ｂとチャネル２３上の第１窒
化膜１２ａとの間隔と、チャネル２３上の窒化膜１２ａ
間の間隔を調整しているために、ドレイン領域５の中心
部分だけがゲート絶縁膜１４に覆われることがなく、残
りの中心部分以外のドレイン領域５がトンネル絶縁膜と
比較して膜厚が厚いゲート絶縁膜１４に覆われる構造と
することもできる。
【００３６】次に、本発明の第２実施例について説明す
る。図１２は、本発明に係る第２実施例の不揮発性半導
体記憶装置のメモリセルを示す断面図である。なお、本
発明の第１実施例を示す図１乃至図１１と同一構成に
は、同一符号を付してその詳細な説明は省略する。
る。図１２は、本発明に係る第２実施例の不揮発性半導
体記憶装置のメモリセルを示す断面図である。なお、本
発明の第１実施例を示す図１乃至図１１と同一構成に
は、同一符号を付してその詳細な説明は省略する。
【００３７】本実施例に係る不揮発性半導体記憶装置１
に設けられるメモリセルアレイ１０は、第１実施例と比
較して、ドレイン領域５の構造が異なる点が相違してい
るだけで、他の構成は同一である。本実施例において
は、ドレイン領域５は、第１のドレイン領域５ａと第２
のドレイン領域５ｂとからなる二重構造になっている。
第１のドレイン領域５ａは、トンネル絶縁膜に整合する
位置に形成され、第２のドレイン領域５ｂは、第１のド
レイン領域を取り囲むように形成されている。第１のド
レインと第２のドレイン領域では、ドーズ量が異なり第
１のドレイン領域５ｂの方が第２のドレイン領域５ａよ
りもドーズ量が多い。
に設けられるメモリセルアレイ１０は、第１実施例と比
較して、ドレイン領域５の構造が異なる点が相違してい
るだけで、他の構成は同一である。本実施例において
は、ドレイン領域５は、第１のドレイン領域５ａと第２
のドレイン領域５ｂとからなる二重構造になっている。
第１のドレイン領域５ａは、トンネル絶縁膜に整合する
位置に形成され、第２のドレイン領域５ｂは、第１のド
レイン領域を取り囲むように形成されている。第１のド
レインと第２のドレイン領域では、ドーズ量が異なり第
１のドレイン領域５ｂの方が第２のドレイン領域５ａよ
りもドーズ量が多い。
【００３８】次に、第２実施例に係る不揮発性記憶装置
１の製造方法について説明する。図３乃至図５に示すよ
うに、トンネル絶縁膜１５を形成する工程までは第１実
施例と同じである。その後、ゲート絶縁膜１４を除去し
て再度酸化し、レジストマスク（図示せず）によって、
ドレイン領域５側のゲート絶縁膜１４が薄い領域のゲー
ト絶縁膜１４をエッチングする前に、ドレイン領域５へ
高ドーズかつ低エネルギーの砒素注入を行うことによっ
て形成する。この場合には、第１実施例で注入した砒素
よりも、内側に分布するように砒素の注入エネルギーを
低くし、注入量は多くする。これにより、ドーズ量の異
なる２重構造のドレイン領域５を得ることができる。ド
レイン領域５形成後のメモリセル１０の製造方法は、第
１実施例と同じである。
１の製造方法について説明する。図３乃至図５に示すよ
うに、トンネル絶縁膜１５を形成する工程までは第１実
施例と同じである。その後、ゲート絶縁膜１４を除去し
て再度酸化し、レジストマスク（図示せず）によって、
ドレイン領域５側のゲート絶縁膜１４が薄い領域のゲー
ト絶縁膜１４をエッチングする前に、ドレイン領域５へ
高ドーズかつ低エネルギーの砒素注入を行うことによっ
て形成する。この場合には、第１実施例で注入した砒素
よりも、内側に分布するように砒素の注入エネルギーを
低くし、注入量は多くする。これにより、ドーズ量の異
なる２重構造のドレイン領域５を得ることができる。ド
レイン領域５形成後のメモリセル１０の製造方法は、第
１実施例と同じである。
【００３９】本実施例においては、ドレイン領域５をド
ーズ量の異なる二重構造とし、トンネル絶縁膜の下に高
濃度ドーズ領域を形成することにより、フローティング
ゲート電極２４とドレイン領域５とのオーバーラップの
部分の不純物濃度を、ドレイン領域５耐圧を気にせず高
くすることができる。よって、空乏層の発生を抑えて、
トンネル絶縁膜１５に効率よく電圧を掛けることができ
るために書込速度を上げることができる。
ーズ量の異なる二重構造とし、トンネル絶縁膜の下に高
濃度ドーズ領域を形成することにより、フローティング
ゲート電極２４とドレイン領域５とのオーバーラップの
部分の不純物濃度を、ドレイン領域５耐圧を気にせず高
くすることができる。よって、空乏層の発生を抑えて、
トンネル絶縁膜１５に効率よく電圧を掛けることができ
るために書込速度を上げることができる。
【００４０】
【実施例】以下、本発明の実施例に係る不揮発性半導体
記憶装置を製造し、そのトンネル絶縁膜に掛かる電圧を
計算した結果について、その比較例による結果と比較し
て具体的に説明する。
記憶装置を製造し、そのトンネル絶縁膜に掛かる電圧を
計算した結果について、その比較例による結果と比較し
て具体的に説明する。
【００４１】本実施例において、ＦＮトンネル電流を使
用して書込を行う場合の書込速度は、ＦＮトンネル電流
を流すシリコン酸化膜（トンネル絶縁膜）に掛かる電界
の強さによって決まる。その電界の強さはフローティン
グゲート電極とコントロールゲート電極、ドレイン領
域、ソース領域及びチャネルの容量結合の強さによって
決まる。
用して書込を行う場合の書込速度は、ＦＮトンネル電流
を流すシリコン酸化膜（トンネル絶縁膜）に掛かる電界
の強さによって決まる。その電界の強さはフローティン
グゲート電極とコントロールゲート電極、ドレイン領
域、ソース領域及びチャネルの容量結合の強さによって
決まる。
【００４２】コントロールゲート電極−フローティング
ゲート電極間容量をＣfc、ドレイン領域−フローティン
グゲート電極間容量をＣfd、ソース領域−フローティン
グゲート電極間容量をＣfs、チャネル−フローティング
ゲート電極間容量をＣfsubとし、フローティングゲート
電極の電位をＶfg、コントロールゲート電極の電位をＶ
cg、ドレイン領域の電位をＶd、ソース領域の電位をＶ
s、チャネルの電位をＶsubとすると、Ｑ（フローティン
グゲート電極中の電荷量）は、下記の数式１を満たす。
ゲート電極間容量をＣfc、ドレイン領域−フローティン
グゲート電極間容量をＣfd、ソース領域−フローティン
グゲート電極間容量をＣfs、チャネル−フローティング
ゲート電極間容量をＣfsubとし、フローティングゲート
電極の電位をＶfg、コントロールゲート電極の電位をＶ
cg、ドレイン領域の電位をＶd、ソース領域の電位をＶ
s、チャネルの電位をＶsubとすると、Ｑ（フローティン
グゲート電極中の電荷量）は、下記の数式１を満たす。
【００４３】
【数１】Ｃfd（Ｖfg−Ｖd）＋Ｃfc（Ｖfg−Ｖcg）＋Ｃf
s（Ｖfg−Ｖs）＋Ｃfsub（Ｖfg−Ｖsub）＝Ｑ ここで、書込を行う場合は、ソース領域とチャネルの電
位は０にするので、数式１は、下記に示す数式２に書き
換えることができる。
s（Ｖfg−Ｖs）＋Ｃfsub（Ｖfg−Ｖsub）＝Ｑ ここで、書込を行う場合は、ソース領域とチャネルの電
位は０にするので、数式１は、下記に示す数式２に書き
換えることができる。
【００４４】
【数１】 Ｖfg＝（ＣfdＶd＋ＣfcＶcg＋Ｑ）／Ｃtot Ｃtot＝Ｃfd＋Ｃfc＋Ｃfs＋Ｃfsub 次に、本発明に係る不揮発性半導体記憶装置と従来の不
揮発性半導体記憶装置の比較を行うために、トンネル絶
縁膜に掛かる電圧を計算する。本発明に係る不揮発性半
導体記憶装置において、チャネル長を０．２５μｍ、ド
レイン領域幅を０．３５μｍ、トンネル領域長さを０．
０５μｍ、ソース領域上のフローティングゲート電極の
高さを０．１５μｍ、素子分離絶縁膜上のフローティン
グゲート電極の高さを０．２５μｍ、トンネルゲート酸
化膜の厚さを８０Å、チャネル部分の膜厚を２００Å、
ＯＮＯ膜のシリコン酸化膜換算膜厚を１２０Åとし、簡
単のためソース領域とチャネルを一つにまとめ、Ｑ＝０
の場合を考えると、下記数式３のように示される。
揮発性半導体記憶装置の比較を行うために、トンネル絶
縁膜に掛かる電圧を計算する。本発明に係る不揮発性半
導体記憶装置において、チャネル長を０．２５μｍ、ド
レイン領域幅を０．３５μｍ、トンネル領域長さを０．
０５μｍ、ソース領域上のフローティングゲート電極の
高さを０．１５μｍ、素子分離絶縁膜上のフローティン
グゲート電極の高さを０．２５μｍ、トンネルゲート酸
化膜の厚さを８０Å、チャネル部分の膜厚を２００Å、
ＯＮＯ膜のシリコン酸化膜換算膜厚を１２０Åとし、簡
単のためソース領域とチャネルを一つにまとめ、Ｑ＝０
の場合を考えると、下記数式３のように示される。
【００４５】
【数３】 Ｖfg＝（0.05／0.008×Ｖd＋1.2/0.012×Ｖcg）／（1.2／0.012＋0.05／0.008＋ 0.25／0.02） ＝（Ｖd＋16Ｖcg）／19 ここで、コントロールゲート電極に掛かる電圧を−８
Ｖ、ドレイン領域に掛かる電圧を４Ｖとすると、トンネ
ル絶縁膜に掛かる電圧｜Ｖfg−Ｖd｜は、下記数式４の
ように求めることができる。
Ｖ、ドレイン領域に掛かる電圧を４Ｖとすると、トンネ
ル絶縁膜に掛かる電圧｜Ｖfg−Ｖd｜は、下記数式４の
ように求めることができる。
【００４６】
【数４】 ｜Ｖfg−Ｖd｜＝｜（4＋16×（-8））／19−4｜＝10.5Ｖ・・・ 一方、従来の不揮発性半導体装置では、素子分離上でも
ソース領域上でもフローティングゲート電極の高さは
０．１５μｍと変わらず、チャネル領域に接してドレイ
ン領域とフローティングゲート電極とのオーバーラップ
が形成されている。従って、フローティングゲート電極
２４の電圧は、下記数式５のように計算される。
ソース領域上でもフローティングゲート電極の高さは
０．１５μｍと変わらず、チャネル領域に接してドレイ
ン領域とフローティングゲート電極とのオーバーラップ
が形成されている。従って、フローティングゲート電極
２４の電圧は、下記数式５のように計算される。
【００４７】
【数５】 Ｖfg＝（0.05／0.008×Ｖd＋1.1/0.012×Ｖcg）／（1.1／0.012＋0.05／0.008＋ 0.20／0.008） ＝（3Ｖd＋44Ｖcg）／59 更に、本発明に係る不揮発性半導体装置と同様な条件で
トンネル絶縁膜に掛かる電圧｜Ｖfg−Ｖd｜を求める
と、下記数式６のように計算される。
トンネル絶縁膜に掛かる電圧｜Ｖfg−Ｖd｜を求める
と、下記数式６のように計算される。
【００４８】
【数６】 ｜Ｖfg−Ｖd｜＝｜（3×4＋44×（-8））／59−4｜＝9.76Ｖ・・・ 実際には及びの電圧は拡散層内のバンドを曲げた
り、空乏層を引き延ばしたりするのにも使われるため、
トンネル絶縁膜に掛かる電圧はこれより低くなる。従来
例ではフローティングゲート電極とドレイン領域のオー
バーラップは、ドレイン領域の端で行われるため、この
オーバーラップの大部分の不純物濃度は低く、空乏層が
延びやすくなっているため、上記の計算結果の大部分
は、空乏層が延びることに使われる。一方、本発明の不
揮発性半導体記憶装置では、フローティングゲート電極
はドレイン領域の不純物濃度の高いところでのみオーバ
ーラップしているので、空乏層の発生が抑えられの電
圧の殆どがトンネル絶縁膜に掛かっている。そのため、
従来の不揮発性半導体記憶装置に比べ、本発明の不揮発
性半導体記憶装置は書込速度が非常に速くなった。
り、空乏層を引き延ばしたりするのにも使われるため、
トンネル絶縁膜に掛かる電圧はこれより低くなる。従来
例ではフローティングゲート電極とドレイン領域のオー
バーラップは、ドレイン領域の端で行われるため、この
オーバーラップの大部分の不純物濃度は低く、空乏層が
延びやすくなっているため、上記の計算結果の大部分
は、空乏層が延びることに使われる。一方、本発明の不
揮発性半導体記憶装置では、フローティングゲート電極
はドレイン領域の不純物濃度の高いところでのみオーバ
ーラップしているので、空乏層の発生が抑えられの電
圧の殆どがトンネル絶縁膜に掛かっている。そのため、
従来の不揮発性半導体記憶装置に比べ、本発明の不揮発
性半導体記憶装置は書込速度が非常に速くなった。
【００４９】従来の不揮発性半導体記憶装置では、書込
する場合にドレイン領域端で発生するバンド間トンネル
起因の正孔が、空乏層で加速されることによって高いエ
ネルギーを持ち、再び正孔電子対を生成することによっ
て発生した正孔の一部がトンネル絶縁膜に飛び込み、ト
ンネル絶縁膜の劣化を生じさせており、メモリセルの寿
命を短くする原因となっていた。本発明では、フローテ
ィングゲート電極とドレイン領域のオーバーラップする
領域が空乏層から離れており、バンド間トンネル電流が
発生しにくいため、メモリセルの寿命が従来の不揮発性
半導体記憶装置に対して長くなった。
する場合にドレイン領域端で発生するバンド間トンネル
起因の正孔が、空乏層で加速されることによって高いエ
ネルギーを持ち、再び正孔電子対を生成することによっ
て発生した正孔の一部がトンネル絶縁膜に飛び込み、ト
ンネル絶縁膜の劣化を生じさせており、メモリセルの寿
命を短くする原因となっていた。本発明では、フローテ
ィングゲート電極とドレイン領域のオーバーラップする
領域が空乏層から離れており、バンド間トンネル電流が
発生しにくいため、メモリセルの寿命が従来の不揮発性
半導体記憶装置に対して長くなった。
【００５０】
【発明の効果】以上、詳述したように本発明において
は、ドレイン領域の一部と前記フローティングゲート電
極との間に形成されるゲート絶縁膜より薄いトンネル絶
縁膜を形成し、ドレイン領域の他の領域と前記フローテ
ィングゲート電極との間には、トンネル絶縁膜より厚い
絶縁膜を形成することにより、書込消去の速度を速くす
ることができる。
は、ドレイン領域の一部と前記フローティングゲート電
極との間に形成されるゲート絶縁膜より薄いトンネル絶
縁膜を形成し、ドレイン領域の他の領域と前記フローテ
ィングゲート電極との間には、トンネル絶縁膜より厚い
絶縁膜を形成することにより、書込消去の速度を速くす
ることができる。
【００５１】また、本発明においては、ドレイン領域の
他の領域とフローティングゲート電極との間にトンネル
絶縁膜より厚い絶縁膜を形成することにより、フローテ
ィングゲート電極とドレイン領域とオーバーラップする
領域が空乏層から離れ、バンド間トンネル電流が発生し
にくくなるため、信頼性が向上すると共に、メモリセル
の寿命を長くすることができる。
他の領域とフローティングゲート電極との間にトンネル
絶縁膜より厚い絶縁膜を形成することにより、フローテ
ィングゲート電極とドレイン領域とオーバーラップする
領域が空乏層から離れ、バンド間トンネル電流が発生し
にくくなるため、信頼性が向上すると共に、メモリセル
の寿命を長くすることができる。
【図１】本発明の第１実施例に係る不揮発性半導体記憶
装置のメモリセルを示す断面図である。
装置のメモリセルを示す断面図である。
【図２】本発明の第１実施例に係る不揮発性半導体記憶
装置の模式図である。
装置の模式図である。
【図３】本発明の第１実施例に係る不揮発性半導体記憶
装置の製造方法を示す断面図である。
装置の製造方法を示す断面図である。
【図４】図３の次の工程を示す断面図である。
【図５】図４の次の工程を示す断面図である。
【図６】図５の次の工程を示す断面図である。
【図７】図６の次の工程を示す断面図である。
【図８】図７の次の工程を示す断面図である。
【図９】図８の次の工程を示す断面図である。
【図１０】図９の次の工程を示す断面図である。
【図１１】図１０の次の工程を示す断面図である。
【図１２】本発明の第２実施例に係る不揮発性半導体記
憶装置のメモリセルを示す断面図である。
憶装置のメモリセルを示す断面図である。
【図１３】（ａ）乃至（ｄ）は、従来の不揮発性半導体
記憶装置の製造方法を工程順に示す断面図である。
記憶装置の製造方法を工程順に示す断面図である。
【図１４】（ａ）乃至（ｃ）は、図１３の次の工程を示
す従来の不揮発性半導体記憶装置の製造方法を工程順に
示す断面図である。
す従来の不揮発性半導体記憶装置の製造方法を工程順に
示す断面図である。
１、１００；不揮発性半導体記憶装置 ２、１０１；基板 ３、１０２；素子分離絶縁膜 ４、１０７；ソース領域 ５、１０８；ドレイン領域 ５ａ；第１のドレイン領域 ５ｂ；第２のドレイン領域 ６、１０９；コントロールゲート電極 ７；セレクトゲート ８；ソースコンタクト ９；ビットコンタクト １０；メモリセル １１；絶縁膜 １２；窒化膜 １２ａ；第１窒化膜 １２ｂ；第２窒化膜 １３；レジストマスク １４；ゲート絶縁膜 １４ａ；チャネルゲート絶縁膜 １５；トンネル絶縁膜 １６；ゲート用ポリシリコン膜 １７；層間絶縁膜 １８；上部ポリシリコン膜 １９；凹部 ２０；サイドウォール ２１；ホール ２２；ＯＮＯ膜 ２３；チャネル ２４、１０４；フローティングゲート電極 １０３；トンネル膜 １０５；容量膜 １０６；マスク
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (4)
- 【請求項１】 半導体基板上に選択的に素子分離絶縁膜
を形成する工程と、半導体基板及び素子分離絶縁膜上に
窒化膜を形成し、前記窒化膜をチャネルとなる領域上と
素子分離絶縁膜上に残存するようにパターニングする工
程と、前記窒化膜をマスクとしてイオン注入することに
より半導体基板表面にソース及びドレイン領域を形成す
る工程と、前記窒化膜の側面にサイドウォールを形成す
る工程と、前記窒化膜を除去し、前記チャネル上にゲー
ト絶縁膜を形成する工程と、前記ゲート絶縁膜より薄い
トンネル絶縁膜を前記ドレイン領域に形成する工程と、
を有することを特徴とする不揮発性半導体記憶装置の製
造方法。 - 【請求項２】 前記トンネル絶縁膜を形成する工程の後
に、ゲート用ポリシリコン膜を形成する工程と、層間絶
縁膜を形成する工程と、上部ポリシリコン膜を形成する
工程と、上部ポリシリコン膜に凹部を設け、この凹部の
内壁にサイドウォールを形成する工程と、前記上部ポリ
シリコン膜をマスクに層間絶縁膜をエッチングする工程
と、前記層間絶縁層をマスクにゲート用ポリシリコン膜
をエッチングすると共に、上部ポリシリコン膜をエッチ
ングする工程とを、有することを特徴とする請求項１に
記載の不揮発性半導体記憶装置の製造方法。 - 【請求項３】 前記ドレイン領域を形成する工程は、前
記トンネル絶縁膜に整合する位置に第１のドレイン領域
を形成し、この第１のドレイン領域とドーズ量が異なり
前記第１のドレイン領域を取り囲むように第２のドレイ
ン領域を形成する工程であることを特徴とする請求項１
又は２に記載の不揮発性半導体記憶装置の製造方法。 - 【請求項４】 前記窒化膜がチャネルとなる領域上と素
子分離絶縁膜上に残るようにパターニングする工程は、
前記素子分離膜上に形成される窒化膜と前記素子形成領
域に形成される窒化膜との間隔を前記素子形成領域に形
成される窒化膜の同士の間隔よりも狭く形成される工程
であることを特徴とする請求項１乃至３のいずれか１項
に記載の不揮発性半導体記憶装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10280356A JP3137091B2 (ja) | 1998-10-01 | 1998-10-01 | 不揮発性半導体記憶装置の製造方法 |
| KR1019990042168A KR100364519B1 (ko) | 1998-10-01 | 1999-09-30 | 비휘발성반도체메모리장치 및 그 제조방법 |
| US09/544,046 US6756272B1 (en) | 1998-10-01 | 2000-04-06 | Method of manufacturing non-volatile semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10280356A JP3137091B2 (ja) | 1998-10-01 | 1998-10-01 | 不揮発性半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000114401A JP2000114401A (ja) | 2000-04-21 |
| JP3137091B2 true JP3137091B2 (ja) | 2001-02-19 |
Family
ID=17623875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10280356A Expired - Fee Related JP3137091B2 (ja) | 1998-10-01 | 1998-10-01 | 不揮発性半導体記憶装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3137091B2 (ja) |
| KR (1) | KR100364519B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100971205B1 (ko) * | 2002-12-30 | 2010-07-20 | 동부일렉트로닉스 주식회사 | 비휘발성 메모리 장치의 제조 방법 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100691937B1 (ko) * | 2002-12-17 | 2007-03-09 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2675304B2 (ja) * | 1987-05-14 | 1997-11-12 | 三洋電機株式会社 | 不揮発性メモリ素子の製造方法 |
| JPH02174171A (ja) * | 1988-12-26 | 1990-07-05 | Matsushita Electron Corp | 半導体記憶装置 |
| JPH0745726A (ja) * | 1993-07-30 | 1995-02-14 | Nkk Corp | 半導体不揮発性記憶装置 |
-
1998
- 1998-10-01 JP JP10280356A patent/JP3137091B2/ja not_active Expired - Fee Related
-
1999
- 1999-09-30 KR KR1019990042168A patent/KR100364519B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100971205B1 (ko) * | 2002-12-30 | 2010-07-20 | 동부일렉트로닉스 주식회사 | 비휘발성 메모리 장치의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000028758A (ko) | 2000-05-25 |
| JP2000114401A (ja) | 2000-04-21 |
| KR100364519B1 (ko) | 2002-12-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |