JP3137091B2 - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 54
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 150000004767 nitrides Chemical class 0.000 claims description 39
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 31
- 229920005591 polysilicon Polymers 0.000 claims description 31
- 238000002955 isolation Methods 0.000 claims description 22
- 239000010410 layer Substances 0.000 claims description 15
- 239000000758 substrate Substances 0.000 claims description 13
- 238000000034 method Methods 0.000 claims description 11
- 239000011229 interlayer Substances 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 8
- 238000000059 patterning Methods 0.000 claims description 7
- 230000015572 biosynthetic process Effects 0.000 claims description 6
- 238000005468 ion implantation Methods 0.000 claims description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 16
- 229910052814 silicon oxide Inorganic materials 0.000 description 16
- 229910052785 arsenic Inorganic materials 0.000 description 6
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 6
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 229910021334 nickel silicide Inorganic materials 0.000 description 1
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000002035 prolonged effect Effects 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
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- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
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Description
【0001】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に関し、特に、酸化膜の膜厚を変化させて、書込
及び消去速度並びにメモリセルの信頼性を向上すること
ができる不揮発性半導体記憶装置の製造方法に関する。
憶装置に関し、特に、酸化膜の膜厚を変化させて、書込
及び消去速度並びにメモリセルの信頼性を向上すること
ができる不揮発性半導体記憶装置の製造方法に関する。
【0002】
【従来の技術】従来、電気的に記憶装置の書き込み及び
消去をすることができる不揮発性半導体記憶装置におい
ては、その書込及び消去速度の向上が要求されており、
酸化膜の膜厚を変化させることにより書込及び消去の速
度を向上させると共に、メモリの信頼性の向上を図った
種々の不揮発性半導体記憶装置が提案されている(特開
平1−211979号公報、特開平4−348081号
公報、特開平6−69516号公報、特開平6−283
721号公報等)。
消去をすることができる不揮発性半導体記憶装置におい
ては、その書込及び消去速度の向上が要求されており、
酸化膜の膜厚を変化させることにより書込及び消去の速
度を向上させると共に、メモリの信頼性の向上を図った
種々の不揮発性半導体記憶装置が提案されている(特開
平1−211979号公報、特開平4−348081号
公報、特開平6−69516号公報、特開平6−283
721号公報等)。
【0003】図13乃至図14は、特開平6−2837
21号公報に開示された従来の不揮発性半導体記憶装置
の製造工程を工程順に示す断面図である。図13(a)
に示すように、リソグラフィを用いる既知の方法にて基
板101上に素子分離102を形成する。図13(b)
に示すように、トンネル膜103となるシリコン酸化膜
を形成する。図13(c)に示すように、フローティン
グゲート電極104となるポリシリコン膜と、コントロ
ールゲート電極−フローティングゲート電極間の容量膜
105となるシリコン酸化膜とシリコン窒化膜とシリコ
ン酸化膜を順次成長した膜構造を有するONO膜を形成
する。図13(d)に示すように、リソグラフィによっ
てONO膜とポリシリコン膜をパターニングし、リン又
は砒素等のイオンの注入によってソース107及びドレ
イン領域108を形成する。図14(a)に示すよう
に、ドレイン領域108側だけマスク106で覆い、ソ
ース領域107にイオンを注入することにより、ソース
領域107を高耐圧構造にする。図14(b)に示すよ
うに、レジスト106を除去して、拡散層上及びフロー
ティングゲート電極104の側面を酸化する。図14
(c)に示すように、コントロールゲート電極109と
なるポリシリコン膜を形成し、コントロールゲート電極
109、容量膜105、フローティングゲート電極10
4の順でパターニングすることにより、不揮発性半導体
記憶装置100が形成される。
21号公報に開示された従来の不揮発性半導体記憶装置
の製造工程を工程順に示す断面図である。図13(a)
に示すように、リソグラフィを用いる既知の方法にて基
板101上に素子分離102を形成する。図13(b)
に示すように、トンネル膜103となるシリコン酸化膜
を形成する。図13(c)に示すように、フローティン
グゲート電極104となるポリシリコン膜と、コントロ
ールゲート電極−フローティングゲート電極間の容量膜
105となるシリコン酸化膜とシリコン窒化膜とシリコ
ン酸化膜を順次成長した膜構造を有するONO膜を形成
する。図13(d)に示すように、リソグラフィによっ
てONO膜とポリシリコン膜をパターニングし、リン又
は砒素等のイオンの注入によってソース107及びドレ
イン領域108を形成する。図14(a)に示すよう
に、ドレイン領域108側だけマスク106で覆い、ソ
ース領域107にイオンを注入することにより、ソース
領域107を高耐圧構造にする。図14(b)に示すよ
うに、レジスト106を除去して、拡散層上及びフロー
ティングゲート電極104の側面を酸化する。図14
(c)に示すように、コントロールゲート電極109と
なるポリシリコン膜を形成し、コントロールゲート電極
109、容量膜105、フローティングゲート電極10
4の順でパターニングすることにより、不揮発性半導体
記憶装置100が形成される。
【0004】不揮発性半導体記憶装置100の構造及び
その製造方法に関し、特に、フローティングゲート電極
104とドレイン領域108のオーバーラップ領域での
酸化膜を厚くして保持特性を向上させ、書込又は消去す
る場合の高電圧耐性を向上させる。また、ゲート酸化膜
形成後、チャネル部上に窒化膜を設け、狭くしたフロー
ティングゲート電極104間を埋めるようにして酸化膜
を厚く成長させ、エッチバックする。これで、フローテ
ィングゲート電極104間は厚い酸化膜が残り、ドレイ
ン領域上はフローティングゲート電極104側面にサイ
ドウォールが形成されて、その中央部に向かって酸化膜
が薄くなる。この後、窒化膜を除去してポリシリコン膜
を成長させて、パターニングすることでフローティング
ゲート電極104、容量膜105及びコントロールゲー
ト電極109を形成する。
その製造方法に関し、特に、フローティングゲート電極
104とドレイン領域108のオーバーラップ領域での
酸化膜を厚くして保持特性を向上させ、書込又は消去す
る場合の高電圧耐性を向上させる。また、ゲート酸化膜
形成後、チャネル部上に窒化膜を設け、狭くしたフロー
ティングゲート電極104間を埋めるようにして酸化膜
を厚く成長させ、エッチバックする。これで、フローテ
ィングゲート電極104間は厚い酸化膜が残り、ドレイ
ン領域上はフローティングゲート電極104側面にサイ
ドウォールが形成されて、その中央部に向かって酸化膜
が薄くなる。この後、窒化膜を除去してポリシリコン膜
を成長させて、パターニングすることでフローティング
ゲート電極104、容量膜105及びコントロールゲー
ト電極109を形成する。
【0005】
【発明が解決しようとする課題】しかしながら、従来の
不揮発性半導体記憶装置では、フローティングゲート電
極とドレイン領域の間のトンネル膜に掛かる電圧を十分
高くできないため、書込速度が遅いという問題点があっ
た。
不揮発性半導体記憶装置では、フローティングゲート電
極とドレイン領域の間のトンネル膜に掛かる電圧を十分
高くできないため、書込速度が遅いという問題点があっ
た。
【0006】また、ドレイン領域端部でフローティング
ゲート電極とドレイン領域がオーバーラップしているた
め、バンド間トンネル起因のホールによるメモリセルの
劣化が起きやすいために、メモリセルの信頼性が低いと
いう問題点があった。
ゲート電極とドレイン領域がオーバーラップしているた
め、バンド間トンネル起因のホールによるメモリセルの
劣化が起きやすいために、メモリセルの信頼性が低いと
いう問題点があった。
【0007】本発明は、かかる問題点に鑑みてなされた
ものであって、書込速度を速くすることができると共
に、メモリセルの信頼性を向上することができる不揮発
性半導体装置の製造方法を提供することを目的とする。
ものであって、書込速度を速くすることができると共
に、メモリセルの信頼性を向上することができる不揮発
性半導体装置の製造方法を提供することを目的とする。
【0008】
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、半導体基板上に選択的に素子分離絶縁膜
を形成する工程と、半導体基板及び素子分離絶縁膜上に
窒化膜を形成し、前記窒化膜をチャネルとなる領域上と
素子分離絶縁膜上に残存するようにパターニングする工
程と、前記窒化膜をマスクとしてイオン注入することに
より半導体基板表面にソース及びドレイン領域を形成す
る工程と、前記窒化膜の側面にサイドウォールを形成す
る工程と、前記窒化膜を除去し、前記チャネル上にゲー
ト絶縁膜を形成する工程と、前記ゲート絶縁膜より薄い
トンネル絶縁膜を前記ドレイン領域に形成する工程と、
を有することを特徴とする。
の製造方法は、半導体基板上に選択的に素子分離絶縁膜
を形成する工程と、半導体基板及び素子分離絶縁膜上に
窒化膜を形成し、前記窒化膜をチャネルとなる領域上と
素子分離絶縁膜上に残存するようにパターニングする工
程と、前記窒化膜をマスクとしてイオン注入することに
より半導体基板表面にソース及びドレイン領域を形成す
る工程と、前記窒化膜の側面にサイドウォールを形成す
る工程と、前記窒化膜を除去し、前記チャネル上にゲー
ト絶縁膜を形成する工程と、前記ゲート絶縁膜より薄い
トンネル絶縁膜を前記ドレイン領域に形成する工程と、
を有することを特徴とする。
【0009】
【0010】
【0011】
【0012】本発明においては、前記トンネル絶縁膜を
形成する工程の後に、ゲート用ポリシリコン膜を形成す
る工程と、層間絶縁膜を形成する工程と、上部ポリシリ
コン膜を形成する工程と、上部ポリシリコン膜に凹部を
設け、この凹部の内壁にサイドウォールを形成する工程
と、前記上部ポリシリコン膜をマスクに層間絶縁膜をエ
ッチングする工程と、前記層間絶縁層をマスクにゲート
用ポリシリコン膜をエッチングすると共に、上部ポリシ
リコン膜をエッチングする工程とを有することが好まし
い。
形成する工程の後に、ゲート用ポリシリコン膜を形成す
る工程と、層間絶縁膜を形成する工程と、上部ポリシリ
コン膜を形成する工程と、上部ポリシリコン膜に凹部を
設け、この凹部の内壁にサイドウォールを形成する工程
と、前記上部ポリシリコン膜をマスクに層間絶縁膜をエ
ッチングする工程と、前記層間絶縁層をマスクにゲート
用ポリシリコン膜をエッチングすると共に、上部ポリシ
リコン膜をエッチングする工程とを有することが好まし
い。
【0013】また、本発明によれば、前記ドレイン領域
を形成する工程は、前記トンネル絶縁膜に整合する位置
に第1のドレイン領域を形成し、この第1のドレイン領
域とドーズ量が異なり前記第1のドレイン領域を取り囲
むように第2のドレイン領域を形成する工程とすること
もできる。
を形成する工程は、前記トンネル絶縁膜に整合する位置
に第1のドレイン領域を形成し、この第1のドレイン領
域とドーズ量が異なり前記第1のドレイン領域を取り囲
むように第2のドレイン領域を形成する工程とすること
もできる。
【0014】更に、本発明によれば、前記窒化膜がチャ
ネルとなる領域上と素子分離絶縁膜上に残るようにパタ
ーニングする工程は、前記素子分離膜上に形成される窒
化膜と前記素子形成領域に形成される窒化膜との間隔を
前記素子形成領域に形成される窒化膜の同士の間隔より
も狭く形成される工程としてもよい。
ネルとなる領域上と素子分離絶縁膜上に残るようにパタ
ーニングする工程は、前記素子分離膜上に形成される窒
化膜と前記素子形成領域に形成される窒化膜との間隔を
前記素子形成領域に形成される窒化膜の同士の間隔より
も狭く形成される工程としてもよい。
【0015】本発明においては、前記ドレイン領域の一
部と前記フローティングゲート電極との間に形成され前
記ゲート絶縁膜より薄いトンネル絶縁膜とを形成し、前
記ドレイン領域の他の領域と前記フローティングゲート
電極との間には、前記トンネル絶縁膜より厚い絶縁膜を
形成することにより、書込消去の速度を速くすることが
できる。
部と前記フローティングゲート電極との間に形成され前
記ゲート絶縁膜より薄いトンネル絶縁膜とを形成し、前
記ドレイン領域の他の領域と前記フローティングゲート
電極との間には、前記トンネル絶縁膜より厚い絶縁膜を
形成することにより、書込消去の速度を速くすることが
できる。
【0016】また、本発明においては、前記ドレイン領
域の他の領域と前記フローティングゲート電極との間に
は、前記トンネル絶縁膜より厚い絶縁膜を形成すること
により、フローティングゲート電極とドレイン領域とに
オーバーラップする領域が空乏層から離れ、バンド間ト
ンネル電流が発生しにくくなるため、信頼性が向上する
と共に、メモリセルの寿命を長くすることができる。
域の他の領域と前記フローティングゲート電極との間に
は、前記トンネル絶縁膜より厚い絶縁膜を形成すること
により、フローティングゲート電極とドレイン領域とに
オーバーラップする領域が空乏層から離れ、バンド間ト
ンネル電流が発生しにくくなるため、信頼性が向上する
と共に、メモリセルの寿命を長くすることができる。
【0017】
【発明の実施の形態】以下、本発明の実施例に係る不揮
発性半導体記憶装置について、添付の図面を参照して具
体的に説明する。図1は、本発明の第1実施例に係る不
揮発性半導体記憶装置のメモリセルを示す断面図であ
る。図2は、本発明に係る第1実施例の不揮発性半導体
記憶装置の模式図である。
発性半導体記憶装置について、添付の図面を参照して具
体的に説明する。図1は、本発明の第1実施例に係る不
揮発性半導体記憶装置のメモリセルを示す断面図であ
る。図2は、本発明に係る第1実施例の不揮発性半導体
記憶装置の模式図である。
【0018】図1に示すように、本実施例のメモリセル
10は、半導体基板2と、この半導体基板2上に選択的
に素子分離絶縁膜3が形成されている。この素子分離絶
縁膜3により区画された素子形成領域の半導体基板2表
面にソース領域4及びドレイン領域5が形成されてい
る。更に、半導体基板2上に形成されたフローティング
ゲート電極24と、ソース領域4とドレイン領域5との
間のチャネル領域23とフローティングゲート電極24
との間に設けられたゲート絶縁膜14及びチャネルゲー
ト電極14aと、ドレイン領域5の一部とフローティン
グゲート電極24との間に形成されゲート絶縁膜14よ
り薄いトンネル絶縁膜15が形成されている。更に、フ
ローティングゲート電極24はONO膜22で絶縁さ
れ、その上にコントロールゲート電極6が形成されてい
る。
10は、半導体基板2と、この半導体基板2上に選択的
に素子分離絶縁膜3が形成されている。この素子分離絶
縁膜3により区画された素子形成領域の半導体基板2表
面にソース領域4及びドレイン領域5が形成されてい
る。更に、半導体基板2上に形成されたフローティング
ゲート電極24と、ソース領域4とドレイン領域5との
間のチャネル領域23とフローティングゲート電極24
との間に設けられたゲート絶縁膜14及びチャネルゲー
ト電極14aと、ドレイン領域5の一部とフローティン
グゲート電極24との間に形成されゲート絶縁膜14よ
り薄いトンネル絶縁膜15が形成されている。更に、フ
ローティングゲート電極24はONO膜22で絶縁さ
れ、その上にコントロールゲート電極6が形成されてい
る。
【0019】また、図2に示すように、本実施例に係る
メモリセル10は、不揮発性半導体記憶装置1に設けら
れる。例えば、16乃至128個からなる複数のメモリ
セル10が不揮発性半導体装置1にソースコンタクト8
及びビットコンタクト9とを介してコントロールゲート
電極又はセレクトゲートに接続されている。また、メモ
リセル10は副ビット線と副ソース線を共有し、副ビッ
ト線はセレクトトランジスタを介して主ビット線に接続
されている。副ソース線はセレクトトランジスタを介さ
ず主ソース線に接続されている。副ソース線を中心に副
ビット線が両側に位置し、それぞれの副ビット線に接続
されたメモリセルが中心の副ソース線を共有することに
よって面積を小さくしている。
メモリセル10は、不揮発性半導体記憶装置1に設けら
れる。例えば、16乃至128個からなる複数のメモリ
セル10が不揮発性半導体装置1にソースコンタクト8
及びビットコンタクト9とを介してコントロールゲート
電極又はセレクトゲートに接続されている。また、メモ
リセル10は副ビット線と副ソース線を共有し、副ビッ
ト線はセレクトトランジスタを介して主ビット線に接続
されている。副ソース線はセレクトトランジスタを介さ
ず主ソース線に接続されている。副ソース線を中心に副
ビット線が両側に位置し、それぞれの副ビット線に接続
されたメモリセルが中心の副ソース線を共有することに
よって面積を小さくしている。
【0020】上述の構成にすることにより、ドレイン領
域5上の中心部分だけがトンネル絶縁膜15として薄い
シリコン酸化膜を形成し、その他のドレイン領域5は、
トンネル絶縁膜15よりも厚いシリコン酸化膜で覆われ
る構成にすることができる。ドレイン領域5の中心部分
のトンネル絶縁膜15は、薄いために高い電圧を掛ける
ことができるために、メモリセル10への書込消去の速
度を速くすることができる。
域5上の中心部分だけがトンネル絶縁膜15として薄い
シリコン酸化膜を形成し、その他のドレイン領域5は、
トンネル絶縁膜15よりも厚いシリコン酸化膜で覆われ
る構成にすることができる。ドレイン領域5の中心部分
のトンネル絶縁膜15は、薄いために高い電圧を掛ける
ことができるために、メモリセル10への書込消去の速
度を速くすることができる。
【0021】次に、本発明に係る実施例の不揮発性半導
体記憶装置の製造方法について説明する。図3乃至図1
1は本発明に係る実施例の不揮発性半導体記憶装置の製
造方法を工程順に示す断面図である。
体記憶装置の製造方法について説明する。図3乃至図1
1は本発明に係る実施例の不揮発性半導体記憶装置の製
造方法を工程順に示す断面図である。
【0022】図3に示すように、半導体基板2上に既知
の方法で素子分離絶縁膜3を形成した後、素子分離絶縁
膜3により区画された素子形成領域に、絶縁膜11とし
て例えば、膜厚が150乃至250Åのシリコン酸化膜
を成膜する。この絶縁膜11の上に、窒化膜12とし
て、例えば、膜厚が1000乃至3000Åのシリコン
窒化膜を成膜する。
の方法で素子分離絶縁膜3を形成した後、素子分離絶縁
膜3により区画された素子形成領域に、絶縁膜11とし
て例えば、膜厚が150乃至250Åのシリコン酸化膜
を成膜する。この絶縁膜11の上に、窒化膜12とし
て、例えば、膜厚が1000乃至3000Åのシリコン
窒化膜を成膜する。
【0023】図4に示すように、次に、窒化膜12の上
に所定の形状のレジストマスク13を形成する。このレ
ジストマスク13を使用して、後にチャネル23となる
領域の上と、素子分離絶縁膜3の上に残るように窒化膜
12をパターニングした後に、レジストマスク13を除
去する。そして、ソース領域4及びドレイン領域5とな
る領域にリン又は砒素等のイオンを注入することにより
ソース領域4及びドレイン領域5を形成する。この場
合、チャネル23上のシリコン窒化膜12である第1窒
化膜12aの間隔は、素子分離絶縁膜3上の第2窒化膜
12bとチャネル23上の第1窒化膜12aの間隔より
も狭くなるように形成することが好ましい。具体的に
は、チャネル23上の第1窒化膜12aの間隔を例え
ば、0.3μmにし、チャネル23上の第1窒化膜12
aと素子分離酸化3膜上の第2窒化膜12bとの間隔は
例えば、0.4μmとする。
に所定の形状のレジストマスク13を形成する。このレ
ジストマスク13を使用して、後にチャネル23となる
領域の上と、素子分離絶縁膜3の上に残るように窒化膜
12をパターニングした後に、レジストマスク13を除
去する。そして、ソース領域4及びドレイン領域5とな
る領域にリン又は砒素等のイオンを注入することにより
ソース領域4及びドレイン領域5を形成する。この場
合、チャネル23上のシリコン窒化膜12である第1窒
化膜12aの間隔は、素子分離絶縁膜3上の第2窒化膜
12bとチャネル23上の第1窒化膜12aの間隔より
も狭くなるように形成することが好ましい。具体的に
は、チャネル23上の第1窒化膜12aの間隔を例え
ば、0.3μmにし、チャネル23上の第1窒化膜12
aと素子分離酸化3膜上の第2窒化膜12bとの間隔は
例えば、0.4μmとする。
【0024】次に、図5に示すように、レジスト13を
除去した後、例えば、膜厚が1000乃至2000Åの
ゲート絶縁膜14をCVD法によって成長させてエッチ
バックをする。これにより、第1及び第2窒化膜12
a、12bの周囲にはシリコン酸化膜からなるサイドウ
ォールが形成される。この場合、ソース領域4上には厚
いゲート絶縁膜14が残り、ドレイン領域5上は中心部
分だけゲート絶縁膜14が除去され、他のドレイン領域
5は厚いゲート絶縁膜14に覆われた状態になる。即
ち、ドレイン領域5は、シリコン酸化膜の厚く形成され
た領域と薄いシリコン酸化膜が形成される領域とに別れ
る。
除去した後、例えば、膜厚が1000乃至2000Åの
ゲート絶縁膜14をCVD法によって成長させてエッチ
バックをする。これにより、第1及び第2窒化膜12
a、12bの周囲にはシリコン酸化膜からなるサイドウ
ォールが形成される。この場合、ソース領域4上には厚
いゲート絶縁膜14が残り、ドレイン領域5上は中心部
分だけゲート絶縁膜14が除去され、他のドレイン領域
5は厚いゲート絶縁膜14に覆われた状態になる。即
ち、ドレイン領域5は、シリコン酸化膜の厚く形成され
た領域と薄いシリコン酸化膜が形成される領域とに別れ
る。
【0025】次に、図6に示すように、例えば、100
Å程度の熱酸化を行い、第1及び第2窒化膜12a、1
2b並びにチャネル23上に形成されたゲート絶縁膜1
4の一部を除去した後に、全面を酸化する。そして、レ
ジストマスク(図示せず)によってドレイン領域5の中
心付近の酸化膜を除去し、レジストマスクを剥離した後
に再度酸化することによりトンネル酸化膜15が形成さ
れる。この場合には、最初の酸化と2回目の酸化を併せ
てチャネル23上には例えば、膜厚が150乃至300
Åのチャネルゲート絶縁膜14aが形成され、2回目の
酸化によりドレイン領域5の中心付近にトンネル絶縁膜
15として、例えば、膜厚が80乃至120Åのシリコ
ン酸化膜が形成される。また、ドレイン領域5の中心付
近のシリコン酸化膜は予め薄く形成されているために、
チャネル23領域のみ覆うようにして、エッチング時間
を調整することにより、容易にドレイン領域5の中心付
近のみをエッチングすることができる。
Å程度の熱酸化を行い、第1及び第2窒化膜12a、1
2b並びにチャネル23上に形成されたゲート絶縁膜1
4の一部を除去した後に、全面を酸化する。そして、レ
ジストマスク(図示せず)によってドレイン領域5の中
心付近の酸化膜を除去し、レジストマスクを剥離した後
に再度酸化することによりトンネル酸化膜15が形成さ
れる。この場合には、最初の酸化と2回目の酸化を併せ
てチャネル23上には例えば、膜厚が150乃至300
Åのチャネルゲート絶縁膜14aが形成され、2回目の
酸化によりドレイン領域5の中心付近にトンネル絶縁膜
15として、例えば、膜厚が80乃至120Åのシリコ
ン酸化膜が形成される。また、ドレイン領域5の中心付
近のシリコン酸化膜は予め薄く形成されているために、
チャネル23領域のみ覆うようにして、エッチング時間
を調整することにより、容易にドレイン領域5の中心付
近のみをエッチングすることができる。
【0026】次に、図7に示すように、例えば、膜厚が
1000乃至2000Åのゲート用ポリシリコン膜16
を成膜し、その上に、シリコン酸化膜からなる例えば、
膜厚が100乃至300Åの層間絶縁膜17及び例え
ば、膜厚が1000Å以上の上部ポリシリコン膜18を
成膜する。図8に示すように、次にレジストマスク(図
示せず)により、上部ポリシリコン膜18をエッチング
して凹部19が設けられる。図9に示すように、次に、
再度ポリシリコン膜を成長させてエッチバックすること
により、凹部19の内壁にポリシリコン膜からなるサイ
ドウォール20を形成する。
1000乃至2000Åのゲート用ポリシリコン膜16
を成膜し、その上に、シリコン酸化膜からなる例えば、
膜厚が100乃至300Åの層間絶縁膜17及び例え
ば、膜厚が1000Å以上の上部ポリシリコン膜18を
成膜する。図8に示すように、次にレジストマスク(図
示せず)により、上部ポリシリコン膜18をエッチング
して凹部19が設けられる。図9に示すように、次に、
再度ポリシリコン膜を成長させてエッチバックすること
により、凹部19の内壁にポリシリコン膜からなるサイ
ドウォール20を形成する。
【0027】次に、図10に示すように、上部ポリシリ
コン膜18をマスクに層間絶縁膜17をエッチングす
る。次に上部ポリシリコン膜18とゲート用ポリシリコ
ン膜16を同時にエッチングして、ゲート絶縁膜14ま
で達するホール21が設けられる。
コン膜18をマスクに層間絶縁膜17をエッチングす
る。次に上部ポリシリコン膜18とゲート用ポリシリコ
ン膜16を同時にエッチングして、ゲート絶縁膜14ま
で達するホール21が設けられる。
【0028】図11に示すように、次にゲート用ポリシ
リコン膜16上の酸化膜を除去した後、SiO2膜、S
i3N2膜及びSiO2膜からなるONO膜22を形成す
る。これにより、ONO膜22に囲まれた領域は、フロ
ーティングゲート電極24となる。
リコン膜16上の酸化膜を除去した後、SiO2膜、S
i3N2膜及びSiO2膜からなるONO膜22を形成す
る。これにより、ONO膜22に囲まれた領域は、フロ
ーティングゲート電極24となる。
【0029】次に、コントロールゲート電極6として、
ポリシリコン膜をホール21が埋まるように成長させた
後、ゲート用ポリシリコン膜16、ONO膜22、上部
ポリシリコン膜18を同時にエッチングすることによ
り、図1に示すメモリセル10が形成される。なお、コ
ントロールゲート電極6の低抵抗化のために、ポリシリ
コン膜を成長した後に、シリサイドを形成しても良く、
具体的にはタングステンシリサイド等である。
ポリシリコン膜をホール21が埋まるように成長させた
後、ゲート用ポリシリコン膜16、ONO膜22、上部
ポリシリコン膜18を同時にエッチングすることによ
り、図1に示すメモリセル10が形成される。なお、コ
ントロールゲート電極6の低抵抗化のために、ポリシリ
コン膜を成長した後に、シリサイドを形成しても良く、
具体的にはタングステンシリサイド等である。
【0030】これにより、予め素子分離絶縁膜3上の第
1窒化膜12aの間隔は、第2窒化膜12bとチャネル
23上の第1窒化膜12aの間隔よりも狭くなるように
形成し、ゲート絶縁膜14の一部であるチャネル23上
のチャネルゲート絶縁膜15よりもドレイン領域5上の
中心部分だけをトンネル絶縁膜15として薄いシリコン
酸化膜を形成し、その他のドレイン領域5は、トンネル
絶縁膜15よりも厚いシリコン酸化膜で覆われる構成に
することができる。従って、ドレイン領域5の中心部分
のトンネル絶縁膜15は、薄いために高い電圧を掛ける
ことができるために、メモリセル10への書込消去の速
度を速くすることができる。
1窒化膜12aの間隔は、第2窒化膜12bとチャネル
23上の第1窒化膜12aの間隔よりも狭くなるように
形成し、ゲート絶縁膜14の一部であるチャネル23上
のチャネルゲート絶縁膜15よりもドレイン領域5上の
中心部分だけをトンネル絶縁膜15として薄いシリコン
酸化膜を形成し、その他のドレイン領域5は、トンネル
絶縁膜15よりも厚いシリコン酸化膜で覆われる構成に
することができる。従って、ドレイン領域5の中心部分
のトンネル絶縁膜15は、薄いために高い電圧を掛ける
ことができるために、メモリセル10への書込消去の速
度を速くすることができる。
【0031】次に、上述の製造工程により製造されたメ
モリセルの書込動作について説明する。コントロールゲ
ート電極6に例えば、−9Vの負電圧、ドレイン領域5
に例えば、4Vの正電圧を掛けることにより、ファウラ
ー・ノルドハイム(以下、FNという。)トンネル電流
を発生させて、フローティングゲート電極24からドレ
イン領域5へ電子を引き抜くことを書込とする。また、
コントロールゲート電極6に例えば、12Vの正電圧、
ドレイン領域5をグランドとすることにより、FNトン
ネル電流を発生させてドレイン領域5側からフローティ
ングゲート電極24に電子を注入することを消去とす
る。
モリセルの書込動作について説明する。コントロールゲ
ート電極6に例えば、−9Vの負電圧、ドレイン領域5
に例えば、4Vの正電圧を掛けることにより、ファウラ
ー・ノルドハイム(以下、FNという。)トンネル電流
を発生させて、フローティングゲート電極24からドレ
イン領域5へ電子を引き抜くことを書込とする。また、
コントロールゲート電極6に例えば、12Vの正電圧、
ドレイン領域5をグランドとすることにより、FNトン
ネル電流を発生させてドレイン領域5側からフローティ
ングゲート電極24に電子を注入することを消去とす
る。
【0032】書込時に、非選択セルにはドレインディス
ターブ又はゲートディスターブが掛かるが、ワード線を
共有する複数のメモリセルを同時に書き込むことによ
り、ゲートディスターブが掛かる時間を短くしている。
これは同時メモリセル1bit当たりの書込速度の向上に
もつながっている。ドレインディスターブについては、
複数のメモリセル毎に選択トランジスタを形成して、主
ビット線と副ビット線に分け、書込する場合に副ビット
線も同時に選択することにより、ドレインディスターブ
の掛かる時間を短くしている。
ターブ又はゲートディスターブが掛かるが、ワード線を
共有する複数のメモリセルを同時に書き込むことによ
り、ゲートディスターブが掛かる時間を短くしている。
これは同時メモリセル1bit当たりの書込速度の向上に
もつながっている。ドレインディスターブについては、
複数のメモリセル毎に選択トランジスタを形成して、主
ビット線と副ビット線に分け、書込する場合に副ビット
線も同時に選択することにより、ドレインディスターブ
の掛かる時間を短くしている。
【0033】データの読み出しはコントロールゲート電
極6に例えば、3Vの正電圧、ドレイン領域5に例え
ば、1Vの正電圧を掛け、チャネル23領域に電流が流
れるかどうかでデータの0又は1を判定する。
極6に例えば、3Vの正電圧、ドレイン領域5に例え
ば、1Vの正電圧を掛け、チャネル23領域に電流が流
れるかどうかでデータの0又は1を判定する。
【0034】また、本実施例によれば、抵抗を下げるた
めにシリサイドを形成したが、このシリサイドはタング
ステンシリサイドに限定されるものではなく、コバルト
シリサイド、チタンシリサイド又はニッケルシリサイド
等としてもよい。
めにシリサイドを形成したが、このシリサイドはタング
ステンシリサイドに限定されるものではなく、コバルト
シリサイド、チタンシリサイド又はニッケルシリサイド
等としてもよい。
【0035】更に、本実施例によれば、予め素子分離絶
縁膜3上の第2窒化膜12bとチャネル23上の第1窒
化膜12aとの間隔と、チャネル23上の窒化膜12a
間の間隔を調整しているために、ドレイン領域5の中心
部分だけがゲート絶縁膜14に覆われることがなく、残
りの中心部分以外のドレイン領域5がトンネル絶縁膜と
比較して膜厚が厚いゲート絶縁膜14に覆われる構造と
することもできる。
縁膜3上の第2窒化膜12bとチャネル23上の第1窒
化膜12aとの間隔と、チャネル23上の窒化膜12a
間の間隔を調整しているために、ドレイン領域5の中心
部分だけがゲート絶縁膜14に覆われることがなく、残
りの中心部分以外のドレイン領域5がトンネル絶縁膜と
比較して膜厚が厚いゲート絶縁膜14に覆われる構造と
することもできる。
【0036】次に、本発明の第2実施例について説明す
る。図12は、本発明に係る第2実施例の不揮発性半導
体記憶装置のメモリセルを示す断面図である。なお、本
発明の第1実施例を示す図1乃至図11と同一構成に
は、同一符号を付してその詳細な説明は省略する。
る。図12は、本発明に係る第2実施例の不揮発性半導
体記憶装置のメモリセルを示す断面図である。なお、本
発明の第1実施例を示す図1乃至図11と同一構成に
は、同一符号を付してその詳細な説明は省略する。
【0037】本実施例に係る不揮発性半導体記憶装置1
に設けられるメモリセルアレイ10は、第1実施例と比
較して、ドレイン領域5の構造が異なる点が相違してい
るだけで、他の構成は同一である。本実施例において
は、ドレイン領域5は、第1のドレイン領域5aと第2
のドレイン領域5bとからなる二重構造になっている。
第1のドレイン領域5aは、トンネル絶縁膜に整合する
位置に形成され、第2のドレイン領域5bは、第1のド
レイン領域を取り囲むように形成されている。第1のド
レインと第2のドレイン領域では、ドーズ量が異なり第
1のドレイン領域5bの方が第2のドレイン領域5aよ
りもドーズ量が多い。
に設けられるメモリセルアレイ10は、第1実施例と比
較して、ドレイン領域5の構造が異なる点が相違してい
るだけで、他の構成は同一である。本実施例において
は、ドレイン領域5は、第1のドレイン領域5aと第2
のドレイン領域5bとからなる二重構造になっている。
第1のドレイン領域5aは、トンネル絶縁膜に整合する
位置に形成され、第2のドレイン領域5bは、第1のド
レイン領域を取り囲むように形成されている。第1のド
レインと第2のドレイン領域では、ドーズ量が異なり第
1のドレイン領域5bの方が第2のドレイン領域5aよ
りもドーズ量が多い。
【0038】次に、第2実施例に係る不揮発性記憶装置
1の製造方法について説明する。図3乃至図5に示すよ
うに、トンネル絶縁膜15を形成する工程までは第1実
施例と同じである。その後、ゲート絶縁膜14を除去し
て再度酸化し、レジストマスク(図示せず)によって、
ドレイン領域5側のゲート絶縁膜14が薄い領域のゲー
ト絶縁膜14をエッチングする前に、ドレイン領域5へ
高ドーズかつ低エネルギーの砒素注入を行うことによっ
て形成する。この場合には、第1実施例で注入した砒素
よりも、内側に分布するように砒素の注入エネルギーを
低くし、注入量は多くする。これにより、ドーズ量の異
なる2重構造のドレイン領域5を得ることができる。ド
レイン領域5形成後のメモリセル10の製造方法は、第
1実施例と同じである。
1の製造方法について説明する。図3乃至図5に示すよ
うに、トンネル絶縁膜15を形成する工程までは第1実
施例と同じである。その後、ゲート絶縁膜14を除去し
て再度酸化し、レジストマスク(図示せず)によって、
ドレイン領域5側のゲート絶縁膜14が薄い領域のゲー
ト絶縁膜14をエッチングする前に、ドレイン領域5へ
高ドーズかつ低エネルギーの砒素注入を行うことによっ
て形成する。この場合には、第1実施例で注入した砒素
よりも、内側に分布するように砒素の注入エネルギーを
低くし、注入量は多くする。これにより、ドーズ量の異
なる2重構造のドレイン領域5を得ることができる。ド
レイン領域5形成後のメモリセル10の製造方法は、第
1実施例と同じである。
【0039】本実施例においては、ドレイン領域5をド
ーズ量の異なる二重構造とし、トンネル絶縁膜の下に高
濃度ドーズ領域を形成することにより、フローティング
ゲート電極24とドレイン領域5とのオーバーラップの
部分の不純物濃度を、ドレイン領域5耐圧を気にせず高
くすることができる。よって、空乏層の発生を抑えて、
トンネル絶縁膜15に効率よく電圧を掛けることができ
るために書込速度を上げることができる。
ーズ量の異なる二重構造とし、トンネル絶縁膜の下に高
濃度ドーズ領域を形成することにより、フローティング
ゲート電極24とドレイン領域5とのオーバーラップの
部分の不純物濃度を、ドレイン領域5耐圧を気にせず高
くすることができる。よって、空乏層の発生を抑えて、
トンネル絶縁膜15に効率よく電圧を掛けることができ
るために書込速度を上げることができる。
【0040】
【実施例】以下、本発明の実施例に係る不揮発性半導体
記憶装置を製造し、そのトンネル絶縁膜に掛かる電圧を
計算した結果について、その比較例による結果と比較し
て具体的に説明する。
記憶装置を製造し、そのトンネル絶縁膜に掛かる電圧を
計算した結果について、その比較例による結果と比較し
て具体的に説明する。
【0041】本実施例において、FNトンネル電流を使
用して書込を行う場合の書込速度は、FNトンネル電流
を流すシリコン酸化膜(トンネル絶縁膜)に掛かる電界
の強さによって決まる。その電界の強さはフローティン
グゲート電極とコントロールゲート電極、ドレイン領
域、ソース領域及びチャネルの容量結合の強さによって
決まる。
用して書込を行う場合の書込速度は、FNトンネル電流
を流すシリコン酸化膜(トンネル絶縁膜)に掛かる電界
の強さによって決まる。その電界の強さはフローティン
グゲート電極とコントロールゲート電極、ドレイン領
域、ソース領域及びチャネルの容量結合の強さによって
決まる。
【0042】コントロールゲート電極−フローティング
ゲート電極間容量をCfc、ドレイン領域−フローティン
グゲート電極間容量をCfd、ソース領域−フローティン
グゲート電極間容量をCfs、チャネル−フローティング
ゲート電極間容量をCfsubとし、フローティングゲート
電極の電位をVfg、コントロールゲート電極の電位をV
cg、ドレイン領域の電位をVd、ソース領域の電位をV
s、チャネルの電位をVsubとすると、Q(フローティン
グゲート電極中の電荷量)は、下記の数式1を満たす。
ゲート電極間容量をCfc、ドレイン領域−フローティン
グゲート電極間容量をCfd、ソース領域−フローティン
グゲート電極間容量をCfs、チャネル−フローティング
ゲート電極間容量をCfsubとし、フローティングゲート
電極の電位をVfg、コントロールゲート電極の電位をV
cg、ドレイン領域の電位をVd、ソース領域の電位をV
s、チャネルの電位をVsubとすると、Q(フローティン
グゲート電極中の電荷量)は、下記の数式1を満たす。
【0043】
【数1】Cfd(Vfg−Vd)+Cfc(Vfg−Vcg)+Cf
s(Vfg−Vs)+Cfsub(Vfg−Vsub)=Q ここで、書込を行う場合は、ソース領域とチャネルの電
位は0にするので、数式1は、下記に示す数式2に書き
換えることができる。
s(Vfg−Vs)+Cfsub(Vfg−Vsub)=Q ここで、書込を行う場合は、ソース領域とチャネルの電
位は0にするので、数式1は、下記に示す数式2に書き
換えることができる。
【0044】
【数1】 Vfg=(CfdVd+CfcVcg+Q)/Ctot Ctot=Cfd+Cfc+Cfs+Cfsub 次に、本発明に係る不揮発性半導体記憶装置と従来の不
揮発性半導体記憶装置の比較を行うために、トンネル絶
縁膜に掛かる電圧を計算する。本発明に係る不揮発性半
導体記憶装置において、チャネル長を0.25μm、ド
レイン領域幅を0.35μm、トンネル領域長さを0.
05μm、ソース領域上のフローティングゲート電極の
高さを0.15μm、素子分離絶縁膜上のフローティン
グゲート電極の高さを0.25μm、トンネルゲート酸
化膜の厚さを80Å、チャネル部分の膜厚を200Å、
ONO膜のシリコン酸化膜換算膜厚を120Åとし、簡
単のためソース領域とチャネルを一つにまとめ、Q=0
の場合を考えると、下記数式3のように示される。
揮発性半導体記憶装置の比較を行うために、トンネル絶
縁膜に掛かる電圧を計算する。本発明に係る不揮発性半
導体記憶装置において、チャネル長を0.25μm、ド
レイン領域幅を0.35μm、トンネル領域長さを0.
05μm、ソース領域上のフローティングゲート電極の
高さを0.15μm、素子分離絶縁膜上のフローティン
グゲート電極の高さを0.25μm、トンネルゲート酸
化膜の厚さを80Å、チャネル部分の膜厚を200Å、
ONO膜のシリコン酸化膜換算膜厚を120Åとし、簡
単のためソース領域とチャネルを一つにまとめ、Q=0
の場合を考えると、下記数式3のように示される。
【0045】
【数3】 Vfg=(0.05/0.008×Vd+1.2/0.012×Vcg)/(1.2/0.012+0.05/0.008+ 0.25/0.02) =(Vd+16Vcg)/19 ここで、コントロールゲート電極に掛かる電圧を−8
V、ドレイン領域に掛かる電圧を4Vとすると、トンネ
ル絶縁膜に掛かる電圧|Vfg−Vd|は、下記数式4の
ように求めることができる。
V、ドレイン領域に掛かる電圧を4Vとすると、トンネ
ル絶縁膜に掛かる電圧|Vfg−Vd|は、下記数式4の
ように求めることができる。
【0046】
【数4】 |Vfg−Vd|=|(4+16×(-8))/19−4|=10.5V・・・ 一方、従来の不揮発性半導体装置では、素子分離上でも
ソース領域上でもフローティングゲート電極の高さは
0.15μmと変わらず、チャネル領域に接してドレイ
ン領域とフローティングゲート電極とのオーバーラップ
が形成されている。従って、フローティングゲート電極
24の電圧は、下記数式5のように計算される。
ソース領域上でもフローティングゲート電極の高さは
0.15μmと変わらず、チャネル領域に接してドレイ
ン領域とフローティングゲート電極とのオーバーラップ
が形成されている。従って、フローティングゲート電極
24の電圧は、下記数式5のように計算される。
【0047】
【数5】 Vfg=(0.05/0.008×Vd+1.1/0.012×Vcg)/(1.1/0.012+0.05/0.008+ 0.20/0.008) =(3Vd+44Vcg)/59 更に、本発明に係る不揮発性半導体装置と同様な条件で
トンネル絶縁膜に掛かる電圧|Vfg−Vd|を求める
と、下記数式6のように計算される。
トンネル絶縁膜に掛かる電圧|Vfg−Vd|を求める
と、下記数式6のように計算される。
【0048】
【数6】 |Vfg−Vd|=|(3×4+44×(-8))/59−4|=9.76V・・・ 実際には及びの電圧は拡散層内のバンドを曲げた
り、空乏層を引き延ばしたりするのにも使われるため、
トンネル絶縁膜に掛かる電圧はこれより低くなる。従来
例ではフローティングゲート電極とドレイン領域のオー
バーラップは、ドレイン領域の端で行われるため、この
オーバーラップの大部分の不純物濃度は低く、空乏層が
延びやすくなっているため、上記の計算結果の大部分
は、空乏層が延びることに使われる。一方、本発明の不
揮発性半導体記憶装置では、フローティングゲート電極
はドレイン領域の不純物濃度の高いところでのみオーバ
ーラップしているので、空乏層の発生が抑えられの電
圧の殆どがトンネル絶縁膜に掛かっている。そのため、
従来の不揮発性半導体記憶装置に比べ、本発明の不揮発
性半導体記憶装置は書込速度が非常に速くなった。
り、空乏層を引き延ばしたりするのにも使われるため、
トンネル絶縁膜に掛かる電圧はこれより低くなる。従来
例ではフローティングゲート電極とドレイン領域のオー
バーラップは、ドレイン領域の端で行われるため、この
オーバーラップの大部分の不純物濃度は低く、空乏層が
延びやすくなっているため、上記の計算結果の大部分
は、空乏層が延びることに使われる。一方、本発明の不
揮発性半導体記憶装置では、フローティングゲート電極
はドレイン領域の不純物濃度の高いところでのみオーバ
ーラップしているので、空乏層の発生が抑えられの電
圧の殆どがトンネル絶縁膜に掛かっている。そのため、
従来の不揮発性半導体記憶装置に比べ、本発明の不揮発
性半導体記憶装置は書込速度が非常に速くなった。
【0049】従来の不揮発性半導体記憶装置では、書込
する場合にドレイン領域端で発生するバンド間トンネル
起因の正孔が、空乏層で加速されることによって高いエ
ネルギーを持ち、再び正孔電子対を生成することによっ
て発生した正孔の一部がトンネル絶縁膜に飛び込み、ト
ンネル絶縁膜の劣化を生じさせており、メモリセルの寿
命を短くする原因となっていた。本発明では、フローテ
ィングゲート電極とドレイン領域のオーバーラップする
領域が空乏層から離れており、バンド間トンネル電流が
発生しにくいため、メモリセルの寿命が従来の不揮発性
半導体記憶装置に対して長くなった。
する場合にドレイン領域端で発生するバンド間トンネル
起因の正孔が、空乏層で加速されることによって高いエ
ネルギーを持ち、再び正孔電子対を生成することによっ
て発生した正孔の一部がトンネル絶縁膜に飛び込み、ト
ンネル絶縁膜の劣化を生じさせており、メモリセルの寿
命を短くする原因となっていた。本発明では、フローテ
ィングゲート電極とドレイン領域のオーバーラップする
領域が空乏層から離れており、バンド間トンネル電流が
発生しにくいため、メモリセルの寿命が従来の不揮発性
半導体記憶装置に対して長くなった。
【0050】
【発明の効果】以上、詳述したように本発明において
は、ドレイン領域の一部と前記フローティングゲート電
極との間に形成されるゲート絶縁膜より薄いトンネル絶
縁膜を形成し、ドレイン領域の他の領域と前記フローテ
ィングゲート電極との間には、トンネル絶縁膜より厚い
絶縁膜を形成することにより、書込消去の速度を速くす
ることができる。
は、ドレイン領域の一部と前記フローティングゲート電
極との間に形成されるゲート絶縁膜より薄いトンネル絶
縁膜を形成し、ドレイン領域の他の領域と前記フローテ
ィングゲート電極との間には、トンネル絶縁膜より厚い
絶縁膜を形成することにより、書込消去の速度を速くす
ることができる。
【0051】また、本発明においては、ドレイン領域の
他の領域とフローティングゲート電極との間にトンネル
絶縁膜より厚い絶縁膜を形成することにより、フローテ
ィングゲート電極とドレイン領域とオーバーラップする
領域が空乏層から離れ、バンド間トンネル電流が発生し
にくくなるため、信頼性が向上すると共に、メモリセル
の寿命を長くすることができる。
他の領域とフローティングゲート電極との間にトンネル
絶縁膜より厚い絶縁膜を形成することにより、フローテ
ィングゲート電極とドレイン領域とオーバーラップする
領域が空乏層から離れ、バンド間トンネル電流が発生し
にくくなるため、信頼性が向上すると共に、メモリセル
の寿命を長くすることができる。
【図1】本発明の第1実施例に係る不揮発性半導体記憶
装置のメモリセルを示す断面図である。
装置のメモリセルを示す断面図である。
【図2】本発明の第1実施例に係る不揮発性半導体記憶
装置の模式図である。
装置の模式図である。
【図3】本発明の第1実施例に係る不揮発性半導体記憶
装置の製造方法を示す断面図である。
装置の製造方法を示す断面図である。
【図4】図3の次の工程を示す断面図である。
【図5】図4の次の工程を示す断面図である。
【図6】図5の次の工程を示す断面図である。
【図7】図6の次の工程を示す断面図である。
【図8】図7の次の工程を示す断面図である。
【図9】図8の次の工程を示す断面図である。
【図10】図9の次の工程を示す断面図である。
【図11】図10の次の工程を示す断面図である。
【図12】本発明の第2実施例に係る不揮発性半導体記
憶装置のメモリセルを示す断面図である。
憶装置のメモリセルを示す断面図である。
【図13】(a)乃至(d)は、従来の不揮発性半導体
記憶装置の製造方法を工程順に示す断面図である。
記憶装置の製造方法を工程順に示す断面図である。
【図14】(a)乃至(c)は、図13の次の工程を示
す従来の不揮発性半導体記憶装置の製造方法を工程順に
示す断面図である。
す従来の不揮発性半導体記憶装置の製造方法を工程順に
示す断面図である。
1、100;不揮発性半導体記憶装置 2、101;基板 3、102;素子分離絶縁膜 4、107;ソース領域 5、108;ドレイン領域 5a;第1のドレイン領域 5b;第2のドレイン領域 6、109;コントロールゲート電極 7;セレクトゲート 8;ソースコンタクト 9;ビットコンタクト 10;メモリセル 11;絶縁膜 12;窒化膜 12a;第1窒化膜 12b;第2窒化膜 13;レジストマスク 14;ゲート絶縁膜 14a;チャネルゲート絶縁膜 15;トンネル絶縁膜 16;ゲート用ポリシリコン膜 17;層間絶縁膜 18;上部ポリシリコン膜 19;凹部 20;サイドウォール 21;ホール 22;ONO膜 23;チャネル 24、104;フローティングゲート電極 103;トンネル膜 105;容量膜 106;マスク
フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (4)
- 【請求項1】 半導体基板上に選択的に素子分離絶縁膜
を形成する工程と、半導体基板及び素子分離絶縁膜上に
窒化膜を形成し、前記窒化膜をチャネルとなる領域上と
素子分離絶縁膜上に残存するようにパターニングする工
程と、前記窒化膜をマスクとしてイオン注入することに
より半導体基板表面にソース及びドレイン領域を形成す
る工程と、前記窒化膜の側面にサイドウォールを形成す
る工程と、前記窒化膜を除去し、前記チャネル上にゲー
ト絶縁膜を形成する工程と、前記ゲート絶縁膜より薄い
トンネル絶縁膜を前記ドレイン領域に形成する工程と、
を有することを特徴とする不揮発性半導体記憶装置の製
造方法。 - 【請求項2】 前記トンネル絶縁膜を形成する工程の後
に、ゲート用ポリシリコン膜を形成する工程と、層間絶
縁膜を形成する工程と、上部ポリシリコン膜を形成する
工程と、上部ポリシリコン膜に凹部を設け、この凹部の
内壁にサイドウォールを形成する工程と、前記上部ポリ
シリコン膜をマスクに層間絶縁膜をエッチングする工程
と、前記層間絶縁層をマスクにゲート用ポリシリコン膜
をエッチングすると共に、上部ポリシリコン膜をエッチ
ングする工程とを、有することを特徴とする請求項1に
記載の不揮発性半導体記憶装置の製造方法。 - 【請求項3】 前記ドレイン領域を形成する工程は、前
記トンネル絶縁膜に整合する位置に第1のドレイン領域
を形成し、この第1のドレイン領域とドーズ量が異なり
前記第1のドレイン領域を取り囲むように第2のドレイ
ン領域を形成する工程であることを特徴とする請求項1
又は2に記載の不揮発性半導体記憶装置の製造方法。 - 【請求項4】 前記窒化膜がチャネルとなる領域上と素
子分離絶縁膜上に残るようにパターニングする工程は、
前記素子分離膜上に形成される窒化膜と前記素子形成領
域に形成される窒化膜との間隔を前記素子形成領域に形
成される窒化膜の同士の間隔よりも狭く形成される工程
であることを特徴とする請求項1乃至3のいずれか1項
に記載の不揮発性半導体記憶装置の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10280356A JP3137091B2 (ja) | 1998-10-01 | 1998-10-01 | 不揮発性半導体記憶装置の製造方法 |
KR1019990042168A KR100364519B1 (ko) | 1998-10-01 | 1999-09-30 | 비휘발성반도체메모리장치 및 그 제조방법 |
US09/544,046 US6756272B1 (en) | 1998-10-01 | 2000-04-06 | Method of manufacturing non-volatile semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10280356A JP3137091B2 (ja) | 1998-10-01 | 1998-10-01 | 不揮発性半導体記憶装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000114401A JP2000114401A (ja) | 2000-04-21 |
JP3137091B2 true JP3137091B2 (ja) | 2001-02-19 |
Family
ID=17623875
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10280356A Expired - Fee Related JP3137091B2 (ja) | 1998-10-01 | 1998-10-01 | 不揮発性半導体記憶装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP3137091B2 (ja) |
KR (1) | KR100364519B1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100971205B1 (ko) * | 2002-12-30 | 2010-07-20 | 동부일렉트로닉스 주식회사 | 비휘발성 메모리 장치의 제조 방법 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100691937B1 (ko) * | 2002-12-17 | 2007-03-09 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2675304B2 (ja) * | 1987-05-14 | 1997-11-12 | 三洋電機株式会社 | 不揮発性メモリ素子の製造方法 |
JPH02174171A (ja) * | 1988-12-26 | 1990-07-05 | Matsushita Electron Corp | 半導体記憶装置 |
JPH0745726A (ja) * | 1993-07-30 | 1995-02-14 | Nkk Corp | 半導体不揮発性記憶装置 |
-
1998
- 1998-10-01 JP JP10280356A patent/JP3137091B2/ja not_active Expired - Fee Related
-
1999
- 1999-09-30 KR KR1019990042168A patent/KR100364519B1/ko not_active IP Right Cessation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100971205B1 (ko) * | 2002-12-30 | 2010-07-20 | 동부일렉트로닉스 주식회사 | 비휘발성 메모리 장치의 제조 방법 |
Also Published As
Publication number | Publication date |
---|---|
KR20000028758A (ko) | 2000-05-25 |
JP2000114401A (ja) | 2000-04-21 |
KR100364519B1 (ko) | 2002-12-16 |
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Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |