JPH08203281A - 半導体装置 - Google Patents
半導体装置Info
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- JPH08203281A JPH08203281A JP7013156A JP1315695A JPH08203281A JP H08203281 A JPH08203281 A JP H08203281A JP 7013156 A JP7013156 A JP 7013156A JP 1315695 A JP1315695 A JP 1315695A JP H08203281 A JPH08203281 A JP H08203281A
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- voltage
- power supply
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】ワード線の電圧を電源電圧が一定値以下の場合
に電源電圧以下に昇圧し、一定値を越える場合には電源
電圧を出力することにより、電源電圧が高い場合やＢＴ
テスト時におけるワード線の劣化を抑え信頼性を確保す
る。 【構成】電源電圧検出回路１０１と、昇圧回路１０２
と、電源選択回路１０３とを備え電源電圧検出回路１０
１の検出信号φ１により昇圧回路１０２を制御して、電
源電圧値が一定値を超える場合はこの電源電圧値を出力
し、電源電圧値が一定値以下の場合には昇圧した電圧を
出力する。
に電源電圧以下に昇圧し、一定値を越える場合には電源
電圧を出力することにより、電源電圧が高い場合やＢＴ
テスト時におけるワード線の劣化を抑え信頼性を確保す
る。 【構成】電源電圧検出回路１０１と、昇圧回路１０２
と、電源選択回路１０３とを備え電源電圧検出回路１０
１の検出信号φ１により昇圧回路１０２を制御して、電
源電圧値が一定値を超える場合はこの電源電圧値を出力
し、電源電圧値が一定値以下の場合には昇圧した電圧を
出力する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に昇圧制御回路を有する半導体装置に関する。
に昇圧制御回路を有する半導体装置に関する。
【０００２】
【従来の技術】近年、メモリの動作電圧範囲は通常５．
０Ｖ±１０％であるが、低電圧対応のメモリの動作電圧
範囲は３．０Ｖ±１０％かまたは３．３Ｖ±１０％が一
般的であり、低電圧対応のメモリには、このメモリのワ
ード線の電圧を供給電源電圧以上に昇圧する昇圧制御回
路が搭載されている。
０Ｖ±１０％であるが、低電圧対応のメモリの動作電圧
範囲は３．０Ｖ±１０％かまたは３．３Ｖ±１０％が一
般的であり、低電圧対応のメモリには、このメモリのワ
ード線の電圧を供給電源電圧以上に昇圧する昇圧制御回
路が搭載されている。
【０００３】しかし、この昇圧制御回路は使用する電源
電圧の全ての範囲においてワード線電圧を昇圧してお
り、メモリに使用する半導体ＭＯＳトランジスタのゲー
ト酸化膜の破壊等の信頼性上の問題があった。そこで、
例えば特開昭６２−１７７７８７号公報に開示される昇
圧制御回路は、電源電圧の変化を検出し、ワード線を昇
圧する電圧量を変化させて高い電源電圧時においては、
昇圧する量を少なくすることにより過度の電圧がワード
線に印加されるのを抑える構成である。
電圧の全ての範囲においてワード線電圧を昇圧してお
り、メモリに使用する半導体ＭＯＳトランジスタのゲー
ト酸化膜の破壊等の信頼性上の問題があった。そこで、
例えば特開昭６２−１７７７８７号公報に開示される昇
圧制御回路は、電源電圧の変化を検出し、ワード線を昇
圧する電圧量を変化させて高い電源電圧時においては、
昇圧する量を少なくすることにより過度の電圧がワード
線に印加されるのを抑える構成である。
【０００４】この従来の昇圧制御回路について図面を参
照して説明する。
照して説明する。
【０００５】図６を参照すると、電源電圧検出回路を有
する従来の昇圧制御回路は、出号信号φ４を出力する電
源電圧検出回路６１，昇圧起動信号φ３を受け出力電圧
Ｖ２を出力するワード線昇圧回路６２およびワード線選
択回路６３のそれぞれにより構成され、電源電圧検出回
路６１により電源電圧の値を検出し、ワード線昇圧回路
６２の昇圧用キャパシタ（図示してない）への充電時間
を電源電圧検出信号により制御し、電源電圧が高い場合
には充電時間を短くし、電源電圧が通常あるいはそれ以
下の場合には長くとることによって動作電圧範囲の広域
化を図ってきた。
する従来の昇圧制御回路は、出号信号φ４を出力する電
源電圧検出回路６１，昇圧起動信号φ３を受け出力電圧
Ｖ２を出力するワード線昇圧回路６２およびワード線選
択回路６３のそれぞれにより構成され、電源電圧検出回
路６１により電源電圧の値を検出し、ワード線昇圧回路
６２の昇圧用キャパシタ（図示してない）への充電時間
を電源電圧検出信号により制御し、電源電圧が高い場合
には充電時間を短くし、電源電圧が通常あるいはそれ以
下の場合には長くとることによって動作電圧範囲の広域
化を図ってきた。
【０００６】次に、より詳細に従来の昇圧制御回路につ
いて説明する。
いて説明する。
【０００７】図７は、従来用いられてきた電源電圧検出
回路６１の一構成例である。
回路６１の一構成例である。
【０００８】図７を参照すると、電源電圧検出回路６１
は、Ｐチャネル型トランジスタ２９および３２とＮチャ
ネル型トランジスタ３０，３１および３３のそれぞれに
よって構成されトランジスタ２９，３０，３１により基
準電圧ＶＲＥＦを発生し、トランジスタ３２，３３によ
り比較電圧すなわち、出力信号φ４を発生する。トラン
ジスタ２９，３０，および３１のそれぞれにより発生さ
れる基準電圧ＶＲＥＦは電源電圧を比較する際の基準と
なるものであり、この値はトランジスタ３０，３１のし
きい値電圧のみに依り決定され、電源電圧に依存しない
値をとる。トランジスタ３２，３３はトランジスタ２
９，３０および３１のそれぞれにより発生された基準電
圧ＶＲＥＦにより制御され、出力信号φ４を発生する。
電源電圧が高い場合には、出力信号φ４はハイレベルに
なり、電源電圧が通常あるいはそれ以下の場合にはロウ
レベルを出力する。
は、Ｐチャネル型トランジスタ２９および３２とＮチャ
ネル型トランジスタ３０，３１および３３のそれぞれに
よって構成されトランジスタ２９，３０，３１により基
準電圧ＶＲＥＦを発生し、トランジスタ３２，３３によ
り比較電圧すなわち、出力信号φ４を発生する。トラン
ジスタ２９，３０，および３１のそれぞれにより発生さ
れる基準電圧ＶＲＥＦは電源電圧を比較する際の基準と
なるものであり、この値はトランジスタ３０，３１のし
きい値電圧のみに依り決定され、電源電圧に依存しない
値をとる。トランジスタ３２，３３はトランジスタ２
９，３０および３１のそれぞれにより発生された基準電
圧ＶＲＥＦにより制御され、出力信号φ４を発生する。
電源電圧が高い場合には、出力信号φ４はハイレベルに
なり、電源電圧が通常あるいはそれ以下の場合にはロウ
レベルを出力する。
【０００９】図８は、従来用いられてきたワード線昇圧
回路６２の一構成例である。
回路６２の一構成例である。
【００１０】図８を参照すると、ワード線昇圧回路６２
は、バッファ３４および３６、昇圧用キャパシタ３５、
遅延回路４０および４１ならびに遅延選択回路４３から
成り、バッファ３４は昇圧起動信号φ３により制御さ
れ、遅延選択回路４３は昇圧起動信号φ３及び電源電圧
検出信号φ４に制御され、遅延回路４０あるいは４１を
介して電源電圧検出信号φ４の遅延信号φ５を発生す
る。バッファ３６は遅延信号φ５に制御され、充電後の
昇圧用キャパシタ３５を逆端子側から駆動する。
は、バッファ３４および３６、昇圧用キャパシタ３５、
遅延回路４０および４１ならびに遅延選択回路４３から
成り、バッファ３４は昇圧起動信号φ３により制御さ
れ、遅延選択回路４３は昇圧起動信号φ３及び電源電圧
検出信号φ４に制御され、遅延回路４０あるいは４１を
介して電源電圧検出信号φ４の遅延信号φ５を発生す
る。バッファ３６は遅延信号φ５に制御され、充電後の
昇圧用キャパシタ３５を逆端子側から駆動する。
【００１１】更に、動作時における昇圧回路６２の詳細
な説明をすると、昇圧起動信号φ３が活性化し、バッフ
ァ３４が駆動されると昇圧用キャパシタ３５への充電が
開始される。ここで値が通常の供給電圧値より高い場合
には電源電圧検出信号φ４は上述のようにハイレベルに
あり、遅延選択回路４３は遅延回路４０を選択し遅延回
路４０から出力された遅延信号φ５は、ＮＯＲ回路４２
を経てハイレベルからロウレベルへと変化し昇圧を開始
する。
な説明をすると、昇圧起動信号φ３が活性化し、バッフ
ァ３４が駆動されると昇圧用キャパシタ３５への充電が
開始される。ここで値が通常の供給電圧値より高い場合
には電源電圧検出信号φ４は上述のようにハイレベルに
あり、遅延選択回路４３は遅延回路４０を選択し遅延回
路４０から出力された遅延信号φ５は、ＮＯＲ回路４２
を経てハイレベルからロウレベルへと変化し昇圧を開始
する。
【００１２】一方、電源電圧値が通常の供給電圧値かあ
るいはそれ以下の場合には、電源電圧検出信号φ４はロ
ウレベルにあり、遅延選択回路４３は遅延回路４０より
も遅延量を多くした遅延回路４１を選択し、以下電源電
圧が高い場合と同様の手順にて出力される遅延信号φ５
がハイレベルからロウレベルへと変化し昇圧を開始す
る。
るいはそれ以下の場合には、電源電圧検出信号φ４はロ
ウレベルにあり、遅延選択回路４３は遅延回路４０より
も遅延量を多くした遅延回路４１を選択し、以下電源電
圧が高い場合と同様の手順にて出力される遅延信号φ５
がハイレベルからロウレベルへと変化し昇圧を開始す
る。
【００１３】このように、電源電圧が低い場合に遅延量
の多い遅延回路４１を選択し昇圧用キャパシタ３５の充
電時間を充分にとることにより、ワード線の電位を充分
に昇圧する事を可能にした。また電源電圧が高い場合に
は遅延量の少ない経路を選択しワード線の充電量を制限
することによりワード線の電位を少なく昇圧し、このワ
ード線の電位を比較的低いレベルに抑えている。
の多い遅延回路４１を選択し昇圧用キャパシタ３５の充
電時間を充分にとることにより、ワード線の電位を充分
に昇圧する事を可能にした。また電源電圧が高い場合に
は遅延量の少ない経路を選択しワード線の充電量を制限
することによりワード線の電位を少なく昇圧し、このワ
ード線の電位を比較的低いレベルに抑えている。
【００１４】
【発明が解決しようとする課題】しかし、前述の従来技
術では電源電圧を昇圧する際に、電源電圧値が高い場合
と通常あるいはそれにより低い場合とで昇圧用キャパシ
タの充電時間を変化させているのみで、電源電圧値が充
分に高い場合においてもワード線の昇圧が行われてお
り、そのためワード線に過度の電圧が印加されメモリに
用いられる半導体ＭＯＳトランジスタのゲート酸化膜破
壊が発生する問題があった。
術では電源電圧を昇圧する際に、電源電圧値が高い場合
と通常あるいはそれにより低い場合とで昇圧用キャパシ
タの充電時間を変化させているのみで、電源電圧値が充
分に高い場合においてもワード線の昇圧が行われてお
り、そのためワード線に過度の電圧が印加されメモリに
用いられる半導体ＭＯＳトランジスタのゲート酸化膜破
壊が発生する問題があった。
【００１５】
【課題を解決するための手段】本発明の半導体装置は、
電源電圧値が所定の基準値以下のときに検出信号を活性
化し前記所定の基準値を超えたときに前記検出信号を活
性化しない電源電圧検出回路と、起動信号を受け前記電
源電圧を昇圧する昇圧回路と、前記検出信号が活性化さ
れたときは前記昇圧回路の出力電圧を出力し前記検出信
号が活性化されないときは前記電源電圧を出力する電圧
選択回路とから成る昇圧制御回路を備える構成である。
電源電圧値が所定の基準値以下のときに検出信号を活性
化し前記所定の基準値を超えたときに前記検出信号を活
性化しない電源電圧検出回路と、起動信号を受け前記電
源電圧を昇圧する昇圧回路と、前記検出信号が活性化さ
れたときは前記昇圧回路の出力電圧を出力し前記検出信
号が活性化されないときは前記電源電圧を出力する電圧
選択回路とから成る昇圧制御回路を備える構成である。
【００１６】また、本発明の半導体装置の前記昇圧制御
回路はスタチック型ＲＡＭのワード線を昇圧する構成と
することもできる。
回路はスタチック型ＲＡＭのワード線を昇圧する構成と
することもできる。
【００１７】さらにまた、本発明の半導体装置は、前記
電源電圧検出回路の基準値が前記電源電圧値が低電圧か
ら高電圧に変化する場合および高電圧から低電圧に変化
する場合の各々で異った値に設定される構成とすること
もできる。
電源電圧検出回路の基準値が前記電源電圧値が低電圧か
ら高電圧に変化する場合および高電圧から低電圧に変化
する場合の各々で異った値に設定される構成とすること
もできる。
【００１８】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１９】図１は、本発明の第１の実施例の半導体装
置のブロック図である。
置のブロック図である。
【００２０】図１を参照すると、この実施例の半導体装
置の昇圧制御回路は、検出信号φ４を出力する電源電圧
検出回路１０１と、起動信号φ３を受け昇圧電圧ＶＢＳ
Ｔ１を出力する昇圧回路１０２と、出力電圧ＶＢＳＴ２
を出力する電圧選択回路とから成る。
置の昇圧制御回路は、検出信号φ４を出力する電源電圧
検出回路１０１と、起動信号φ３を受け昇圧電圧ＶＢＳ
Ｔ１を出力する昇圧回路１０２と、出力電圧ＶＢＳＴ２
を出力する電圧選択回路とから成る。
【００２１】本発明の第１の実施例の半導体装置の昇圧
制御回路は、電源電圧検出回路１０１により電源電圧Ｖ
ＣＣが一定値以下のときのみ検出信号φ１を活性化し
て、検出信号φ１により電圧選択回路１０３が昇圧回路
１０２の出力電圧ＶＢＳＴ２である昇圧された電圧を選
択し出力する。一方、電源電圧ＶＣＣが一定値を超えた
場合には検出信号φ１を非活性化し、電圧選択回路１０
３が電源電圧ＶＣＣを出力する。
制御回路は、電源電圧検出回路１０１により電源電圧Ｖ
ＣＣが一定値以下のときのみ検出信号φ１を活性化し
て、検出信号φ１により電圧選択回路１０３が昇圧回路
１０２の出力電圧ＶＢＳＴ２である昇圧された電圧を選
択し出力する。一方、電源電圧ＶＣＣが一定値を超えた
場合には検出信号φ１を非活性化し、電圧選択回路１０
３が電源電圧ＶＣＣを出力する。
【００２２】さらに、図２（Ａ）を参照すると、本実施
例の電源電圧検出回路１０１は、負荷素子１，２および
３とＰチャネル型トランジスタ４および５ならびにＮチ
ャネルトランジスタ６，７および８によって構成され
る。
例の電源電圧検出回路１０１は、負荷素子１，２および
３とＰチャネル型トランジスタ４および５ならびにＮチ
ャネルトランジスタ６，７および８によって構成され
る。
【００２３】Ｎチャネル型トランジスタ６，７および８
のそれぞれのしきい値電圧をＶｔｎ、負荷素子１と２及
びトランジスタ６のゲートとの接続点をＮ１、負荷素子
３とトランジスタ８のドレインとトランジスタ７のゲー
トとの接続点をＮ２、トランジスタ４のゲートとドレイ
ン及びＮチャネル型トランジスタ６のドレインとの接続
点をＮ３とする。負荷素子１および２は、電源電圧ＶＣ
Ｃを検出する規定値をその抵抗分割比により定める働き
をする。
のそれぞれのしきい値電圧をＶｔｎ、負荷素子１と２及
びトランジスタ６のゲートとの接続点をＮ１、負荷素子
３とトランジスタ８のドレインとトランジスタ７のゲー
トとの接続点をＮ２、トランジスタ４のゲートとドレイ
ン及びＮチャネル型トランジスタ６のドレインとの接続
点をＮ３とする。負荷素子１および２は、電源電圧ＶＣ
Ｃを検出する規定値をその抵抗分割比により定める働き
をする。
【００２４】図２（Ｂ）は、電源電圧ＶＣＣに対する接
続点Ｎ１とＮ２との電圧変化を表した図である。電源電
圧ＶＣＣに対する接続点Ｎ１の電圧を直線ＶＮ１とし、
接続点Ｎ２の電圧を直線ＶＮ２とし、この二つの直線の
交わるところの電源電圧ＶＣＣが基準電圧Ｖ０となる。
接続点Ｎ２の電圧は電源電圧ＶＣＣがしきい値Ｖｔｎを
超えるまでは徐々に増加して行くが、その後はしきい値
Ｖｔｎ近傍の電圧において一定値をとる。
続点Ｎ１とＮ２との電圧変化を表した図である。電源電
圧ＶＣＣに対する接続点Ｎ１の電圧を直線ＶＮ１とし、
接続点Ｎ２の電圧を直線ＶＮ２とし、この二つの直線の
交わるところの電源電圧ＶＣＣが基準電圧Ｖ０となる。
接続点Ｎ２の電圧は電源電圧ＶＣＣがしきい値Ｖｔｎを
超えるまでは徐々に増加して行くが、その後はしきい値
Ｖｔｎ近傍の電圧において一定値をとる。
【００２５】電源電圧ＶＣＣが基準電圧Ｖ０以下の場合
には接続点Ｎ１の電圧はしき値Ｖｔｎよりも低い値であ
りＮチャネル型トランジスタ６はｏｆｆしている。その
際、接続点Ｎ３はハイレベルにあるためＰチャネル型ト
ランジスタ４および５はｏｆｆしており、検出信号φ１
にはロウレベルが出力されている。
には接続点Ｎ１の電圧はしき値Ｖｔｎよりも低い値であ
りＮチャネル型トランジスタ６はｏｆｆしている。その
際、接続点Ｎ３はハイレベルにあるためＰチャネル型ト
ランジスタ４および５はｏｆｆしており、検出信号φ１
にはロウレベルが出力されている。
【００２６】一方、電源電圧が基準電圧Ｖ０よりも高い
場合にはＮチャネル型トランジスタ６はｏｎし、接続点
Ｎ３の電圧が下がりＰチャネル型トランジスタ４，５は
ｏｎする。その際の検出信号φ１の電圧は、Ｐチャネル
型トランジスタ５とＮチャネル型トランジスタ７とのオ
ン抵抗の分割比により決定するが、Ｎチャネル型トラン
ジスタ７のオン抵抗値をＰチャネル型トランジスタ５の
オン抵抗値よりも大きく設定しておくことにより検出信
号φ１はハイレベルを出力する。
場合にはＮチャネル型トランジスタ６はｏｎし、接続点
Ｎ３の電圧が下がりＰチャネル型トランジスタ４，５は
ｏｎする。その際の検出信号φ１の電圧は、Ｐチャネル
型トランジスタ５とＮチャネル型トランジスタ７とのオ
ン抵抗の分割比により決定するが、Ｎチャネル型トラン
ジスタ７のオン抵抗値をＰチャネル型トランジスタ５の
オン抵抗値よりも大きく設定しておくことにより検出信
号φ１はハイレベルを出力する。
【００２７】図３は、本発明の第１の実施例の半導体装
置の昇圧回路１０２の回路構成図である。
置の昇圧回路１０２の回路構成図である。
【００２８】図３を参照すると、この昇圧回路１０２
は、バッファ９，１１と昇圧用キャパシタ１０および遅
延回路１２により構成される。バッファ９は起動信号φ
３により制御され、起動信号φ３が活性化するとバッフ
ァ９が駆動する。その際、起動信号φ３を受けた遅延回
路１２は遅延信号を出力しバッファ１１を起動し、昇圧
用キャパシタ１０を充電し、その結果昇圧された電圧Ｖ
ＢＳＴ１が出力される。
は、バッファ９，１１と昇圧用キャパシタ１０および遅
延回路１２により構成される。バッファ９は起動信号φ
３により制御され、起動信号φ３が活性化するとバッフ
ァ９が駆動する。その際、起動信号φ３を受けた遅延回
路１２は遅延信号を出力しバッファ１１を起動し、昇圧
用キャパシタ１０を充電し、その結果昇圧された電圧Ｖ
ＢＳＴ１が出力される。
【００２９】図４（Ａ）は、本発明の第１の実施例の半
導体装置の電圧選択回路の回路構成図である。
導体装置の電圧選択回路の回路構成図である。
【００３０】図４（Ａ）を参照すると、この電圧選択回
路１０３は、Ｐチャネル型トランジスタ１３，１４，１
５および１６とＮチャネル型トランジスタ１７，１８と
によって構成され、昇圧回路１０２により昇圧された電
圧ＶＢＳＴ１または電源電圧ＶＣＣのどちらか一方を検
出信号φ１により選択し、電圧選択回路１０１の出力電
圧ＶＢＳＴ２を出力する。
路１０３は、Ｐチャネル型トランジスタ１３，１４，１
５および１６とＮチャネル型トランジスタ１７，１８と
によって構成され、昇圧回路１０２により昇圧された電
圧ＶＢＳＴ１または電源電圧ＶＣＣのどちらか一方を検
出信号φ１により選択し、電圧選択回路１０１の出力電
圧ＶＢＳＴ２を出力する。
【００３１】図４（Ｂ）は、電源電圧ＶＣＣ、検出信号
φ１、節点Ｎ４，Ｎ５および出力電圧ＶＢＳＴ２のそれ
ぞれの電圧波形図であり、また電源電圧が一定値以下の
場合と一定値を超えた場合におけるＰチャネル型トラン
ジスタ１３，１４，１５および１６のそれぞれのオン／
オフの状態を示している。
φ１、節点Ｎ４，Ｎ５および出力電圧ＶＢＳＴ２のそれ
ぞれの電圧波形図であり、また電源電圧が一定値以下の
場合と一定値を超えた場合におけるＰチャネル型トラン
ジスタ１３，１４，１５および１６のそれぞれのオン／
オフの状態を示している。
【００３２】この電圧選択回路１０３は、検出信号φ１
が時刻ｔ０でロウレベルからハイレベルに変化すると、
Ｎチャネル型トランジスタ１８がｏｎし、Ｐチャネル型
トランジスタ１３，１６がｏｎすると出力電圧ＶＢＳＴ
２は電源電圧ＶＣＣとなる。
が時刻ｔ０でロウレベルからハイレベルに変化すると、
Ｎチャネル型トランジスタ１８がｏｎし、Ｐチャネル型
トランジスタ１３，１６がｏｎすると出力電圧ＶＢＳＴ
２は電源電圧ＶＣＣとなる。
【００３３】一方、電源電圧検出回路１０１の検出信号
φ１が時刻ｔ１でハイレベルからロウレベルへと変化す
ると、Ｎチャネル型トランジスタ１８がｏｆｆし、Ｐチ
ャネル型トランジスタ１４および１５のそれぞれｏｎす
る。この時、電圧選択回路１０３の出力電圧ＶＢＳＴ２
は昇圧された電圧ＶＢＳＴ１を出力する。
φ１が時刻ｔ１でハイレベルからロウレベルへと変化す
ると、Ｎチャネル型トランジスタ１８がｏｆｆし、Ｐチ
ャネル型トランジスタ１４および１５のそれぞれｏｎす
る。この時、電圧選択回路１０３の出力電圧ＶＢＳＴ２
は昇圧された電圧ＶＢＳＴ１を出力する。
【００３４】つまり、電源電圧ＶＣＣが一定値以下のと
きには、電圧選択回路１０３は昇圧された電圧ＶＢＳＴ
１を出力し、また電源電圧ＶＣＣが一定値を超えた場合
には電源電圧値を出力する。
きには、電圧選択回路１０３は昇圧された電圧ＶＢＳＴ
１を出力し、また電源電圧ＶＣＣが一定値を超えた場合
には電源電圧値を出力する。
【００３５】例えば、本発明をスタチック型ＲＡＭのワ
ード線の昇圧回路として用いた場合には、電源電圧検出
回路１０１における電源電圧ＶＣＣの基準値を５．０Ｖ
±１０％と低電圧品３．０Ｖ±１０％との間の電圧に設
定する。より具体的には、この基準値を概略３．５Ｖと
した場合、電源電圧ＶＣＣが概略３．５Ｖかそれ以下の
場合にはワード線に昇圧した電圧を出力し、概略３．５
Ｖを超える場合には電源電圧を出力することによって、
低電圧動作時のマージンを確保し、またワード線に過度
の電圧がかかるのを防ぎ、信頼性上の問題の発生を抑え
ることができる。
ード線の昇圧回路として用いた場合には、電源電圧検出
回路１０１における電源電圧ＶＣＣの基準値を５．０Ｖ
±１０％と低電圧品３．０Ｖ±１０％との間の電圧に設
定する。より具体的には、この基準値を概略３．５Ｖと
した場合、電源電圧ＶＣＣが概略３．５Ｖかそれ以下の
場合にはワード線に昇圧した電圧を出力し、概略３．５
Ｖを超える場合には電源電圧を出力することによって、
低電圧動作時のマージンを確保し、またワード線に過度
の電圧がかかるのを防ぎ、信頼性上の問題の発生を抑え
ることができる。
【００３６】次に、本発明の第２の実施例について説明
する。
する。
【００３７】図１に示す第１の実施例の半導体装置にお
いては、電源電圧の基準電圧の検出値は基準電圧Ｖ０で
あり、電源電圧が基準電圧Ｖ０より低い電圧から高い電
圧に変化した場合と、逆に高い電圧から低い電圧に変化
する場合において電源電圧が基準電圧Ｖ０の値をとった
場合に電圧選択回路１０３の出力ＶＢＳＴ２が不安定な
値をとり、この回路をメモリセルのワード線の昇圧回路
として用いる場合に問題となる。
いては、電源電圧の基準電圧の検出値は基準電圧Ｖ０で
あり、電源電圧が基準電圧Ｖ０より低い電圧から高い電
圧に変化した場合と、逆に高い電圧から低い電圧に変化
する場合において電源電圧が基準電圧Ｖ０の値をとった
場合に電圧選択回路１０３の出力ＶＢＳＴ２が不安定な
値をとり、この回路をメモリセルのワード線の昇圧回路
として用いる場合に問題となる。
【００３８】上述の問題点を改良した本発明の第２の実
施例の半導体装置は、第１の実施例の半導体装置の電源
電圧検出回路１０１の代わりに図５（Ａ）に示す電源電
圧検出回路５１を用いた以外は、第１の実施例の半導体
装置と同一構成である。
施例の半導体装置は、第１の実施例の半導体装置の電源
電圧検出回路１０１の代わりに図５（Ａ）に示す電源電
圧検出回路５１を用いた以外は、第１の実施例の半導体
装置と同一構成である。
【００３９】この第２の実施例の半導体装置の電源電圧
検出回路５１は、基準電圧を決定する働きをする抵抗１
９と並列に、検出信号φ２に制御されるＰチャネル型ト
ランジスタ２２を接続したものである。
検出回路５１は、基準電圧を決定する働きをする抵抗１
９と並列に、検出信号φ２に制御されるＰチャネル型ト
ランジスタ２２を接続したものである。
【００４０】図５（Ｂ）は、この第２の実施例の電源電
圧検出回路５１の電源電圧と検出信号φ２および出力電
圧ＶＢＳＴ２の電圧波形図であり、第１の基準電圧Ｖ０
は前述の値と同一であるが、第２の基準電圧Ｖ１はトラ
ンジスタ２２の特性の関数として決まり第１の基準電圧
Ｖ０よりも低い電圧である。この波形図よりわかるよう
に出力ＶＢＳＴ２は電源電圧が低い電圧から高い電圧に
変化する場合と高い電圧から低い電圧に変化する場合に
よって基準電圧が変わり、先に述べたように問題の発生
を抑制することができる。
圧検出回路５１の電源電圧と検出信号φ２および出力電
圧ＶＢＳＴ２の電圧波形図であり、第１の基準電圧Ｖ０
は前述の値と同一であるが、第２の基準電圧Ｖ１はトラ
ンジスタ２２の特性の関数として決まり第１の基準電圧
Ｖ０よりも低い電圧である。この波形図よりわかるよう
に出力ＶＢＳＴ２は電源電圧が低い電圧から高い電圧に
変化する場合と高い電圧から低い電圧に変化する場合に
よって基準電圧が変わり、先に述べたように問題の発生
を抑制することができる。
【００４１】
【発明の効果】以上説明したように本発明は、電源電圧
を検出しその検出信号により制御される電源選択回路に
より、電源電圧が一定値以下の場合にのみ昇圧した電圧
を出力させ、一定値を超える場合には電源電圧を出力さ
せることが可能となり、本発明をメモリセルのワード線
昇圧回路として用いた場合には電源電圧が高いときには
電源電圧を出力することができるためワード線の劣化を
抑える効果を有する。また、本発明は、電源電圧検出回
路の基準値を概略３．５Ｖに制限するものではなく更に
広範囲に応用できるという事は言うまでもない。
を検出しその検出信号により制御される電源選択回路に
より、電源電圧が一定値以下の場合にのみ昇圧した電圧
を出力させ、一定値を超える場合には電源電圧を出力さ
せることが可能となり、本発明をメモリセルのワード線
昇圧回路として用いた場合には電源電圧が高いときには
電源電圧を出力することができるためワード線の劣化を
抑える効果を有する。また、本発明は、電源電圧検出回
路の基準値を概略３．５Ｖに制限するものではなく更に
広範囲に応用できるという事は言うまでもない。
【図１】本発明の第１の実施例の半導体装置のブロック
図である。
図である。
【図２】本発明の第１の実施例の半導体装置の電源電圧
検出回路であり、分図（Ａ）はその回路図を示し、分図
（Ｂ）はその電圧波形を示す図である。
検出回路であり、分図（Ａ）はその回路図を示し、分図
（Ｂ）はその電圧波形を示す図である。
【図３】本発明の第１の実施例の半導体装置の昇圧回路
図である。
図である。
【図４】本発明の第１の実施例の半導体装置の電源電圧
検出回路であり、分図（Ａ）はその回路図を示し、分図
（Ｂ）はその電圧波形とトランジスタの状態を示す図で
ある。
検出回路であり、分図（Ａ）はその回路図を示し、分図
（Ｂ）はその電圧波形とトランジスタの状態を示す図で
ある。
【図５】本発明の第１の実施例の半導体装置の電源電圧
検出回路であり、分図（Ａ）はその回路図を示し、分図
（Ｂ）はその電圧波形とトランジスタの状態を示す図で
ある。
検出回路であり、分図（Ａ）はその回路図を示し、分図
（Ｂ）はその電圧波形とトランジスタの状態を示す図で
ある。
【図６】従来の半導体装置のブロック図である。
【図７】従来の半導体装置の電源検出回路図である。
【図８】従来のワード線昇圧回路図である。
１，２，３，１９，２０，２１ 負荷素子 ４，５，１３，１４，１５，１６，２２，２３，２４，
２９，３２ Ｐ型ＭＯＳトランジスタ ６，７，８，１７，１８，２５，２６，２７，３０，３
１，３３ Ｎ型ＭＯＳトランジスタ ９，１１，３４，３６ 駆動バッファ １０，３５ 昇圧用キャパシタ ３８，３９ ＮＡＮＤ回路 ４２ ＮＯＲ回路 ２８，３７ インバータ回路 １２，４０，４１ 遅延回路
２９，３２ Ｐ型ＭＯＳトランジスタ ６，７，８，１７，１８，２５，２６，２７，３０，３
１，３３ Ｎ型ＭＯＳトランジスタ ９，１１，３４，３６ 駆動バッファ １０，３５ 昇圧用キャパシタ ３８，３９ ＮＡＮＤ回路 ４２ ＮＯＲ回路 ２８，３７ インバータ回路 １２，４０，４１ 遅延回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 21/8244 27/11 27/105 27/10 ４８１ Ｈ０１Ｌ 27/04 Ｇ 27/10 ３８１ ４４１
Claims (3)
- 【請求項１】 電源電圧値が所定の基準値以下のときに
検出信号を活性化し前記所定の基準値を超えたときに前
記検出信号を活性化しない電源電圧検出回路と、起動信
号を受け前記電源電圧を昇圧する昇圧回路と、前記検出
信号が活性化されたときは前記昇圧回路の出力電圧を出
力し前記検出信号が活性化されないときは前記電源電圧
を出力する電圧選択回路とから成る昇圧制御回路を備え
る半導体装置。 - 【請求項２】 前記昇圧制御回路はスタチック型ＲＡＭ
のワード線を昇圧することを特徴とする請求項１記載の
半導体装置。 - 【請求項３】 前記電源電圧検出回路の基準値が前記電
源電圧値が低電圧から高電圧に変化する場合および高電
圧から低電圧に変化する場合の各々で異った値に設定さ
れることを特徴とする請求項１または２記載の半導体装
置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7013156A JPH08203281A (ja) | 1995-01-30 | 1995-01-30 | 半導体装置 |
| KR1019960001891A KR0183489B1 (ko) | 1995-01-30 | 1996-01-29 | 반도체 장치 |
| US08/594,239 US5663926A (en) | 1995-01-30 | 1996-01-30 | Semiconductor device having an internal voltage step-up control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7013156A JPH08203281A (ja) | 1995-01-30 | 1995-01-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08203281A true JPH08203281A (ja) | 1996-08-09 |
Family
ID=11825314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7013156A Pending JPH08203281A (ja) | 1995-01-30 | 1995-01-30 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5663926A (ja) |
| JP (1) | JPH08203281A (ja) |
| KR (1) | KR0183489B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010129135A (ja) * | 2008-11-28 | 2010-06-10 | Renesas Technology Corp | 半導体装置 |
| JP2011054175A (ja) * | 2009-09-03 | 2011-03-17 | Samsung Electronics Co Ltd | 広範囲電源用の昇圧回路とそれを含む電子装置及び電圧昇圧方法 |
| US7948272B2 (en) | 2003-11-27 | 2011-05-24 | Samsung Electronics Co., Ltd. | Input buffer for detecting an input signal |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3621542B2 (ja) * | 1997-02-27 | 2005-02-16 | 株式会社東芝 | 半導体集積回路 |
| TW404063B (en) | 1997-02-27 | 2000-09-01 | Toshiba Corp | Semiconductor integrated circuit apparatus and semiconductor memory apparatus |
| US6002630A (en) * | 1997-11-21 | 1999-12-14 | Macronix International Co., Ltd. | On chip voltage generation for low power integrated circuits |
| WO1999027537A1 (en) * | 1997-11-21 | 1999-06-03 | Macronix International Co., Ltd. | On chip voltage generation for low power integrated circuits |
| US6255900B1 (en) | 1998-11-18 | 2001-07-03 | Macronix International Co., Ltd. | Rapid on chip voltage generation for low power integrated circuits |
| JP4960544B2 (ja) * | 2000-07-06 | 2012-06-27 | エルピーダメモリ株式会社 | 半導体記憶装置及びその制御方法 |
| KR100884607B1 (ko) * | 2007-09-03 | 2009-02-19 | 주식회사 하이닉스반도체 | 내부 전압 생성 회로를 구비하는 반도체 메모리 장치 및 그의 동작 방법 |
| EP2272658A3 (en) | 2009-07-06 | 2011-05-25 | Huhtamäki Oyj | Process for the production of a container |
Citations (4)
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| JPH0554650A (ja) * | 1991-08-26 | 1993-03-05 | Nec Corp | 半導体集積回路 |
| JPH0554649A (ja) * | 1991-08-26 | 1993-03-05 | Nec Corp | 半導体メモリ |
| JPH076582A (ja) * | 1992-11-12 | 1995-01-10 | Matsushita Electric Ind Co Ltd | レベル検知回路及びこれを使用した昇圧電源発生回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62177787A (ja) * | 1986-01-30 | 1987-08-04 | Seiko Epson Corp | 半導体記憶装置 |
| US5103113A (en) * | 1990-06-13 | 1992-04-07 | Texas Instruments Incorporated | Driving circuit for providing a voltage boasted over the power supply voltage source as a driving signal |
-
1995
- 1995-01-30 JP JP7013156A patent/JPH08203281A/ja active Pending
-
1996
- 1996-01-29 KR KR1019960001891A patent/KR0183489B1/ko not_active IP Right Cessation
- 1996-01-30 US US08/594,239 patent/US5663926A/en not_active Expired - Lifetime
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| US8836683B2 (en) | 2009-09-03 | 2014-09-16 | Samsung Electronics Co., Ltd. | Boosting circuit for wide range supply voltage, electronic device including the same and voltage boosting method |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960030249A (ko) | 1996-08-17 |
| KR0183489B1 (ko) | 1999-04-15 |
| US5663926A (en) | 1997-09-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970909 |