JPH0554649A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH0554649A JPH0554649A JP3212548A JP21254891A JPH0554649A JP H0554649 A JPH0554649 A JP H0554649A JP 3212548 A JP3212548 A JP 3212548A JP 21254891 A JP21254891 A JP 21254891A JP H0554649 A JPH0554649 A JP H0554649A
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- Japan
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- power supply
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- semiconductor memory
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Abstract
(57)【要約】
【目的】ワード線とビット線とでメモリセルを選択する
型の半導体メモリにおいて、集積度を高めるために外部
電源電圧を低くせざるを得ない時でも、これに伴うワー
ド線の立ち上り速度の低下および動作マージンの減少を
小さく抑える。 【構成】昇圧電源部７で外部電源電圧ＶCCを昇圧し、こ
の昇圧電圧をワードドライバ回路８の電源電圧とする。
昇圧電源部７では、電圧検知回路４が、比較基準電圧Ｖ
REF をもとにして昇圧電源ライン９の電圧を監視し、こ
の電圧が所定値より低下した時は、検知信号φ1 により
発振回路５を発振させる。昇圧回路６は、発振回路５の
出力信号φ2 により駆動され、外部電源電圧ＶCCを出力
信号φ2 の周波数に応じた昇圧比でＶB まで昇圧し、昇
圧電源ライン９に出力する。
型の半導体メモリにおいて、集積度を高めるために外部
電源電圧を低くせざるを得ない時でも、これに伴うワー
ド線の立ち上り速度の低下および動作マージンの減少を
小さく抑える。 【構成】昇圧電源部７で外部電源電圧ＶCCを昇圧し、こ
の昇圧電圧をワードドライバ回路８の電源電圧とする。
昇圧電源部７では、電圧検知回路４が、比較基準電圧Ｖ
REF をもとにして昇圧電源ライン９の電圧を監視し、こ
の電圧が所定値より低下した時は、検知信号φ1 により
発振回路５を発振させる。昇圧回路６は、発振回路５の
出力信号φ2 により駆動され、外部電源電圧ＶCCを出力
信号φ2 の周波数に応じた昇圧比でＶB まで昇圧し、昇
圧電源ライン９に出力する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリに関し、
特に外部から供給される電源の電圧が低電圧化された半
導体メモリに関する。
特に外部から供給される電源の電圧が低電圧化された半
導体メモリに関する。
【０００２】
【従来の技術】近年、半導体メモリは、微細加工技術の
進歩に伴って、集積度が飛躍的に向上してきている。特
にダイナミックメモリ（以後、ＤＲＡＭと記す）は、メ
モリセルの構造が簡単であることから高集積化が可能で
ある。例えば、現在１６メガビットＤＲＡＭのサンプル
配布が開始されており、更に、学会レベルでは、６４メ
ガビットＤＲＡＭの発表すら行なわれている。
進歩に伴って、集積度が飛躍的に向上してきている。特
にダイナミックメモリ（以後、ＤＲＡＭと記す）は、メ
モリセルの構造が簡単であることから高集積化が可能で
ある。例えば、現在１６メガビットＤＲＡＭのサンプル
配布が開始されており、更に、学会レベルでは、６４メ
ガビットＤＲＡＭの発表すら行なわれている。
【０００３】そして、１６メガビットＤＲＡＭでは、ホ
ットキャリアによるＭＯＳトランジスタ特性の劣化やゲ
ート酸化膜耐圧などの諸問題を解消するため、チップの
外部から供給される電圧をチップ内部で降圧して電圧源
として用いる技術が採用されている。更に、６４メガビ
ットＤＲＡＭでは、従来の５（Ｖ）電源が３．３（Ｖ）
にまで引き下げられようとしている。本発明は、このよ
うな状況のもとにおける半導体メモリの、特にワードド
ライバ回路に関わるものである。
ットキャリアによるＭＯＳトランジスタ特性の劣化やゲ
ート酸化膜耐圧などの諸問題を解消するため、チップの
外部から供給される電圧をチップ内部で降圧して電圧源
として用いる技術が採用されている。更に、６４メガビ
ットＤＲＡＭでは、従来の５（Ｖ）電源が３．３（Ｖ）
にまで引き下げられようとしている。本発明は、このよ
うな状況のもとにおける半導体メモリの、特にワードド
ライバ回路に関わるものである。
【０００４】図８に従来のワードドライバ回路の一例の
回路図を示す。図８を参照すると、このワードドライブ
回路は、行アドレス信号Ａをデコードするデコーダ部１
と、ワード線をドライブするドライバ部２より構成され
ている。
回路図を示す。図８を参照すると、このワードドライブ
回路は、行アドレス信号Ａをデコードするデコーダ部１
と、ワード線をドライブするドライバ部２より構成され
ている。
【０００５】このワードドライバ回路は以下のように動
作する。先ず、リセット時には、プリチャージ信号φp
が接地レベルであるため、節点Ｎ1 は、ＰＭＯＳトラン
ジスタＱp1を介して電源レベル（＝ＶCC）に充電されて
いる。次に、活性化時には、プリチャージ信号φp が電
源レベルＶCCに遷移すると同時に行アドレス信号Ａが活
性化される。行アドレス信号Ａによりデコーダが選択さ
れると、ＮＭＯＳトランジスタＱN1，ＱN2およびＱN3が
オンし節点Ｎ1 のレベルが接地レベルになる。このた
め、節点Ｎ2 がインバータ３によって（ＶCC−ＶT ）
（但し、ＶT はＮＭＯＳトランジスタＱN4のしきい値電
圧）まで充電される。その後、ワード線ドライブ信号φ
a が活性化され、節点Ｎ2 のレベルは、ＮＭＯＳトラン
ジスタＱN5のセルフブートにより電源レベルＶCC以上の
レベルとなり、ワード線電位φWLが活性化される。
作する。先ず、リセット時には、プリチャージ信号φp
が接地レベルであるため、節点Ｎ1 は、ＰＭＯＳトラン
ジスタＱp1を介して電源レベル（＝ＶCC）に充電されて
いる。次に、活性化時には、プリチャージ信号φp が電
源レベルＶCCに遷移すると同時に行アドレス信号Ａが活
性化される。行アドレス信号Ａによりデコーダが選択さ
れると、ＮＭＯＳトランジスタＱN1，ＱN2およびＱN3が
オンし節点Ｎ1 のレベルが接地レベルになる。このた
め、節点Ｎ2 がインバータ３によって（ＶCC−ＶT ）
（但し、ＶT はＮＭＯＳトランジスタＱN4のしきい値電
圧）まで充電される。その後、ワード線ドライブ信号φ
a が活性化され、節点Ｎ2 のレベルは、ＮＭＯＳトラン
ジスタＱN5のセルフブートにより電源レベルＶCC以上の
レベルとなり、ワード線電位φWLが活性化される。
【０００６】ここで、節点Ｎ2 のレベルＶN2は、下記の
式で表わされる。 ＶN2＝｛ＣG ／（ＣG ＋ＣL ）｝Ｖφa ＋（ＶCC−ＶT ） 但し、Ｖφa ；ワード線ドライブ信号φa のレベル ＣG ；ＮＭＯＳトランジスタＱN5のゲート容量 ＣL ；節点Ｎ2 の負荷容量 ここで、ＮＭＯＳトランジスタＱN5がオンする条件は、 ＶN2−Ｖφa ＞ＶT であるので、式と２式より、 ＶCC＞２ＶT ＋｛１−ＣG ／（ＣG ＋ＣL ）｝Ｖφa と表わされる。今、式において、仮にＣG ：ＣL ＝
５：１，Ｖφa ＝４（Ｖ），ＶT ＝０．８（Ｖ）とする
と、ＮＭＯＳトランジスタＱN5をオンさせるためには、
電源レベルＶCCとしては、２．３（Ｖ）以上の電圧が必
要となる。
式で表わされる。 ＶN2＝｛ＣG ／（ＣG ＋ＣL ）｝Ｖφa ＋（ＶCC−ＶT ） 但し、Ｖφa ；ワード線ドライブ信号φa のレベル ＣG ；ＮＭＯＳトランジスタＱN5のゲート容量 ＣL ；節点Ｎ2 の負荷容量 ここで、ＮＭＯＳトランジスタＱN5がオンする条件は、 ＶN2−Ｖφa ＞ＶT であるので、式と２式より、 ＶCC＞２ＶT ＋｛１−ＣG ／（ＣG ＋ＣL ）｝Ｖφa と表わされる。今、式において、仮にＣG ：ＣL ＝
５：１，Ｖφa ＝４（Ｖ），ＶT ＝０．８（Ｖ）とする
と、ＮＭＯＳトランジスタＱN5をオンさせるためには、
電源レベルＶCCとしては、２．３（Ｖ）以上の電圧が必
要となる。
【０００７】
【発明が解決しようとする課題】上述した、従来のワー
ドドライバ回路では、電源電圧が低下すると、式で表
わされるように、節点Ｎ2 の充電電圧が低下する。この
ため、ＮＭＯＳトランジスタＱN5が飽和領域で動作する
ようになり、ワード線電位φWLの立上り進度が遅れると
いう問題が起る。図９はこのような状況を説明するため
のものであって、外部からの電源電圧ＶCCが低下した場
合の、ワード線ドライブ信号φa と、節点Ｎ2 のレベル
と、ワード線電位φWLの動作波形を示す図である。図９
を参照すると、ワード線ドライブ信号φa がロウレベル
の時、節点Ｎ2 のレベルは（ＶCC−ＶT ）である。そし
て、ワード線ドライブ信号φa がハイレベルに遷移する
のに伴って、節点Ｎ2 のレベルの高くなり同時にワード
線電位φWLもハイレベルに遷移して行くが、その立ち上
がりは、節点Ｎ2 のレベルの立ち上りより遅れ非常に緩
慢であることが分る。従来のワードドライバ回路では、
外部電源電圧ＶCCが更に低下すると、活性化できなくな
り、半導体メモリとしての電源マージンが悪化してしま
う。
ドドライバ回路では、電源電圧が低下すると、式で表
わされるように、節点Ｎ2 の充電電圧が低下する。この
ため、ＮＭＯＳトランジスタＱN5が飽和領域で動作する
ようになり、ワード線電位φWLの立上り進度が遅れると
いう問題が起る。図９はこのような状況を説明するため
のものであって、外部からの電源電圧ＶCCが低下した場
合の、ワード線ドライブ信号φa と、節点Ｎ2 のレベル
と、ワード線電位φWLの動作波形を示す図である。図９
を参照すると、ワード線ドライブ信号φa がロウレベル
の時、節点Ｎ2 のレベルは（ＶCC−ＶT ）である。そし
て、ワード線ドライブ信号φa がハイレベルに遷移する
のに伴って、節点Ｎ2 のレベルの高くなり同時にワード
線電位φWLもハイレベルに遷移して行くが、その立ち上
がりは、節点Ｎ2 のレベルの立ち上りより遅れ非常に緩
慢であることが分る。従来のワードドライバ回路では、
外部電源電圧ＶCCが更に低下すると、活性化できなくな
り、半導体メモリとしての電源マージンが悪化してしま
う。
【０００８】
【課題を解決するための手段】本発明の半導体メモリ
は、アレー状に配列されたメモリセルをワード線とビッ
ト線とで選択する型の半導体メモリにおいて、前記ワー
ド線をドライブするワードドライバ回路が、半導体メモ
リの外部から供給された外部電源電圧を内部で昇圧して
得られる電圧を電源電圧とすることを特徴としている。
は、アレー状に配列されたメモリセルをワード線とビッ
ト線とで選択する型の半導体メモリにおいて、前記ワー
ド線をドライブするワードドライバ回路が、半導体メモ
リの外部から供給された外部電源電圧を内部で昇圧して
得られる電圧を電源電圧とすることを特徴としている。
【０００９】
【実施例】次に、本発明の最適な実施例について、図面
を参照して説明する。図１は、本発明の第１の実施例に
おけるワードドライバ回路周辺部の構成を示すブロック
図である。図１を参照すると本実施例は電圧検知回路
４，発振回路５および昇圧回路６よりなる昇圧電源部７
と、この昇圧電源部７が出力する昇圧電源電圧ＶB を昇
圧電源ライン９を介して受け取り、これを電源電圧とし
て動作するワードドライバ回路８より構成されている。
以下に、上述中の各回路ブロックについて詳細な説明を
行なう。
を参照して説明する。図１は、本発明の第１の実施例に
おけるワードドライバ回路周辺部の構成を示すブロック
図である。図１を参照すると本実施例は電圧検知回路
４，発振回路５および昇圧回路６よりなる昇圧電源部７
と、この昇圧電源部７が出力する昇圧電源電圧ＶB を昇
圧電源ライン９を介して受け取り、これを電源電圧とし
て動作するワードドライバ回路８より構成されている。
以下に、上述中の各回路ブロックについて詳細な説明を
行なう。
【００１０】図２（ａ）は、電圧検知回路４の一例を示
す回路図である。図２（ａ）を参照すると、この電圧検
知回路４は、差動増幅回路１０により、比較基準電圧Ｖ
REF と、昇圧電源ライン９の電圧ＶB の抵抗分割レベル
とが比較される。そして、昇圧電源電圧ＶB が設定値を
超えると、検知信号φ1 がロウレベルになる。
す回路図である。図２（ａ）を参照すると、この電圧検
知回路４は、差動増幅回路１０により、比較基準電圧Ｖ
REF と、昇圧電源ライン９の電圧ＶB の抵抗分割レベル
とが比較される。そして、昇圧電源電圧ＶB が設定値を
超えると、検知信号φ1 がロウレベルになる。
【００１１】図２（ｂ）は、これとは異なるタイプの電
圧検知回路の回路図である。図２（ｂ）を参照すると、
この電圧検知回路４では、昇圧電源電圧ＶB が（ＶREF
＋２ＶT ）を超えると、図２（ａ）に示す回路と同様
に、検知信号φ1 がロウレベルになる。このように、こ
こに使用される電圧検知回路は、どのような構成でも本
発明に適用することができる。
圧検知回路の回路図である。図２（ｂ）を参照すると、
この電圧検知回路４では、昇圧電源電圧ＶB が（ＶREF
＋２ＶT ）を超えると、図２（ａ）に示す回路と同様
に、検知信号φ1 がロウレベルになる。このように、こ
こに使用される電圧検知回路は、どのような構成でも本
発明に適用することができる。
【００１２】次に図３（ａ）に、検知信号φ1 により活
性化され出力信号φ2 を発振する、発振回路５の一例と
してのリングオッシレータを示す。図３（ｂ）には発振
回路５の出力信号φ2 を容量Ｃを介して受け取り、チャ
ージポンピングによって外部電源電圧ＶCCをＶBまで昇
圧して出力する昇圧回路６の一例の回路図を示す。
性化され出力信号φ2 を発振する、発振回路５の一例と
してのリングオッシレータを示す。図３（ｂ）には発振
回路５の出力信号φ2 を容量Ｃを介して受け取り、チャ
ージポンピングによって外部電源電圧ＶCCをＶBまで昇
圧して出力する昇圧回路６の一例の回路図を示す。
【００１３】又、図４（ａ）に、本実施例における電圧
検知回路４に用いられる比較基準電圧ＶREF と外部電源
電圧ＶCCとの関係を示す。図４（ａ）を参照すると、本
実施例での比較基準電圧ＶREF は、半導体メモリの推奨
動作範囲内で定電圧特性を示す。図４（ｂ）に、このよ
うな比較基準電圧ＶREF を用いた場合の昇圧電源電圧Ｖ
B と外部電源電圧ＶCCとの関係を示す。図４（ｂ）を参
照すると、本実施例では、昇圧電源電圧ＶB は、推奨動
作範囲内で定電圧特性を示す。
検知回路４に用いられる比較基準電圧ＶREF と外部電源
電圧ＶCCとの関係を示す。図４（ａ）を参照すると、本
実施例での比較基準電圧ＶREF は、半導体メモリの推奨
動作範囲内で定電圧特性を示す。図４（ｂ）に、このよ
うな比較基準電圧ＶREF を用いた場合の昇圧電源電圧Ｖ
B と外部電源電圧ＶCCとの関係を示す。図４（ｂ）を参
照すると、本実施例では、昇圧電源電圧ＶB は、推奨動
作範囲内で定電圧特性を示す。
【００１４】図５は、本実施例におけるワードドライバ
回路８の回路図である。図５を参照すると、このワード
ドライバ回路は、昇圧電源電圧ＶB を電源電圧として用
いている点が、図８に示す従来のワードドライバ回路と
異っている。尚、本実施例のワードドライバ回路では、
プリチャージ信号φp は昇圧電源電圧ＶB により駆動さ
れる。
回路８の回路図である。図５を参照すると、このワード
ドライバ回路は、昇圧電源電圧ＶB を電源電圧として用
いている点が、図８に示す従来のワードドライバ回路と
異っている。尚、本実施例のワードドライバ回路では、
プリチャージ信号φp は昇圧電源電圧ＶB により駆動さ
れる。
【００１５】上述のような構成において、今、昇圧回路
６における昇圧比をα（α＞１）とすると、 ＶB ＝αＶCC である。よって、図５においてＮＭＯＳトランジスタＱ
N5をオンさせる条件は、式と式とにより、 ＶCC＞（１／α）〔２ＶT ＋｛１−ＣG ／（ＣG ＋ＣL ）｝〕Ｖφa となる。従って、例えばα＝１．５とすると、外部電
源電圧ＶCCは、従来の１／１．５に下げることができ
る。
６における昇圧比をα（α＞１）とすると、 ＶB ＝αＶCC である。よって、図５においてＮＭＯＳトランジスタＱ
N5をオンさせる条件は、式と式とにより、 ＶCC＞（１／α）〔２ＶT ＋｛１−ＣG ／（ＣG ＋ＣL ）｝〕Ｖφa となる。従って、例えばα＝１．５とすると、外部電
源電圧ＶCCは、従来の１／１．５に下げることができ
る。
【００１６】図６に、本実施例中のワードドライバ回路
８における、ワード線ドライブ信号φa ，節点Ｎ2 のレ
ベルおよびワード線電位φWLの動作波形を示す。図６お
よび図９を参照すると、本実施例においては、外部電源
電圧ＶCCの大きさが従来と同じであっても、ワード線電
位φWLの立ち上り速度が従来に比べて著しく速くなって
いることが分る。これは、本実施例では、たとえ外部電
源電圧ＶCCのレベルが従来と同じであっても、ワードド
ライバ回路の電源電圧としては、この外部電源電圧がα
倍に昇圧された電圧が用いられているので、節点Ｎ2 の
レベルが高電位となる。このため、ドライブのＮＭＯＳ
トランジスタＱN5としては、セルフブート効率が上昇し
て線形領域で動作するようになり、電流能力が向上する
からである。
８における、ワード線ドライブ信号φa ，節点Ｎ2 のレ
ベルおよびワード線電位φWLの動作波形を示す。図６お
よび図９を参照すると、本実施例においては、外部電源
電圧ＶCCの大きさが従来と同じであっても、ワード線電
位φWLの立ち上り速度が従来に比べて著しく速くなって
いることが分る。これは、本実施例では、たとえ外部電
源電圧ＶCCのレベルが従来と同じであっても、ワードド
ライバ回路の電源電圧としては、この外部電源電圧がα
倍に昇圧された電圧が用いられているので、節点Ｎ2 の
レベルが高電位となる。このため、ドライブのＮＭＯＳ
トランジスタＱN5としては、セルフブート効率が上昇し
て線形領域で動作するようになり、電流能力が向上する
からである。
【００１７】次に、本発明の第２の実施例について説明
する。本実施例は、図２（ａ）および図２（ｂ）に示す
電圧検知回路４に用いられる比較基準電圧ＶREF とし
て、外部電源電圧ＶCCを用いている点が第１の実施例と
異なっている。図７に、本実施例おける昇圧電源電圧Ｖ
B と外部電源電圧ＶCCとの関係を示す。
する。本実施例は、図２（ａ）および図２（ｂ）に示す
電圧検知回路４に用いられる比較基準電圧ＶREF とし
て、外部電源電圧ＶCCを用いている点が第１の実施例と
異なっている。図７に、本実施例おける昇圧電源電圧Ｖ
B と外部電源電圧ＶCCとの関係を示す。
【００１８】図７を参照すると、本実施例では、昇圧回
路７からの昇圧電源電圧ＶB は、半導体メモリの推奨動
作範囲において、外部電源電圧ＶCCに比例して増加す
る。従って、外部電源電圧ＶCCが推奨動作範囲内で低下
したとしても、ワードドライバ回路の電源電圧としては
十分高い電圧が確保されているので、第１の実施例と同
様の効果を得ることができる。このように、本発明は、
基準電位発生回路が搭載されていないような半導体メモ
リにも適用することができる。
路７からの昇圧電源電圧ＶB は、半導体メモリの推奨動
作範囲において、外部電源電圧ＶCCに比例して増加す
る。従って、外部電源電圧ＶCCが推奨動作範囲内で低下
したとしても、ワードドライバ回路の電源電圧としては
十分高い電圧が確保されているので、第１の実施例と同
様の効果を得ることができる。このように、本発明は、
基準電位発生回路が搭載されていないような半導体メモ
リにも適用することができる。
【００１９】
【発明の効果】以上説明したように、本発明の半導体メ
モリは、外部から供給される電源電圧を内蔵された昇圧
電源部で昇圧し、これをワードドライバ回路の電源電圧
として用いている。このことにより、本発明によれば、
半導体メモリの高集積化に伴なって、その外部電源電圧
が低下せざるを得なくなっても、ワード線電位の立ち上
り速度や動作マージンが犠牲になることはない。このこ
とは、近年、半導体メモリの高集積化が進み、今後も今
迄以上のスピードで高集積化されていくであろう状況の
もとでは、非常に大きな利点となる。
モリは、外部から供給される電源電圧を内蔵された昇圧
電源部で昇圧し、これをワードドライバ回路の電源電圧
として用いている。このことにより、本発明によれば、
半導体メモリの高集積化に伴なって、その外部電源電圧
が低下せざるを得なくなっても、ワード線電位の立ち上
り速度や動作マージンが犠牲になることはない。このこ
とは、近年、半導体メモリの高集積化が進み、今後も今
迄以上のスピードで高集積化されていくであろう状況の
もとでは、非常に大きな利点となる。
【図１】本発明の第１の実施例におけるワードドライバ
回路周辺部分の構成を示すブロック図である。
回路周辺部分の構成を示すブロック図である。
【図２】分図（ａ）は、図１中の電圧検知回路４の一例
の回路図である。 分図（ｂ）は、図１中の電圧検知回路４の他の例の回路
図である。
の回路図である。 分図（ｂ）は、図１中の電圧検知回路４の他の例の回路
図である。
【図３】分図（ａ）は、図１中の発振回路５の一例の回
路図である。 分図（ｂ）は、図１中の昇圧回路６の一例の回路図であ
る。
路図である。 分図（ｂ）は、図１中の昇圧回路６の一例の回路図であ
る。
【図４】分図（ａ）は、本発明の第１の実施例におい
て、比較基準電圧ＶREF と外部電源電圧ＶCCとの関係を
示す図である。 分図（ｂ）は、本発明の第１の実施例において、昇圧電
源電圧ＶB と外部電源電圧ＶCCとの関係を示す図であ
る。
て、比較基準電圧ＶREF と外部電源電圧ＶCCとの関係を
示す図である。 分図（ｂ）は、本発明の第１の実施例において、昇圧電
源電圧ＶB と外部電源電圧ＶCCとの関係を示す図であ
る。
【図５】図１中のワードドライバ回路８の回路図であ
る。
る。
【図６】本発明の第１の実施例における信号の動作波形
図である。
図である。
【図７】本発明の第２の実施例において、昇圧電源電圧
ＶB と外部電源電圧ＶCCとの関係を示す図である。
ＶB と外部電源電圧ＶCCとの関係を示す図である。
【図８】従来の半導体メモリにおけるワードドライバ回
路部分の回路図である。
路部分の回路図である。
【図９】図８に示す回路における信号の動作波形図であ
る。
る。
１ デコーダ部 ２ ドライバ部 ３ インバータ ４ 電圧検知回路 ５ 発振回路 ６ 昇圧回路 ７ 昇圧電源部 ８ ワードドライバ回路 ９ 昇圧電源電圧ライン １０ 差動増幅回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108 8320−5Ｌ Ｇ１１Ｃ 11/34 ３５４ Ｆ 8728−4Ｍ Ｈ０１Ｌ 27/10 ３２５ Ｎ
Claims (4)
- 【請求項１】 アレー状に配列されたメモリセルをワー
ド線とビット線とで選択する型の半導体メモリにおい
て、 前記ワード線をドライブするワードドライバ回路が、半
導体メモリの外部から供給された外部電源電圧を内部で
昇圧して得られる電圧を電源電圧とすることを特徴とす
る半導体メモリ。 - 【請求項２】 昇圧電源ラインの電圧を監視する電圧検
知回路と、発振動作が前記電圧検知回路により制御され
る発振回路と、前記発振回路の出力により駆動され外部
から供給される外部電源電圧を昇圧して前記昇圧電源ラ
インに出力する昇圧回路とからなる昇圧電源部と、 前記昇圧電源ラインにより供給される電圧を電源電圧と
しメモリセルアレーのワード線をドライブするワードド
ライバ回路とを含み、 前記昇圧電源部は、前記電圧検知回路が、比較基準電圧
と前記昇圧電源ラインの電圧とを入力とし、この昇圧電
源ラインの電圧が所定値より低下した場合に、前記発振
回路を発振させ、前記昇圧回路が、前記発振回路の出力
の周波数に応じた昇圧比で前記外部電源電圧を昇圧して
前記昇圧電源ラインに出力するように動作することを特
徴とする半導体メモリ。 - 【請求項３】 前記比較基準電圧が、内蔵された基準電
位発生回路により供給され、前記外部電源電圧の所定範
囲内で一定電圧であることを特徴とする請求項２記載の
半導体メモリ。 - 【請求項４】 前記比較基準電圧が、前記外部電源電圧
であることを特徴とする請求項２記載の半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3212548A JP2748733B2 (ja) | 1991-08-26 | 1991-08-26 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3212548A JP2748733B2 (ja) | 1991-08-26 | 1991-08-26 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0554649A true JPH0554649A (ja) | 1993-03-05 |
| JP2748733B2 JP2748733B2 (ja) | 1998-05-13 |
Family
ID=16624512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3212548A Expired - Fee Related JP2748733B2 (ja) | 1991-08-26 | 1991-08-26 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2748733B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08203281A (ja) * | 1995-01-30 | 1996-08-09 | Nec Corp | 半導体装置 |
| JPH08306198A (ja) * | 1995-04-28 | 1996-11-22 | Nec Corp | 半導体記憶装置 |
| US6137343A (en) * | 1995-11-29 | 2000-10-24 | Nec Corporation | Semiconductor memory device equipped with voltage generator circuit |
| WO2005001938A1 (ja) * | 2003-06-27 | 2005-01-06 | Fujitsu Limited | 半導体集積回路 |
| JP2006318647A (ja) * | 2006-08-21 | 2006-11-24 | Nec Electronics Corp | 半導体記憶装置 |
| US7397710B2 (en) | 2000-07-25 | 2008-07-08 | Nec Corporation | Internal voltage level control circuit and semiconductor memory device as well as method of controlling the same |
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-
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- 1991-08-26 JP JP3212548A patent/JP2748733B2/ja not_active Expired - Fee Related
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| US7538602B2 (en) | 2003-06-27 | 2009-05-26 | Fujitsu Microelectronics Limited | Semiconductor integrated circuit with stepped-down voltage generating circuit |
| JP2006318647A (ja) * | 2006-08-21 | 2006-11-24 | Nec Electronics Corp | 半導体記憶装置 |
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| Publication number | Publication date |
|---|---|
| JP2748733B2 (ja) | 1998-05-13 |
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|
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