JPH08201305A - Inspection method for semiconductor wafer slip line and evaluating method for semiconductor wafer - Google Patents
Inspection method for semiconductor wafer slip line and evaluating method for semiconductor waferInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体ウェーハスリップ
ライン検査方法に係わり、特に半導体ウェーハの良否、
グレードを決定する検査方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor wafer slip line inspection method, and more particularly,
It relates to an inspection method for determining a grade.
【０００２】[0002]
【従来の技術】半導体ウエーハの良否、グレードを判別
する検査の一つに、半導体ウェーハのシリコン基体表面
もしくはシリコン基体上に成長されたエピタキシャル層
表面のスリップラインの検査がある。スリップラインと
は原子レベルの段ズレを起こした結晶欠陥なので、幅が
なく一定の方向に延びる直線となって表面にあらわれ
る。存在するスリップラインは少ない方が好ましいこと
は当然であり、従来は顕微鏡等を用いた作業者による目
視検査によりその状態を認識していた。しかしながら目
視検査では不確実要素が多く正確な検査が期待できな
い。2. Description of the Related Art One of the inspections for determining the quality and grade of a semiconductor wafer is the inspection of a slip line on the surface of a silicon substrate of a semiconductor wafer or on the surface of an epitaxial layer grown on the silicon substrate. A slip line is a crystal defect that causes a step shift at the atomic level, so it appears as a straight line that has no width and extends in a certain direction on the surface. As a matter of course, it is preferable that the number of existing slip lines is small, and conventionally, the state has been recognized by visual inspection by an operator using a microscope or the like. However, visual inspection cannot be expected to be accurate because of many uncertainties.
【０００３】そこで、半導体ウェーハスリップライン目
視検査の不確実性を排除するために、本発明の発明者に
より、特開平４−４２９４５号公報に自動的なスリップ
ラインの検査方法が提案された。その概要を図１３およ
び図１４を参照して説明する。Therefore, in order to eliminate the uncertainty of visual inspection of the semiconductor wafer slip line, the inventor of the present invention proposed an automatic slip line inspection method in Japanese Patent Laid-Open No. 4-42945. The outline will be described with reference to FIGS. 13 and 14.
【０００４】図１３に示すように、レーザ発振器５１か
ら放射された円偏向のレーザ光５２を、Ｘ方向スキャン
制御部４４により制御された走査ミラー５３でＸ方向
（紙面に垂直方向）にラスタースキャンさせながら半導
体ウェーハ１０の表面を照射する。一方、半導体ウェー
ハ１０を真空チャックして搭載する載置台５４は角度回
転可変アーム５５に結合され、θ，γ，Ｙー制御部４５
により制御されて所定の角度θおよび回転角度γに設定
されてＹ方向に移動され、これにより半導体ウェーハ１
０の表面全域がスキャンされてレーザ照射される。スリ
ップラインは結晶面方位とオリエンテーションフラット
方向により決定されるから、この両者からθおよびγの
値を定めて、スリップラインからの反射光をなるべく異
物からの散乱光等から区別して検出できるようにしてい
る。As shown in FIG. 13, a circularly polarized laser beam 52 emitted from a laser oscillator 51 is raster-scanned in the X direction (perpendicular to the plane of the drawing) by a scanning mirror 53 controlled by an X direction scan controller 44. Then, the surface of the semiconductor wafer 10 is irradiated. On the other hand, the mounting table 54 on which the semiconductor wafer 10 is vacuum-chucked and mounted is connected to the angle rotation variable arm 55, and the θ, γ, Y-control unit 45.
The semiconductor wafer 1 is moved in the Y direction by being controlled by a predetermined angle θ and a rotation angle γ.
The entire surface of 0 is scanned and laser irradiation is performed. Since the slip line is determined by the crystal plane orientation and the orientation flat direction, the values of θ and γ are determined from both, so that the reflected light from the slip line can be detected as distinct as possible from the scattered light from foreign matter. There is.
【０００５】半導体ウェーハ１０の表面からの反射光５
６は対物レンズ５７を通って光電素子５８に受光されて
電圧に変換され、その電圧がコンパレータ部４２に入力
される。コンパレータ部４２ではこの電圧と基準電圧部
４１からの基準電圧とを比較してその結果による情報信
号をメモリ部４３に送って格納記憶する。Reflected light 5 from the surface of the semiconductor wafer 10
The photoelectric conversion element 6 is received by the photoelectric element 58 through the objective lens 57 and converted into a voltage, and the voltage is input to the comparator section 42. The comparator section 42 compares this voltage with the reference voltage from the reference voltage section 41 and sends an information signal resulting from the comparison to the memory section 43 for storage and storage.
【０００６】これと同時にメモリ部４３にＸ方向スキャ
ン制御部４４およびθ，γ，Ｙー制御部４５から位置情
報が入力されるから、メモリ部４３には、半導体ウェー
ハの位置座標に応じた状態が格納記憶される。At the same time, position information is input to the memory unit 43 from the X-direction scan control unit 44 and the θ, γ, Y-control unit 45, so that the memory unit 43 is in a state corresponding to the position coordinates of the semiconductor wafer. Is stored and stored.
【０００７】θおよびγの設定により反射光５６にはス
リップラインからのデータが主として含まれるがその他
の表面状態のデータも入り込んでいる。By the setting of θ and γ, the reflected light 56 mainly contains the data from the slip line, but also contains the data of other surface states.
【０００８】図１４（Ａ）はメモリ部４３に格納された
データ例を図式したもので、半導体ウェーハ１０内にス
リップライン１１がＹ方向に直線状に伸びて主として存
在するが、その他のデータとして曲線で示すキズ１２や
黒丸で示す異物１３も存在することを示している。FIG. 14A shows an example of data stored in the memory section 43. The slip line 11 extends linearly in the Y direction in the semiconductor wafer 10 and is mainly present. It is shown that there are also scratches 12 indicated by a curve and foreign matter 13 indicated by a black circle.
【０００９】スリップラインは上述したように結晶面方
位とオリエンテーションフラット方向により決定されか
ら、スリップラインは、Ａ：面方位に依存した方向に直
線的にかつ長さを持って存在する。Since the slip line is determined by the crystal plane orientation and the orientation flat direction as described above, the slip line exists linearly and with a length in the direction depending on A: plane orientation.
【００１０】またスリップラインは、Ｂ：連続性があ
る、Ｃ：点としては存在しない、Ｄ：スリップによる表
面段差であるから幅を持った直線や曲線ではない。The slip line is not a straight line or a curve having a width because B: continuity, C: does not exist as a point, and D: a surface step due to slip.
【００１１】次に、スリップライン位置座標出力部４６
において、メモリー部４３から送られてきた図１４
（Ａ）の状態のデータから、上記Ａ〜Ｄの論理により、
点または幅を持った直線、曲線や不定形として存在する
キズ１２，異物１３等を除去してスリップライン１１の
みを抽出した図１４（Ｂ）のデータを得る。Next, the slip line position coordinate output unit 46
14 sent from the memory unit 43 at
From the data of the state of (A), by the logic of A to D,
The data of FIG. 14 (B) in which only the slip line 11 is extracted by removing the scratches 12, the foreign matters 13 and the like existing as a straight line, a curve having a point or a width or an irregular shape, are obtained.
【００１２】次に、スリップライン測定回路部４７に図
１４（Ｂ）のデータを入力し、また図１４（Ｃ）に示す
半導体チップ（製品チップ）の寸法に合わせた半導体チ
ップ格子サイズＬを入力する。すなわちＸ方向およびＹ
方向に間隔Ｌの格子２１を入力し、この格子２１に囲ま
れた各領域２０が各半導体チップ領域２０となり、この
格子２１は実際の半導体ウェーハのスクライブ領域（切
断領域）の中心に位置していると考えることができる。Next, the data of FIG. 14B is input to the slip line measuring circuit unit 47, and the semiconductor chip lattice size L matched to the dimensions of the semiconductor chip (product chip) shown in FIG. 14C is input. To do. Ie X direction and Y
A lattice 21 with an interval L is input in the direction, each region 20 surrounded by this lattice 21 becomes each semiconductor chip region 20, and this lattice 21 is located at the center of the scribe region (cutting region) of the actual semiconductor wafer. Can be considered
【００１３】このように半導体チップ格子間間隔Ｌは、
この半導体ウェーハに配列形成される正四辺形の半導体
チップの一辺の長さであり、例えば半導体チップが０．
５ｍｍ×０．５ｍｍの場合は、Ｌ＝０．５ｍｍである。Thus, the semiconductor chip lattice spacing L is
The length of one side of a regular quadrilateral semiconductor chip arrayed and formed on this semiconductor wafer.
In the case of 5 mm × 0.5 mm, L = 0.5 mm.
【００１４】スリップライン測定回路４７において、図
１４（Ｂ）のスリップライン１１の座標データに図１４
（Ｃ）のチップ格子データを重ね合わせて、図１４
（Ｄ）に示す、半導体チップ格子データによるスリップ
ラインマップデータを得る。In the slip line measuring circuit 47, the coordinate data of the slip line 11 of FIG.
The chip lattice data of (C) is overlaid and the result is shown in FIG.
Slip line map data based on semiconductor chip lattice data shown in (D) is obtained.
【００１５】尚、図１４（Ａ）乃至（Ｄ）はデータを理
解しやすいように図式的に示したものである。しかし図
１４（Ｄ）のスリップラインマップデータはスリップラ
イン測定回路部４７から、半導体チップ格子サイズによ
るスリップラインマップとしてＣＲＴ表示もしくはプリ
ント表示により出力することができる。14 (A) to 14 (D) are schematic representations of the data for easy understanding. However, the slip line map data of FIG. 14D can be output from the slip line measuring circuit unit 47 as a slip line map according to the semiconductor chip lattice size by CRT display or print display.
【００１６】さらにスリップライン測定回路部４７にお
いて図１４（Ｄ）のデータから、半導体ウェーハ内の全
スリップラインの長さの総和を算出して出力する。Further, the slip line measuring circuit unit 47 calculates and outputs the sum of the lengths of all the slip lines in the semiconductor wafer from the data of FIG. 14 (D).
【００１７】この算出は、正四角形になっている半導体
チップ領域２０にスリップライン１１が存在する場合
は、どのような態様で存在していても長さ０．５ｍｍの
スリップラインであるとしてカウントし、半導体ウェー
ハ１０の周辺部で正四角形になっていないチップ２０に
スリップラインが存在する場合には長さ０．２５ｍｍの
スリップラインであるとしてカウントしている。したが
って半導体ウェーハに、スリップライン１１が存在する
正四角形の半導体チップ２０がＰ個、スリップラインが
存在する正四角形となっていない半導体チップ領域がＱ
個の場合に、この半導体ウェーハ内のスリップラインの
長さの総和は、０．５ｍｍ×Ｐ＋０．２５ｍｍ×Ｑであ
ると算定して出力していた。When the slip line 11 exists in the semiconductor chip region 20 having a square shape, this calculation is counted as a slip line having a length of 0.5 mm, regardless of the form of the slip line 11. If a slip line is present in the chip 20 that is not a square shape in the peripheral portion of the semiconductor wafer 10, it is counted as a slip line having a length of 0.25 mm. Therefore, in the semiconductor wafer, there are P regular square semiconductor chips 20 in which the slip lines 11 are present, and there are Q regular semiconductor chip regions in which the slip lines are not regular square.
In the case of individual pieces, the total sum of the lengths of the slip lines in this semiconductor wafer was calculated and output as 0.5 mm × P + 0.25 mm × Q.
【００１８】[0018]
【発明が解決しようとする課題】しかしながら上記従来
技術では図１５に示すように、形成される正四角形の半
導体チップ領域２０に１本のスリップライン１１が存在
している場合（Ａ）も、２本以上のスリップライン１１
が存在している場合（Ｂ）も、スリップライン１１が途
中までしか存在しない場合（Ｃ）も、すべて０．５ｍｍ
の長さでカウントしているから半導体ウェーハ１０内の
スリップラインの長さの総和が正確に算出できない。し
たがって半導体ウェーハの評価を十分に行なうことがで
きないという問題があった。However, in the above-mentioned prior art, as shown in FIG. 15, when one slip line 11 is present in the square semiconductor chip region 20 to be formed (A), two slip lines 11 are present. More than one slip line 11
0.5 mm in both cases (B) and when the slip line 11 exists only part way (C).
Therefore, the total sum of the lengths of the slip lines in the semiconductor wafer 10 cannot be accurately calculated. Therefore, there is a problem that the semiconductor wafer cannot be sufficiently evaluated.
【００１９】また従来はスリップラインと半導体チップ
の良品歩留率（収率）との関係についての認識が欠如し
ていたから、スリップラインの存在状態の評価からこの
半導体ウェーハを使用した場合の生産状況や半導体チッ
プのコスト等の予測ができない問題があった。Conventionally, there was a lack of knowledge about the relationship between the slip line and the yield rate (yield) of semiconductor chips. Therefore, evaluation of the existence state of the slip line indicates the production status when this semiconductor wafer is used, There is a problem that the cost of semiconductor chips cannot be predicted.
【００２０】したがって本発明の目的は、半導体ウェー
ハ内のスリップラインの状態をより精密に算出すること
により、正確な半導体ウェーハの評価を可能にする半導
体ウェーハスリップライン検査方法を提供することであ
る。Therefore, an object of the present invention is to provide a semiconductor wafer slip line inspection method which enables accurate evaluation of a semiconductor wafer by more accurately calculating the state of the slip line in the semiconductor wafer.
【００２１】本発明の他の目的は、半導体ウェーハ内の
スリップラインの状態から半導体チップの良品歩留等の
生産状況を予測して半導体ウェーハのグレードもしくは
良否を判別する半導体ウェーハの評価方法を提供するこ
とである。Another object of the present invention is to provide a semiconductor wafer evaluation method for predicting the production status such as yield of semiconductor chips from the state of slip lines in the semiconductor wafer to judge the grade or quality of the semiconductor wafer. It is to be.
【００２２】[0022]
【課題を解決するための手段】本発明の特徴は、所定の
大きさの半導体チップを配列形成する半導体ウェーハの
主面のスリップラインを検査する方法において、前記半
導体ウェーハの主面に存在するスリップラインのスリッ
プライン座標データに、前記半導体チップの寸法より微
細な寸法の微細チップ領域を形成する微細格子データを
重ねることにより前記半導体ウェーハのスリップライン
マップデータを得て、このスリップラインマップデータ
において前記スリップラインが存在する前記微細チップ
領域の個数をカウントすることにより前記半導体ウェー
ハ内のスリップラインの長さの総和を演算する半導体ウ
ェーハスリップライン検査方法にある。ここで、第１の
方向に配列する前記微細格子間の間隔と前記第１の方向
と直角の第２の方向に配列する前記微細格子間の間隔と
を同一の値にすることにより、前記半導体ウェーハの周
辺部を除いて前記微細チップ領域は正四角形となってい
ることが好ましい。この場合、前記微細格子間の間隔を
Ｓ、前記スリップラインが存在する正四角形の微細チッ
プ領域の個数をｍ、前記スリップラインが存在する正四
角形でない微細チップ領域の個数をｎとした場合に、前
記半導体ウェーハ内のスリップラインの長さの総和Ｈ
を、Ｈ＝Ｓ×ｍ＋（１／２）×Ｓ×ｎの式で演算するこ
とができる。A feature of the present invention is that in a method of inspecting a slip line on a main surface of a semiconductor wafer on which semiconductor chips of a predetermined size are arrayed and formed, a slip existing on the main surface of the semiconductor wafer is detected. The slip line coordinate data of the line, to obtain the slip line map data of the semiconductor wafer by overlaying the fine grid data forming a fine chip region of a size finer than the size of the semiconductor chip, in the slip line map data The semiconductor wafer slip line inspection method is for calculating the total length of the slip lines in the semiconductor wafer by counting the number of the fine chip regions where the slip lines exist. Here, by setting the interval between the fine gratings arranged in the first direction and the interval between the fine gratings arranged in the second direction orthogonal to the first direction to the same value, the semiconductor It is preferable that the fine chip region is a regular square except for the peripheral portion of the wafer. In this case, when the interval between the fine grids is S, the number of regular square fine chip regions in which the slip lines are present is m, and the number of non-square regular fine chip regions in which the slip lines are present is n, Sum of lengths of slip lines in the semiconductor wafer H
Can be calculated by the formula of H = S × m + (1/2) × S × n.
【００２３】本発明の他の特徴は所定の大きさの半導体
チップを配列形成する半導体ウェーハの評価方法におい
て、前記半導体ウェーハの主面に存在するスリップライ
ンのスリップライン座標データに、前記半導体チップの
寸法に合わせた寸法の半導体チップ領域を形成する半導
体チップ格子データを重ねることにより半導体ウェーハ
のスリップラインマップデータを得て、前記スリップラ
インが存在する前記半導体チップ領域の個数（Ｎ）をカ
ウントし、前記半導体ウェーハに前記所定の大きさで形
成することができる半導体チップの個数（Ｎ0 ）を入力
して、Ｎ／Ｎ0を演算してスリップ率を得る半導体ウェ
ーハの評価方法にある。ここで、前記半導体チップ格子
データによる半導体ウェーハのスリップラインマップデ
ータに、前記半導体チップ領域の寸法より微細な寸法の
微細チップ領域を形成する微細格子データを重ね合わせ
た微細格子および半導体チップ格子データによるスリッ
プラインマップデータを得て、このスリップラインマッ
プデータを用いて、前記スリップラインが存在するＮ個
の半導体チップ領域のうち、前記スリップラインが多く
存在する半導体チップ領域の個数（ＮP ）を分類してカ
ウントし、これにより複数種類の前記スリップ率を演算
することが好ましい。この場合、スリップラインが多く
存在する前記ＮP 個のそれぞれの半導体チップ領域内に
は複数本のスリップラインが存在し、かつ該複数のスリ
ップラインの該半導体チップ領域内の長さの和は半導体
チップの一辺の長さの２倍以上であることができる。Another feature of the present invention is a method for evaluating a semiconductor wafer, in which semiconductor chips of a predetermined size are arrayed and formed. The slip line coordinate data of a slip line existing on the main surface of the semiconductor wafer is used as the slip line coordinate data of the semiconductor chip. Slip line map data of a semiconductor wafer is obtained by superimposing semiconductor chip lattice data forming a semiconductor chip region having a size according to the size, and the number (N) of the semiconductor chip regions in which the slip line exists is counted, In the semiconductor wafer evaluation method, the number of semiconductor chips (N 0 ) that can be formed in the predetermined size on the semiconductor wafer is input and N / N 0 is calculated to obtain a slip ratio. Here, the slip line map data of the semiconductor wafer based on the semiconductor chip grid data is superposed with the fine grid data for forming a fine chip area having a size smaller than that of the semiconductor chip area. Slip line map data is obtained, and using this slip line map data, the number (N P ) of the semiconductor chip regions in which the slip line is large among the N semiconductor chip regions in which the slip line is present is classified. It is preferable that a plurality of types of slip ratios be calculated based on the above. In this case, a plurality of slip lines are present in each of the N P semiconductor chip regions where many slip lines are present, and the sum of the lengths of the plurality of slip lines in the semiconductor chip region is the semiconductor. It can be more than double the length of one side of the chip.
【００２４】[0024]
【作用】このように本発明では、半導体チップの寸法よ
り微細な寸法の微細チップ領域を形成する微細格子デー
タを用いて半導体ウェーハ内の複数のスリップラインの
長さの総和を演算するから、半導体ウェーハのグレード
を正確に評価することができる。As described above, according to the present invention, since the total sum of the lengths of a plurality of slip lines in a semiconductor wafer is calculated by using the fine lattice data for forming a fine chip region having a finer size than the size of the semiconductor chip, The grade of the wafer can be evaluated accurately.
【００２５】また本発明では、スリップ率を演算するか
ら、さらにそれぞれの半導体チップ領域に存在するスリ
ップラインの多少による分類により種々の観点からのス
リップ率を演算するから、半導体チップの良品歩留の実
際にそくした予測をすることができる。Further, according to the present invention, since the slip ratio is calculated, and further, the slip ratio is calculated from various points of view by classifying the slip lines existing in the respective semiconductor chip regions depending on the degree of slip lines, the yield of good semiconductor chips can be improved. You can make an actual prediction.
【００２６】[0026]
【実施例】以下、図面を参照して本発明を説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to the drawings.
【００２７】本発明の半導体ウェーハスリップライン検
査方法および半導体ウェーハの評価方法は、上記図１３
の検査装置のスリップライン測定回路部４７に相当する
機能回路部おける処理方法に関するものである。The semiconductor wafer slip line inspection method and semiconductor wafer evaluation method of the present invention are described in FIG.
The present invention relates to a processing method in a functional circuit section corresponding to the slip line measuring circuit section 47 of the inspection device.
【００２８】図１乃至図３は本発明の第１の実施例を示
すフローチャートである。1 to 3 are flow charts showing a first embodiment of the present invention.
【００２９】最初に図１の各ステップを図１３および図
７を参照して説明すると、レーザ光５２を半導体ウェー
ハ１０の表面に照射するステップ１１０、反射光５６に
よるスリップライン１１、キズ１２および異物１３のデ
ータならびにＸ方向スキャン制御部４４およびθ，γ，
Ｙ−制御部４５からの位置データをメモリー部４３に入
力して、半導体ウェーハ１０のウェーハマップのデータ
（図７（Ａ））をメモリー部４３に格納するステップ１
２０、スリップライン位置座標出力回路部４６で異物、
キズを除去してスリップライン１１を抽出したウェーハ
マップのデータ（スリップライン座標データ）（図７
（Ｂ））を得るステップ１３０を有し、ここまでは従来
技術と同様である。First, each step of FIG. 1 will be described with reference to FIGS. 13 and 7. Step 110 of irradiating the surface of the semiconductor wafer 10 with the laser beam 52, slip line 11 by the reflected light 56, scratch 12 and foreign matter. 13 data and the X-direction scan control unit 44 and θ, γ,
The position data from the Y-control unit 45 is input to the memory unit 43, and the data of the wafer map of the semiconductor wafer 10 (FIG. 7A) is stored in the memory unit 43 Step 1
20, foreign matter in the slip line position coordinate output circuit unit 46,
Wafer map data (slip line coordinate data) obtained by removing the scratches and extracting the slip line 11 (see FIG. 7).
(B)) is obtained, and the process up to this point is the same as the conventional technique.
【００３０】本発明では図２のステップ１４０におい
て、図１３のスリップライン測定回路部４７に相当する
機能回路部に、スリップライン長さ測定用の微細格子デ
ータＳ（微細格子間間隔Ｓ）を入力する。In the present invention, in step 140 of FIG. 2, the fine grid data S (fine inter-grid spacing S) for measuring the slip line length is input to the functional circuit portion corresponding to the slip line measuring circuit portion 47 of FIG. To do.
【００３１】微細格子データＳは、配列形成される半導
体チップの寸法と同じ半導体チップ領域を囲む半導体チ
ップ格子データＬ（半導体チップ格子間間隔Ｌ）より微
細の寸法である。例えば、半導体チップ格子間の寸法Ｌ
が０．５ｍｍの場合に微細格子間の寸法Ｓが０．１ｍｍ
である。図７（Ｃ）は微細格子３１をＹ方向およびＸ方
向にそれぞれＳ＝０．１ｍｍの間隔で配列し、微細格子
３１により囲まれて形成された０．１ｍｍ×０．１ｍｍ
の微細チップ領域３０がマトリックス状に配列された微
細格子のデータマップを図式して示したものである。The fine grid data S is finer than the semiconductor chip grid data L (semiconductor chip grid spacing L) that surrounds the same semiconductor chip area as the arrayed semiconductor chips. For example, the dimension L between the semiconductor chip lattices
Is 0.5 mm, the dimension S between the fine lattices is 0.1 mm
Is. In FIG. 7C, the fine gratings 31 are arranged in the Y direction and the X direction at intervals of S = 0.1 mm, respectively, and are formed by being surrounded by the fine grating 31 and are 0.1 mm × 0.1 mm.
3 schematically shows a data map of a fine grid in which the fine chip regions 30 of are arranged in a matrix.
【００３２】次に図２のステップ１５０において、図７
（Ｂ）のスリップライン座標データに図７（Ｃ）の微細
格子データを重ね合わせて、微細格子による半導体ウェ
ーハのスリップマップを作成する。この状態を図示する
と図７（Ｄ）となる。Next, in step 150 of FIG.
The slip line coordinate data of (B) is superimposed on the fine grid data of FIG. 7 (C) to create a slip map of the semiconductor wafer by the fine grid. This state is illustrated in FIG. 7 (D).
【００３３】尚、図７（Ａ）乃至（Ｄ）は、図１４と同
様に、データを理解しやすいように図式的に示したもの
である。Note that FIGS. 7A to 7D are schematic views similar to FIG. 14 for easy understanding of the data.
【００３４】ここで必要ならば、図７（Ｄ）のスリップ
ラインマップデータをスリップライン測定回路４７もし
くはそれに相当する機能回路部から、半導体チップ格子
サイズによるスリップラインマップとしてＣＲＴ表示も
しくはプリント表示により出力することができる。If necessary, the slip line map data shown in FIG. 7D is output from the slip line measuring circuit 47 or a functional circuit corresponding thereto as a slip line map according to the semiconductor chip grid size by CRT display or print display. can do.
【００３５】さらに図２のステップ１５０において、微
細格子３１による微細チップ領域３０であってスリップ
ライン１１が存在しかつ正四角形の領域の個数（半導体
ウェーハ１０の全域内の個数）ｍおよび微細格子３１に
よる微細チップ領域３０であってスリップライン１１が
存在しかつ半導体ウェーハ１０の周辺部に位置している
ので正四角形となっていないの領域の個数（半導体ウェ
ーハ１０の全域内の個数）ｎをそれぞれカウントし、半
導体ウェーハ内の全てのスリップラインの長さの総和Ｈ
を、式Ｈ＝Ｓ×ｍ＋（１／２）×Ｓ×ｎから演算する。
上記したようにＳ＝０．１ｍｍの場合は、Ｈ（ｍｍ）＝
０．１×ｍ＋０．０５×ｎとなる。この演算結果は図３
のステップ１８０において、上記機能回路部から出力さ
れる。Further, in step 150 of FIG. 2, the number m of fine chip regions 30 of the fine lattice 31 in which the slip lines 11 are present and which are squares (the number in the entire area of the semiconductor wafer 10) m and the fine lattice 31. The number of regions (number in the entire area of the semiconductor wafer 10) n which are not the regular quadrangle because they are the fine chip regions 30 due to the slip line 11 and are located in the peripheral portion of the semiconductor wafer 10, Count and total length H of all slip lines in the semiconductor wafer.
Is calculated from the equation H = S × m + (1/2) × S × n.
As described above, when S = 0.1 mm, H (mm) =
It becomes 0.1 × m + 0.05 × n. This calculation result is shown in Fig. 3.
In step 180, the output is made from the functional circuit section.
【００３６】図１４で示した従来技術では、半導体チッ
プ格子２１に囲まれる０．５ｍｍ×０．５ｍｍの半導体
チップ領域２０に、１本のスリップライン１１が存在す
る（Ａ）の場合も、２本のスリップライン１１が存在す
る（Ｂ）の場合も、半分しかスリップライン１１が存在
しない（Ｃ）の場合も、すべてこの半導体チップ領域２
０におけるスリップライン長はトータル０．５ｍｍ長で
あるとして半導体ウェハ全体のスリップライン総和長を
演算していたから、実際の状態との誤差が大きくなり半
導体ウェーハの正しい評価ができなかった。In the prior art shown in FIG. 14, one slip line 11 is present in the semiconductor chip region 20 of 0.5 mm × 0.5 mm surrounded by the semiconductor chip grid 21, and even in the case of (A), 2 In the case where the slip line 11 of the book exists (B) and the case where the slip line 11 exists only in half (C), the semiconductor chip region 2 is used.
Since the total slip line length of the entire semiconductor wafer was calculated assuming that the slip line length at 0 was 0.5 mm in total, the error from the actual state was large and the semiconductor wafer could not be evaluated correctly.
【００３７】これに対して本実施例によれば図９に示す
ように、微細格子３１のサイズＳ（０．１ｍｍ）による
０．１ｍｍ×０．１ｍｍのそれぞれの微細チップ領域３
０にスリップライン１１が存在するかどうかでスリップ
ライン長を演算するから、半導体チップ領域２０にＹ方
向に貫通する１本のスリップライン１１が存在する
（Ａ）の場合はその半導体チップ領域２０内のスリップ
ライン長は０．１ｍｍ×５＝０．５ｍｍであり、Ｙ方向
に貫通する２本のスリップライン１１が存在する（Ｂ）
の場合はその半導体チップ領域２０内のスリップライン
長は０．１ｍｍ×１０＝１．０ｍｍであり、半分しかス
リップライン１１が存在しない（Ｃ）の場合はその半導
体チップ領域２０内のスリップライン長は０．１ｍｍ×
３＝０．３ｍｍであるとして、半導体ウェーハ全体のス
リップライン総和長を演算するから、実際の状態にそく
した半導体ウェーハの正しい評価が可能となる。On the other hand, according to this embodiment, as shown in FIG. 9, each of the fine chip regions 3 of 0.1 mm × 0.1 mm depending on the size S (0.1 mm) of the fine grating 31.
Since the slip line length is calculated depending on whether or not the slip line 11 exists at 0, in the case where there is one slip line 11 penetrating in the Y direction in the semiconductor chip region 20, (A), within the semiconductor chip region 20. Has a slip line length of 0.1 mm × 5 = 0.5 mm, and there are two slip lines 11 penetrating in the Y direction (B).
In the case of, the slip line length in the semiconductor chip area 20 is 0.1 mm × 10 = 1.0 mm, and in the case of only half the slip line 11 (C), the slip line length in the semiconductor chip area 20 is Is 0.1 mm ×
Assuming that 3 = 0.3 mm, the total slip line length of the entire semiconductor wafer is calculated, so that it is possible to correctly evaluate the semiconductor wafer according to the actual state.
【００３８】このステップ１５０で演算した半導体ウェ
ーハのスリップラインの長さの総和Ｈをそのまま図３の
ステップ１８０で、スリップライン測定回路４７（図１
３）もしくはそれに相当する機能回路部からＣＲＴ表示
もしくはプリント表示により出力することができる。The total H of the slip line lengths of the semiconductor wafer calculated in step 150 is directly used in step 180 of FIG. 3 in the slip line measuring circuit 47 (FIG. 1).
It is possible to output by CRT display or print display from 3) or the functional circuit portion corresponding thereto.
【００３９】この実施例では、この後のステップ１６０
で半導体チップ（製品チップ）の寸法に合わせた半導体
チップ格子２１の寸法データＬ（図８（Ａ））を入力
し、ステップ１７０で半導体チップ格子２１のウェーハ
マップデータをスリップラインデータに重ね合わせた半
導体チップ格子データによるスリップラインマップデー
タを作成し（図８（Ｂ））、ステップ１８０でこのスリ
ップラインマップデータを半導体チップ格子サイズによ
るスリップラインマップとしてＣＲＴ表示もしくはプリ
ント表示により出力しているが、このステップ１６０，
１７０自体は従来技術と同じである。In this embodiment, the subsequent step 160
The dimension data L (FIG. 8A) of the semiconductor chip lattice 21 matched with the dimensions of the semiconductor chip (product chip) is input with, and the wafer map data of the semiconductor chip lattice 21 is superimposed on the slip line data in step 170. Slip line map data based on the semiconductor chip grid data is created (FIG. 8 (B)), and in step 180, the slip line map data is output as a slip line map based on the semiconductor chip grid size by CRT display or print display. This step 160,
170 itself is the same as the prior art.
【００４０】図４乃至図６は本発明の第２の実施例を示
すフローチャートである。4 to 6 are flowcharts showing the second embodiment of the present invention.
【００４１】図１のステップ１３０の後、図４のステッ
プ２４０において、半導体チップ（製品チップ）サイズ
Ｌに合わせた半導体チップ格子データＬ、例えばＬ＝
０．５ｍｍを入力する。また微細格子データＳ、例えば
Ｓ＝０．１ｍｍを入力する。After step 130 in FIG. 1, in step 240 in FIG. 4, semiconductor chip lattice data L matched to the semiconductor chip (product chip) size L, for example, L =
Enter 0.5 mm. Further, the fine grid data S, for example, S = 0.1 mm is input.
【００４２】次のステップ２５０において、スリップラ
インのウェーハマップ（スリップライン座標データ）
と、半導体チップ格子データと、微細格子データとを重
ね合わせて半導体ウェーハのスリップラインマップデー
タを作成する。At the next step 250, a wafer map of slip lines (slip line coordinate data)
Then, the semiconductor chip lattice data and the fine lattice data are overlapped with each other to create slip line map data of the semiconductor wafer.
【００４３】このデータの一部を図式して図１０に示
す。図１０において、実線で示す半導体チップ格子２１
に囲まれたＬ×Ｌ（０．５ｍｍ×０．５ｍｍ）の半導体
チップ領域２０が形成され、そのなかに点線で示す微細
格子３１に囲まれたＳ×Ｓ（０．１ｍｍ×０．１ｍｍ）
の微細チップ領域３０が形成され、スリップライン１１
が示されている。A portion of this data is shown graphically in FIG. In FIG. 10, the semiconductor chip grid 21 shown by a solid line
A semiconductor chip region 20 of L × L (0.5 mm × 0.5 mm) surrounded by is formed, and S × S (0.1 mm × 0.1 mm) surrounded by a fine lattice 31 shown by a dotted line therein.
The fine chip area 30 of the slip line 11 is formed.
It is shown.
【００４４】次に、図５のステップ２６０において、各
半導体チップ領域２０内のスリップライン１１の状態を
算定する。Next, in step 260 of FIG. 5, the state of the slip line 11 in each semiconductor chip region 20 is calculated.
【００４５】まず半導体チップ格子２１による正四角形
の半導体チップ領域２０であってスリップライン１１が
存在している個数Ｎをカウントする。First, the number N of the square semiconductor chips 20 formed by the semiconductor chip grid 21 and having the slip line 11 is counted.
【００４６】次に上記Ｎ個のうち、スリップライン１１
が多く（トータル長が長く）存在している半導体チップ
領域２０の個数ＮP をカウントする。それぞれの半導体
チップ領域２０内のスリップライン１１の長さの算定
は、それぞれの半導体チップ領域内の複数（この実施例
では５×５＝２５個）の微細チップ領域３０のそれぞれ
におけるスリップライン１１の存在の有無を判別するこ
とにより行なわれる。Next, of the above N pieces, the slip line 11
The number N P of the semiconductor chip regions 20 in which a large number (total length is long) exist is counted. The length of the slip line 11 in each semiconductor chip region 20 is calculated by calculating the slip line 11 in each of a plurality (5 × 5 = 25 in this embodiment) of fine chip regions 30 in each semiconductor chip region. It is performed by determining the presence or absence of the existence.
【００４７】そして例えば、半導体チップ領域２０内に
複数のスリップライン１１が存在しかつこの複数のスリ
ップライン１１のトータルの長さ（この半導体チップ領
域内のトータルの長さ）が半導体チップ領域２０の一辺
の長さＬ（０．５ｍｍ）の２倍（１．０ｍｍ）以上の半
導体チップ領域２０は多くのスリップラインが存在する
としてその個数ＮP をカウントする。Then, for example, a plurality of slip lines 11 exist in the semiconductor chip region 20 and the total length of the plurality of slip lines 11 (the total length in the semiconductor chip region) is the semiconductor chip region 20. The number N P of the semiconductor chip region 20 which is twice (1.0 mm) or more the length L (0.5 mm) of one side is counted as the number of slip lines.
【００４８】そしてステップ２７０において、この半導
体ウェーハに形成することができる０．５ｍｍ×０．５
ｍｍの大きさの半導体チップの個数（Ｎ0 ）を入力す
る。Then, in step 270, 0.5 mm × 0.5 which can be formed on this semiconductor wafer.
The number (N 0 ) of semiconductor chips having a size of mm is input.
【００４９】図１１の例では、正四角形の半導体チップ
領域２０のうち、スリップライン１１が存在する半導体
チップ領域（Ｅ＋Ｆ）の個数Ｎは６個（２個＋４個）で
あり、このうちスリップライン１１が多く存在する半導
体チップ領域（Ｅ）の個数ＮP は２個であり、スリップ
ライン１１が存在しない半導体チップ領域Ｇの個数はは
２２個であり、半導体ウェーハに正四角形に形成するこ
とができる半導体チップの個数Ｎ0 は２８個（６個＋２
２個）である。In the example of FIG. 11, the number N of semiconductor chip regions (E + F) in which the slip line 11 is present in the square semiconductor chip region 20 is 6 (2 + 4). The number N P of the semiconductor chip regions (E) where there are many 11 is 2, and the number of the semiconductor chip regions G where the slip line 11 does not exist is 22, which may be formed in a square shape on the semiconductor wafer. The number N 0 of semiconductor chips that can be formed is 28 (6 + 2
2).
【００５０】次に図６のステップ２８０において、第１
のスリップ率および第２のスリップ率を演算する。Next, in step 280 of FIG. 6, the first
The slip ratio and the second slip ratio are calculated.
【００５１】第１のスリップ率は、式（Ｎ／Ｎ0 ）×１
００％により演算され、その長さ（半導体チップ領域内
のトータルの長さ）の長短にかかわらずスリップライン
が存在する半導体チップ領域の割合を示している。The first slip ratio is the formula (N / N 0 ) × 1
The ratio of the semiconductor chip area in which the slip line exists is calculated regardless of the length (total length in the semiconductor chip area) calculated by 00%.
【００５２】第２のスリップ率は、式（ＮP ／Ｎ0 ）×
１００％により演算され、その長さ（半導体チップ領域
内のトータルの長さ）が長い、すなわち多くのスリップ
ラインが存在する半導体チップ領域のみの割合を示して
いる。The second slip ratio is calculated by the formula (N P / N 0 ) ×
It is calculated by 100%, and the length (total length in the semiconductor chip region) is long, that is, the ratio of only the semiconductor chip region where many slip lines exist is shown.
【００５３】次にステップ２９０において、第１および
第２のスリップ率をスリップライン測定回路４７（図１
３）もしくはそれに相当する機能回路部からＣＲＴ表示
もしくはプリント表示により出力する。Next, at step 290, the first and second slip ratios are measured by the slip line measuring circuit 47 (see FIG. 1).
3) Or output from the functional circuit corresponding to it by CRT display or print display.
【００５４】図１２はスリップ率と製品（半導体チッ
プ）の収率（歩留率もしくは良品率）との関係線６０の
一例を示す図である。FIG. 12 is a diagram showing an example of a relation line 60 between the slip ratio and the product (semiconductor chip) yield (yield ratio or non-defective product ratio).
【００５５】この関係線６０は品種ごとに異なり、図１
２の場合には、スリップ率が略零の半導体ウェーハにそ
の関係線に該当する品種の半導体装置（半導体チップ）
を形成した場合の収率（良品率もしくは歩留率）が８２
％であるのに対して、同一の品種をスリップ率が１５％
の半導体ウェーハに形成する場合の収率は７０％である
と推定することができ、これにより生産状況や製造コス
トの予測が容易になり、生産管理を充実させることが出
来る。This relationship line 60 differs depending on the product type and is shown in FIG.
In the case of 2, the semiconductor device (semiconductor chip) of the type corresponding to the relation line to the semiconductor wafer having the slip ratio of substantially zero
Yield (non-defective product rate or yield rate) is 82
%, Whereas the same product has a slip ratio of 15%
It can be estimated that the yield in the case of forming on the semiconductor wafer is 70%, which makes it easy to predict the production situation and production cost and enhance production control.
【００５６】ここでスリップ率として上記第１のスリッ
プ率を用いるか上記第２のスリップ率を用いるかは、品
種によって決定される。Here, whether to use the first slip ratio or the second slip ratio as the slip ratio is determined depending on the product type.
【００５７】例えば高集積度のメモリ装置では半導体チ
ップのシリコン基板の大部分を素子領域（活性領域）と
しているから、少しでもスリップラインが存在するとそ
れにより不良となる確率が大である。このような品種で
は図１２の横軸のスリップ率に上記第１のスリップ率を
用いた方が実績に合致した関係線６０となる。For example, in a highly integrated memory device, most of the silicon substrate of a semiconductor chip is used as an element region (active region), so that even a slight slip line is likely to cause a defect. In such a product type, the relationship line 60 that matches the actual results is obtained by using the first slip ratio for the slip ratio on the horizontal axis in FIG.
【００５８】これに対してデスクリートのトランジスタ
等を形成する半導体チップでは、そのシリコン基板の中
央の小部分のみを素子領域（活性領域）としその周囲の
大部分はボンディングパッドをその上に設けたフィール
ド領域であるから、少しのスリップラインが存在しても
それが素子領域に位置して不良となる確率は小である。
この場合は多くのスリップラインが存在する半導体ウェ
ーハ領域のみをカウントした上記第２のスリップ率を用
いた方が実績に合致した関係線６０となる。On the other hand, in a semiconductor chip for forming discrete transistors or the like, only a small central portion of the silicon substrate is used as an element region (active region), and most of its periphery is provided with a bonding pad thereon. Since it is a field region, even if a few slip lines are present, it is unlikely that they will be located in the device region and become defective.
In this case, the relation line 60 that matches the actual results is obtained by using only the second slip ratio that counts only the semiconductor wafer region where many slip lines exist.
【００５９】半導体ウェーハ内のスリップラインの長さ
の総和Ｈが小のものはスリップ率も小となり好ましい。
したがってスリップラインの長さの総和Ｈを正確に測定
して半導体ウェーハもしくはそのロットのグレード付
け、良否の判定を行なった管理が必要である。It is preferable that the total sum H of the lengths of the slip lines in the semiconductor wafer is small because the slip ratio is also small.
Therefore, it is necessary to accurately measure the total sum H of the slip lines, grade the semiconductor wafer or its lot, and judge whether the semiconductor wafer is good or bad.
【００６０】しかしながらスリップラインの長さの総和
Ｈが小でも、存在するスリップラインの大部分が半導体
ウェーハの中央を横断して位置しているような場合に
は、スリップ率が大となり収率が低下する。したがって
各半導体ウェーハのスリップ率の適切な把握が必要とな
る。However, even if the total sum H of the lengths of the slip lines is small, in the case where most of the existing slip lines are located across the center of the semiconductor wafer, the slip ratio is large and the yield is high. descend. Therefore, it is necessary to properly grasp the slip ratio of each semiconductor wafer.
【００６１】本発明では、微細格子を用いることにより
スリップラインの長さの総和Ｈの精密な測定により正し
いマクロ的な管理、また微細格子を用いることにより品
種ごとのスリップ率の演算で適切なミクロ的な管理をそ
れぞれ可能にするから、両者を併用することにより現状
にそくした生産管理を行うことができる。In the present invention, a fine grid is used to perform accurate macroscopic control by precise measurement of the total H of the slip line lengths, and a fine grid is used to calculate an appropriate micro ratio for calculating the slip ratio for each product type. Since they can be controlled individually, the combined use of both makes it possible to perform production control in line with the current situation.
【００６２】尚、上記実施例では半導体チップ領域２０
すなわち半導体チップを０．５ｍｍ×０．５ｍｍの正四
角形の場合で例示した。しかし本発明が長方形の半導体
チップ、例えば０．５ｍｍ×１．０ｍｍの半導体チップ
の場合にも適用することができることは当然である。In the above embodiment, the semiconductor chip region 20
That is, the semiconductor chip is illustrated as a regular square of 0.5 mm × 0.5 mm. However, it goes without saying that the present invention can be applied to a rectangular semiconductor chip, for example, a semiconductor chip of 0.5 mm × 1.0 mm.
【００６３】一方、上記実施例では微細格子３１による
微細チップ領域３０が０．１ｍｍ×０．１ｍｍの場合で
例示した。しかしながら要求される精度に応じて例え
ば、０．０５ｍｍ×０．０５ｍｍ（Ｓ＝０．０５）の微
細チップ領域や０．２ｍｍ×０．２ｍｍ（Ｓ＝０．２）
の微細チップ領域に変更することが可能である。そして
この微細チップ領域は正方形である方が、微細格子デー
タＳの入力をＸ軸およびＹ軸に共通に入力することがで
きるから好ましい。On the other hand, in the above embodiment, the case where the fine chip region 30 formed by the fine grating 31 is 0.1 mm × 0.1 mm is illustrated. However, depending on the required accuracy, for example, a fine chip area of 0.05 mm × 0.05 mm (S = 0.05) or 0.2 mm × 0.2 mm (S = 0.2)
It is possible to change to a fine chip area. It is preferable that the fine chip region is square because the fine lattice data S can be commonly input to the X axis and the Y axis.
【００６４】[0064]
【発明の効果】以上説明したように本発明によれば、半
導体チップの寸法より微細な寸法の微細チップ領域を形
成する微細格子データを用いて半導体ウェーハ内の複数
のスリップラインの長さの総和を演算しているからその
値を精密に算出することができ、これにより半導体ウェ
ーハの正確な評価を可能にする。As described above, according to the present invention, the sum of the lengths of a plurality of slip lines in a semiconductor wafer is calculated by using fine lattice data forming a fine chip area having a finer dimension than that of the semiconductor chip. Is calculated, the value can be calculated accurately, which enables accurate evaluation of the semiconductor wafer.
【００６５】また本発明では、スリップ率を演算してい
るから、さらにそれぞれの半導体チップに存在するスリ
ップラインの多少による分類により種々の観点からのス
リップ率を演算しているからその半導体ウェーハを使用
した際の品種ごとの生産状況、良品歩留の好適な予測が
可能となる。Further, in the present invention, since the slip ratio is calculated, and the slip ratio is calculated from various points of view by classifying the slip lines existing in each semiconductor chip depending on the degree, the semiconductor wafer is used. It is possible to appropriately predict the production status and yield of non-defective products for each product type.
【図１】本発明の実施例におけるステップを順に示す図
である。FIG. 1 is a diagram sequentially showing steps in an embodiment of the present invention.
【図２】図１の続きのステップであり、本発明の第１の
実施例をステップ順に示す図である。FIG. 2 is a diagram showing a step subsequent to that of FIG. 1 and showing a first embodiment of the present invention in step order.
【図３】図２の続きのステップを順に示す図である。FIG. 3 is a diagram sequentially showing steps following FIG.
【図４】図１の続きのステップであり、本発明の第２の
実施例をステップ順に示す図である。FIG. 4 is a view showing a step that follows the step of FIG. 1 and shows a second embodiment of the present invention in step order.
【図５】図４の続きのステップを順に示す図である。FIG. 5 is a diagram sequentially showing steps following FIG.
【図６】図５の続きのステップを順に示す図である。FIG. 6 is a diagram sequentially showing steps subsequent to FIG. 5;
【図７】本発明の第１の実施例におけるスリップライン
と微細格子を説明する図である。FIG. 7 is a diagram illustrating a slip line and a fine grid according to the first embodiment of the present invention.
【図８】本発明の第１の実施例におけるスリップライン
と半導体チップ格子を説明する図である。FIG. 8 is a diagram illustrating a slip line and a semiconductor chip grid according to the first embodiment of the present invention.
【図９】本発明の第１の実施例における半導体チップ領
域内のスリップラインの検査方法と微細格子を説明する
図である。FIG. 9 is a diagram illustrating a method for inspecting a slip line in a semiconductor chip region and a fine grid according to the first embodiment of the present invention.
【図１０】本発明の第２の実施例におけるスリップライ
ンと半導体チップ格子と微細格子とを説明する図であ
る。FIG. 10 is a diagram illustrating a slip line, a semiconductor chip lattice, and a fine lattice according to the second embodiment of the present invention.
【図１１】本発明の第２の実施例における半導体ウェー
ハ内のスリップラインと半導体チップとの関係を示す図
である。FIG. 11 is a diagram showing a relationship between a slip line in a semiconductor wafer and a semiconductor chip according to a second embodiment of the present invention.
【図１２】本発明の第２の実施例におけるスリップ率と
製品の収率との関係を示す図である。FIG. 12 is a diagram showing the relationship between the slip ratio and the product yield in the second example of the present invention.
【図１３】本発明の実施例および従来技術が用いるスリ
ップライン測定装置を示す図である。FIG. 13 is a diagram showing a slip line measuring device used in the embodiment of the present invention and the prior art.
【図１４】従来技術におけるスリップラインと半導体チ
ップ格子を説明する図である。FIG. 14 is a diagram illustrating a slip line and a semiconductor chip grid according to a conventional technique.
【図１５】従来技術における半導体チップ領域内のスリ
ップラインの検査方法を説明する図である。FIG. 15 is a diagram illustrating a method of inspecting a slip line in a semiconductor chip area according to a conventional technique.
１０ 半導体ウェーハ １１ スリップライン １２ キズ １３ 黒丸 ２０ 半導体チップ領域 ２１ 半導体チップ格子 ３０ 微細チップ領域 ３１ 微細格子 ４１ 基準電圧部 ４２ コンパレータ部 ４３ メモリ部 ４４ Ｘ方向スキャン制御部 ４５ θ，γ，Ｙー制御部 ４６ スリップライン位置座標出力回路部 ４７ スリップライン測定回路部 ５１ レーザ発振器 ５２ 円偏向のレーザ光 ５３ 走査ミラー ５４ 載置台 ５５ 角度回転可変アーム ５６ 反射光 ５７ 対物レンズ ５８ 光電素子 ６０ スリップ率に対する製品の収率を示す線 １１０〜１８０，２４０〜２９０ 各ステップ 10 semiconductor wafer 11 slip line 12 scratch 13 black circle 20 semiconductor chip region 21 semiconductor chip lattice 30 fine chip region 31 fine lattice 41 reference voltage unit 42 comparator unit 43 memory unit 44 X-direction scan control unit 45 θ, γ, Y-control unit 46 Slip line position coordinate output circuit unit 47 Slip line measurement circuit unit 51 Laser oscillator 52 Circularly polarized laser light 53 Scanning mirror 54 Mounting table 55 Angle rotation variable arm 56 Reflected light 57 Objective lens 58 Photoelectric element 60 Photoelectric device 60 Line showing rate 110-180, 240-290 each step
Claims (6)
する半導体ウェーハの主面のスリップラインを検査する
方法において、前記半導体ウェーハの主面に存在するス
リップラインのスリップライン座標データに、前記半導
体チップの寸法より微細な寸法の微細チップ領域を形成
する微細格子データを重ねることにより前記半導体ウェ
ーハのスリップラインマップデータを得て、このスリッ
プラインマップデータにおいて前記スリップラインが存
在する前記微細チップ領域の個数をカウントすることに
より前記半導体ウェーハ内のスリップラインの長さの総
和を演算することを特徴とする半導体ウェーハスリップ
ライン検査方法。1. A method for inspecting a slip line on a main surface of a semiconductor wafer in which semiconductor chips of a predetermined size are arrayed and formed, the slip line coordinate data of the slip line existing on the main surface of the semiconductor wafer is used as the semiconductor. The slip line map data of the semiconductor wafer is obtained by superimposing fine grid data forming a fine chip region having a finer dimension than the chip size, and the slip line map data of the fine chip region in which the slip line exists. A method for inspecting a semiconductor wafer slip line, wherein the total sum of the lengths of slip lines in the semiconductor wafer is calculated by counting the number.
間隔と前記第１の方向と直角の第２の方向に配列する前
記微細格子間の間隔とを同一の値にすることにより、前
記半導体ウェーハの周辺部を除いて前記微細チップ領域
は正四角形となっていることを特徴とする請求項１記載
の半導体ウェーハスリップライン検査方法。2. The distance between the fine gratings arranged in the first direction and the distance between the fine gratings arranged in the second direction perpendicular to the first direction are set to the same value, 2. The semiconductor wafer slip line inspection method according to claim 1, wherein the fine chip region is a square except for the peripheral portion of the semiconductor wafer.
プラインが存在する正四角形の微細チップ領域の個数を
ｍ、前記スリップラインが存在する正四角形でない微細
チップ領域の個数をｎとした場合に、前記半導体ウェー
ハ内のスリップラインの長さの総和Ｈを、 Ｈ＝Ｓ×ｍ＋（１／２）×Ｓ×ｎの式で演算することを
特徴とする請求項２記載の半導体ウェーハスリップライ
ン検査方法。3. When the distance between the fine grids is S, the number of regular square fine chip areas in which the slip lines are present is m, and the number of non-square fine chip areas in which the slip lines are present is n. 3. The semiconductor wafer slip line according to claim 2, wherein the total sum H of the lengths of the slip lines in the semiconductor wafer is calculated by the formula H = S * m + (1/2) * S * n. Inspection methods.
する半導体ウェーハの評価方法において、前記半導体ウ
ェーハの主面に存在するスリップラインのスリップライ
ン座標データに、前記半導体チップの寸法に合わせた寸
法の半導体チップ領域を形成する半導体チップ格子デー
タを重ねることにより半導体ウェーハのスリップライン
マップデータを得て、前記スリップラインが存在する前
記半導体チップ領域の個数（Ｎ）をカウントし、前記半
導体ウェーハに前記所定の大きさで形成することができ
る半導体チップの個数（Ｎ0 ）を入力して、Ｎ／Ｎ0 を
演算してスリップ率を得ることを特徴とする半導体ウェ
ーハの評価方法。4. A method of evaluating a semiconductor wafer in which semiconductor chips of a predetermined size are formed in an array, the size of the slip line existing on the main surface of the semiconductor wafer being adjusted to the slip line coordinate data of the size of the semiconductor chip. Slip line map data of the semiconductor wafer is obtained by superposing the semiconductor chip lattice data forming the semiconductor chip region, the number (N) of the semiconductor chip regions in which the slip line exists is counted, and A method for evaluating a semiconductor wafer, comprising inputting the number (N 0 ) of semiconductor chips that can be formed in a predetermined size and calculating N / N 0 to obtain a slip ratio.
体ウェーハのスリップラインマップデータに、前記半導
体チップ領域の寸法より微細な寸法の微細チップ領域を
形成する微細格子データを重ね合わせた微細格子および
半導体チップ格子データによるスリップラインマップデ
ータを得て、このスリップラインマップデータを用い
て、前記スリップラインが存在するＮ個の半導体チップ
領域のうち、前記スリップラインが多く存在する半導体
チップ領域の個数（ＮP ）を分類してカウントし、これ
により複数種類の前記スリップ率を演算することを特徴
とする請求項４記載の半導体ウェーハの評価方法。5. A fine grid and a semiconductor chip grid in which slip line map data of a semiconductor wafer based on the semiconductor chip grid data is overlapped with fine grid data for forming a fine chip area having a size smaller than that of the semiconductor chip area. The slip line map data is obtained from the data, and using this slip line map data, the number (N P ) of the semiconductor chip regions where the slip line is present abundantly among the N semiconductor chip regions where the slip line is present. 5. The method for evaluating a semiconductor wafer according to claim 4, wherein a plurality of kinds of slip ratios are calculated by classifying and counting.
個のそれぞれの半導体チップ領域内には複数本のスリッ
プラインが存在し、かつ該複数のスリップラインの該半
導体チップ領域内の長さの和は半導体チップの一辺の長
さの２倍以上であることを特徴とする請求項５記載の半
導体ウェーハの評価方法。6. The N P having many slip lines
A plurality of slip lines exist in each of the semiconductor chip regions, and the sum of the lengths of the plurality of slip lines in the semiconductor chip region is at least twice the length of one side of the semiconductor chip. The method for evaluating a semiconductor wafer according to claim 5, wherein.
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