JP2006226792A - Pattern defect inspection method - Google Patents

Pattern defect inspection method Download PDF

Info

Publication number
JP2006226792A
JP2006226792A JP2005039742A JP2005039742A JP2006226792A JP 2006226792 A JP2006226792 A JP 2006226792A JP 2005039742 A JP2005039742 A JP 2005039742A JP 2005039742 A JP2005039742 A JP 2005039742A JP 2006226792 A JP2006226792 A JP 2006226792A
Authority
JP
Japan
Prior art keywords
pattern
defect
inspection
defect inspection
semiconductor wafer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2005039742A
Other languages
Japanese (ja)
Inventor
Manabu Ono
学 大野
Takashi Maruyama
隆司 丸山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2005039742A priority Critical patent/JP2006226792A/en
Publication of JP2006226792A publication Critical patent/JP2006226792A/en
Withdrawn legal-status Critical Current

Links

Images

Abstract

<P>PROBLEM TO BE SOLVED: To accurately adjust the defect inspection sensitivity of a circuit pattern formed on a semiconductor wafer. <P>SOLUTION: A pattern for defect inspection formed of the circuit pattern and a produced defect of a predetermined dimension is formed on the semiconductor wafer, the pattern for defect inspection is detected, prior to the defect inspection of the circuit pattern, and the inspection sensitivity is adjusted, based on the inspection result. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明はパターン欠陥検査方法に係り、特に、半導体ウェーハ上に形成された回路パターンに対する欠陥検査方法に関するものである。   The present invention relates to a pattern defect inspection method, and more particularly to a defect inspection method for a circuit pattern formed on a semiconductor wafer.

半導体ＩＣの製造に際しては、拡散層パターン、配線層パターン等の様々な種類の回路パターンを有する複数種類のフォトマスクを用い、フォトリソグラフィ技術、ドライエッチンク技術を用いて各フォトマスクの回路パターンを所定の順序で半導体ウェーハ上に重ねて転写する工程が繰り返される。これらのパターン工程において、フォトマスクの回路パターンと実際に半導体ウェーハ上に形成された回路パターンとの間に不一致が生じると、不一致箇所は欠陥として作用し半導体ＩＣの動作不良を招くことになる。パターンの不一致はパターン形成工程中に混入した異物に起因するピンホールあるいは付着物により生じる場合が多いが、これらの異物をパターン形成工程から完全に除くことは困難であり、したがって各工程である程度の欠陥が生じことは避けられない。そこで、パターン形成工程の後で適宜パターン欠陥検査を行って不良品を除くことが必要となる。   In the manufacture of semiconductor ICs, a plurality of types of photomasks having various types of circuit patterns such as diffusion layer patterns and wiring layer patterns are used, and circuit patterns of each photomask are formed using photolithography technology and dry etching technology. The process of transferring and transferring on the semiconductor wafer in a predetermined order is repeated. In these patterning steps, if a mismatch occurs between the circuit pattern of the photomask and the circuit pattern actually formed on the semiconductor wafer, the mismatched portion acts as a defect and causes a malfunction of the semiconductor IC. The pattern mismatch often occurs due to pinholes or deposits caused by foreign matter mixed in during the pattern formation process, but it is difficult to completely remove these foreign substances from the pattern formation process. Defects are inevitable. Therefore, it is necessary to appropriately perform a pattern defect inspection after the pattern forming process to remove defective products.

パターン欠陥検査に際しては、メモリーセルのように同一チップに繰り返しパターンが形成されているときにはこの繰り返し間隔だけ離れた同一パターンを比較する繰り返しパターン比較方法、半導体ウェーハ上で離れた位置に形成された２つのチップの同一箇所におけるパターンを比較するチップ比較方法が用いられる。繰り返しパターン比較方法では比較対象となるパターンが比較的近い位置にあるため検査精度が高くなるものの検査は繰り返しパターンに限られる。一方、チップ比較方法はチップ上の全てのパターンに対する検査が可能であるが、比較対象となるパターンが離れているためチップによるパターン寸法やパターンの重ね合わせ精度の違いの影響を受け易く検査精度が繰り返しパターン比較方法に比べて低くなる。   When pattern defects are inspected, when a repeated pattern is formed on the same chip like a memory cell, a repeated pattern comparison method for comparing the same patterns separated by this repeated interval, formed at a position separated on the semiconductor wafer. A chip comparison method for comparing patterns at the same location of two chips is used. In the repeated pattern comparison method, the pattern to be compared is located at a relatively close position, so that the inspection accuracy is high, but the inspection is limited to the repeated pattern. On the other hand, the chip comparison method can inspect all patterns on the chip, but since the patterns to be compared are separated, the inspection accuracy is easily affected by the difference in the pattern dimensions and pattern overlay accuracy of the chips. Lower than the repeated pattern comparison method.

図７はパターン欠陥検査装置を示すブロック図である。同図において、検査対象となる半導体ウェーハ１１はＸＹステージ１２に固定されており、ＸＹステージ１２はステージ制御部２１により半導体ウェーハ１１の表面をＸ方向、Ｙ方向に走査する。半導体ウェーハ１１の上方には、照明用光源１３、ハーフミラー１５、対物レンズ１４からなる照明光学系及びＣＣＤイメージセンサ１６が配置されており、照明用光源１３を出射した光はハーフミラー１５で反射され対物レンズ１４で絞られた後に半導体ウェーハ１１に入射する。そして、その反射光が対物レンズ１４、ハーフミラー１５を通ってＣＣＤイメージセンサ１６に取り込まれる。ＣＣＤイメージセンサ１６に取り込まれ反射光は、たとえば２５６階調のデジタル信号に変換され検査制御部１７へ送られる。   FIG. 7 is a block diagram showing a pattern defect inspection apparatus. In the figure, a semiconductor wafer 11 to be inspected is fixed to an XY stage 12, and the XY stage 12 scans the surface of the semiconductor wafer 11 in the X and Y directions by a stage control unit 21. Above the semiconductor wafer 11, an illumination optical system composed of an illumination light source 13, a half mirror 15, and an objective lens 14 and a CCD image sensor 16 are arranged, and light emitted from the illumination light source 13 is reflected by the half mirror 15. After being focused by the objective lens 14, the light enters the semiconductor wafer 11. Then, the reflected light is taken into the CCD image sensor 16 through the objective lens 14 and the half mirror 15. The reflected light captured by the CCD image sensor 16 is converted into a digital signal of, for example, 256 gradations and sent to the inspection control unit 17.

検査制御部１７はＣＣＤイメージセンサ１６から送られてきたデジタル信号を画像処理する画像処理部１８、検査条件を設定する検査条件設定部１９、検査結果をマップ表示する画像表示部２０、ＸＹステージ１２を制御するステージ制御部２１等からなっている。画像処理部１８においてパターンのデジタル信号を比較する場合、繰り返しパターン比較方法あるいはチップ比較方法のいずれを用いるかに応じて遅延メモリにより２つのチップ間の距離あるいは繰り返し間隔だけ遅延させたデジタル信号が比較される。そして、所定のピクセル単位でパターンの不一致量が所定のしきい値を超えるか否かを判定し、超えるときには欠陥と判断して画像表示部１９にその欠陥箇所の位置座標を表示させる。ここで、パターンの不一致量は、たとえば２５６階調で表されたデジタル信号の差で示される量である。   The inspection control unit 17 performs image processing on the digital signal sent from the CCD image sensor 16, inspection condition setting unit 19 for setting inspection conditions, image display unit 20 for displaying inspection results on a map, and XY stage 12. It comprises a stage control unit 21 for controlling the above. When comparing the digital signals of the pattern in the image processing unit 18, the digital signal delayed by the distance or the repetition interval between the two chips by the delay memory is compared depending on whether the repetitive pattern comparison method or the chip comparison method is used. Is done. Then, it is determined whether or not the pattern mismatch amount exceeds a predetermined threshold value in a predetermined pixel unit, and when it exceeds, it is determined as a defect, and the position coordinates of the defective portion are displayed on the image display unit 19. Here, the pattern mismatch amount is, for example, an amount indicated by a difference between digital signals represented by 256 gradations.

パターン不一致箇所の大きさ及び不一致量が半導体ＩＣの動作に影響を及ぼさない程度の小さなものであれば、実質的には欠陥として作用しない。そこで、パターン欠陥検査においては、検査条件設定部２０で不一致箇所の大きさや不一致量の許容範囲をあらかじめ定めて画像処理部１８に通知し、検出した不一致量が許容範囲を超えたときにのみ欠陥とみなすことにする。ここで、許容範囲を示すしきい値はパターン欠陥検査における検査感度を決めるものであり、具体的には前述したピクセルの大きさやデジタル信号差によって決められる。   If the size and the amount of mismatch of the pattern do not affect the operation of the semiconductor IC, they do not substantially act as defects. Therefore, in the pattern defect inspection, the inspection condition setting unit 20 notifies the image processing unit 18 of the size of the mismatched portion and the allowable range of the mismatched amount in advance, and the defect is detected only when the detected mismatched amount exceeds the allowable range. I will consider it. Here, the threshold value indicating the allowable range determines the inspection sensitivity in the pattern defect inspection, and is specifically determined by the pixel size and the digital signal difference described above.

検出された欠陥箇所は画像表示部２０により半導体ウェーハ１１上での欠陥マップとして表示される。図８(a)、(b)は半導体ウェーハの欠陥マップの例を示す図であり、半導体ウェーハ１１上にはチップ２２がマトリクス状に配置されている。図８(a) は検査感度が適正値より低く設定されている場合、図８(b)は検査感度が適正値より高く設定されている場合を示しており、検出された欠陥箇所を黒印で示している。   The detected defect location is displayed as a defect map on the semiconductor wafer 11 by the image display unit 20. FIGS. 8A and 8B are diagrams showing an example of a defect map of a semiconductor wafer. Chips 22 are arranged on the semiconductor wafer 11 in a matrix. FIG. 8A shows a case where the inspection sensitivity is set lower than the appropriate value, and FIG. 8B shows a case where the inspection sensitivity is set higher than the appropriate value. Is shown.

ここで、検出すべき真正な欠陥が図８(a)に白印で示した位置にあったとすれば、検査感度が適正に設定されていれば白印のみが欠陥として検出され白印と黒印の位置は一致しなければならない。しかし、図８(a)に見られるように検査感度が適正値より低く設定されている場合、真正な欠陥である多くの白印が検出されることなく見逃されてしまう。一方、図８(b)に見られるように検査感度が適正値より高く設定されている場合、回路パターン端部の微小な凹凸やパターン表面の粗さ等の半導体ＩＣの動作には影響を及ぼさないものまでも欠陥として検出してしまうことになる。図８(b)では検出される欠陥箇所が多すぎるので簡単のため半導体ウェーハ上に配置されている一行目のチップを走査して検出した欠陥箇所のみを黒印で示しており、２行目以下に配置されているチップの欠陥箇所を省略してある。   Here, if the genuine defect to be detected is at the position indicated by a white mark in FIG. 8A, only the white mark is detected as a defect if the inspection sensitivity is properly set, and the white mark and the black mark are detected. The positions of the marks must match. However, when the inspection sensitivity is set lower than the appropriate value as shown in FIG. 8A, many white marks that are genuine defects are overlooked without being detected. On the other hand, when the inspection sensitivity is set higher than the appropriate value as seen in FIG. 8B, the operation of the semiconductor IC, such as the minute unevenness at the edge of the circuit pattern and the roughness of the pattern surface, is affected. Even those that do not exist will be detected as defects. In FIG. 8 (b), since there are too many defective portions detected, only the defective portions detected by scanning the chip on the first row arranged on the semiconductor wafer are indicated by black marks for the sake of simplicity. The defective part of the chip | tip arrange | positioned below is abbreviate | omitted.

以上のように、検査感度を必要以上に低くすると真正な欠陥を見逃して半導体ＩＣの歩留まりを低下させることになり、逆に検査感度が高すぎると本来欠陥ではないものまで欠陥と見なして処理することになり、後工程で修正するのに多大な時間を要する。従って、パターン欠陥検査に際しては、適正な検査感度を設定することにより図８(a)に白印で示した真正な欠陥のみを検出することが要求されるが、検査感度を決めるピクセルとデジタル信号差の大きさの組合せは限りなく存在し、検査感度を適切な値に設定するには検査作業者の経験と勘が必要になる。   As described above, if the inspection sensitivity is lowered more than necessary, a genuine defect is overlooked and the yield of the semiconductor IC is lowered. Conversely, if the inspection sensitivity is too high, even a non-original defect is regarded as a defect and processed. Therefore, it takes a lot of time to correct in a later process. Therefore, in pattern defect inspection, it is required to detect only genuine defects indicated by white marks in FIG. 8A by setting appropriate inspection sensitivity. However, pixels and digital signals that determine inspection sensitivity are required. There are an unlimited number of combinations of differences, and the experience and intuition of the inspection operator are required to set the inspection sensitivity to an appropriate value.

そこで、回路パターンの形成された半導体ウェーハの欠陥検査に先立って所定寸法の作り込み欠陥が形成された擬似欠陥ウェーハを作成しこの擬似欠陥ウェーハを検査することにより検査感度を調整する方法が提案されているが、検査感度は単に欠陥の平面的な大きさのみならず半導体ウェーハ面からの高さ等によっても影響される。そこで、半導体ウェーハ面からの高さや面内での大きさが異なる様々な種類の模擬欠陥を作りこんだ模擬欠陥ウェーハを検査感度の調整に用いる方法が提案されている(特許文献１)。
特開２００１−３３７０４７号公報 Therefore, prior to defect inspection of a semiconductor wafer on which a circuit pattern is formed, a method of adjusting the inspection sensitivity by creating a pseudo-defect wafer having a built-in defect of a predetermined size and inspecting the pseudo-defect wafer is proposed. However, the inspection sensitivity is influenced not only by the planar size of the defect but also by the height from the surface of the semiconductor wafer. Therefore, a method has been proposed in which simulated defect wafers in which various types of simulated defects having different heights from the surface of the semiconductor wafer and in-plane sizes are used for adjustment of inspection sensitivity (Patent Document 1).
JP 2001-337047 A

しかしながら、先にのべた光学的検査方法では、パターンに照射した光の反射光を用いるため、検出精度はパターンを構成する導電膜や絶縁膜等の材質や厚み、その表面状態等にも影響される。しかしながら、従来の模擬欠陥ウェーハではパターンの材料や表面状態が実際に製品となる半導体ウェーハ上の回路パターンとは異なる。その結果、模擬欠陥ウェーハを用いて検査感度を調整したとしても実際に製品となる半導体ウェーハ上の回路パターンを検査するときには検査感度にずれが生じてくるという問題がある。   However, since the optical inspection method described above uses the reflected light of the light irradiated to the pattern, the detection accuracy is also affected by the material and thickness of the conductive film and insulating film constituting the pattern, the surface condition, etc. The However, in the conventional simulated defect wafer, the pattern material and the surface state are different from the circuit pattern on the semiconductor wafer which is actually a product. As a result, even if the inspection sensitivity is adjusted using the simulated defective wafer, there is a problem that the inspection sensitivity is shifted when inspecting the circuit pattern on the semiconductor wafer that is actually a product.

そこで、半導体ウェーハ上に形成された回路パターンの欠陥検査感度を正確に調整することを目的とする。   Accordingly, it is an object to accurately adjust the defect inspection sensitivity of a circuit pattern formed on a semiconductor wafer.

本発明は、半導体ウェーハ上に回路パターンとともに所定寸法の作り込み欠陥からなる欠陥検査用パターンを形成し、該回路パターンの欠陥検査に先立って該欠陥検査用パターンを検出し、その検出結果に基づいて検査感度の調整を行うことを最も主要な特徴とする。   The present invention forms a defect inspection pattern consisting of a built-in defect of a predetermined dimension together with a circuit pattern on a semiconductor wafer, detects the defect inspection pattern prior to the defect inspection of the circuit pattern, and based on the detection result The main feature is to adjust the inspection sensitivity.

本発明における欠陥検査用パターンは半導体ウェーハ上で回路パターンと同時に形成されているためパターンの厚みや材質、その表面状態等が製品となるチップの回路パターンと全く同一である。したがって、欠陥検査用パターンを検出しその結果に基づいて感度調整を行うことにより回路パターンに対する欠陥検査感度を正確に調整することができるという利点がある。   Since the defect inspection pattern in the present invention is formed at the same time as the circuit pattern on the semiconductor wafer, the pattern thickness, material, surface condition, etc. are exactly the same as the circuit pattern of the chip as the product. Therefore, there is an advantage that the defect inspection sensitivity for the circuit pattern can be accurately adjusted by detecting the defect inspection pattern and adjusting the sensitivity based on the result.

（実施例１）
本発明では、異なる種類の回路パターンを有する各フォトマスクにチップ単位で回路パターンと欠陥検査用パターンを形成する。そして、各フォトマスクの回路パターンを所定の順序で周知のフォトリソグラフィ技術及びエッチング技術を利用して半導体ウェーハに転写する。 (Example 1)
In the present invention, a circuit pattern and a defect inspection pattern are formed on a chip basis on each photomask having different types of circuit patterns. Then, the circuit pattern of each photomask is transferred to a semiconductor wafer in a predetermined order using a known photolithography technique and etching technique.

図１はフォトマスクを用いて回路パターンと欠陥検査用パターンが転写された半導体ウェーハを示す平面図である。半導体ウェーハ１上にマトリクス状に配置されたチップ２には、同図右側に示した拡大図に見られるように回路パターン３と欠陥検査用パターン４が形成されている。欠陥検査用パターン４は、たとえばスクライブライン領域に形成してもよい。回路パターン３の例としては、チップの拡散層パターンや配線層パターンが挙げられる。   FIG. 1 is a plan view showing a semiconductor wafer onto which a circuit pattern and a defect inspection pattern are transferred using a photomask. On a chip 2 arranged in a matrix on the semiconductor wafer 1, a circuit pattern 3 and a defect inspection pattern 4 are formed as seen in the enlarged view shown on the right side of the figure. For example, the defect inspection pattern 4 may be formed in a scribe line region. Examples of the circuit pattern 3 include a chip diffusion layer pattern and a wiring layer pattern.

図２に示した４ａ、４ｂは欠陥検査用パターン４の例を示している。欠陥検査用パターン４ａは幅１００nmのラインを５本繰り返したものからなるライン/スペースパターンを１０個並べたものから成っており、このライン/スペースパターンを構成するラインの一部を左から順に１０nm、２０nm・・・１００nmだけずらしている。欠陥検査用パターン４ｂは左から順に１０nm、２０nm・・・１００nmの幅を有するラインパターンを配置したものから成る。   2a and 4b shown in FIG. 2 show examples of the defect inspection pattern 4. FIG. The defect inspection pattern 4a is composed of 10 line / space patterns formed by repeating five 100 nm wide lines. A part of the lines constituting the line / space pattern is 10 nm in order from the left. , 20 nm... The defect inspection pattern 4b is formed by arranging line patterns having widths of 10 nm, 20 nm,.

半導体ウェーハ１上に回路パターン３と欠陥検査用パターン４を転写した後、図７に示した欠陥検査装置に半導体ウェーハをセットしてパターン欠陥検査を行う。まず、回路パターン３に対する欠陥検査に先立って欠陥検査用パターン４に対する検査を行う。図２に示した欠陥検査用パターン４ａを欠陥検査用パターン４として作り込んでいる場合、欠陥検査は同一ライン/スペースパターン内でその一部がシフトされたラインとその隣りに位置するラインとの比較により行い、比較した２つのラインの差が検出できたか否かにより欠陥の有無を判断する。また、図２に示した欠陥検査用パターン４ｂを用いた場合には、それぞれ異なる幅を有する各ラインが検出てきたか否かにより欠陥の有無が判断される。   After the circuit pattern 3 and the defect inspection pattern 4 are transferred onto the semiconductor wafer 1, the semiconductor wafer is set in the defect inspection apparatus shown in FIG. First, prior to the defect inspection for the circuit pattern 3, the defect inspection pattern 4 is inspected. When the defect inspection pattern 4a shown in FIG. 2 is formed as the defect inspection pattern 4, the defect inspection is performed between a line partially shifted in the same line / space pattern and a line positioned next to the line. The comparison is performed, and whether or not there is a defect is determined based on whether or not the difference between the two compared lines has been detected. When the defect inspection pattern 4b shown in FIG. 2 is used, the presence / absence of a defect is determined based on whether or not each line having a different width has been detected.

図３は欠陥検査用パターン４ａに対して行った欠陥検査で得られたチップ２上の欠陥マップの例を示したものである。同図において黒印はチップ２上で欠陥が検出された位置を示しており、回路パターン３及び欠陥検査用パターン４ａの形成位置は点線で示されている。同図から欠陥検査用パターン４ａを構成する１０個のライン/スペースパターンのうちシフト量が５０nm以上のラインを有するもののみが欠陥として検出されていることがわかる。したがって、引き続いて回路パターンに対する欠陥検査を行った場合、回路パターン３はその材質や半導体ウェーハ面からの高さが欠陥検査用パターン４ａと同一であるため検査感度は変わることがなく、従って、この検査により回路パターンにおける５０nm以上の欠陥は確実に検出されることがわかる。   FIG. 3 shows an example of a defect map on the chip 2 obtained by the defect inspection performed on the defect inspection pattern 4a. In the figure, black marks indicate positions where defects are detected on the chip 2, and formation positions of the circuit pattern 3 and the defect inspection pattern 4 a are indicated by dotted lines. From the figure, it can be seen that only the 10 lines / space patterns constituting the defect inspection pattern 4a having a line with a shift amount of 50 nm or more are detected as defects. Therefore, when the defect inspection is subsequently performed on the circuit pattern, the inspection sensitivity does not change because the circuit pattern 3 has the same material and height from the semiconductor wafer surface as the defect inspection pattern 4a. Inspection shows that defects of 50 nm or more in the circuit pattern are reliably detected.

以上の方法によりパターン欠陥検査装置の検査感度を正確に知ることができるが、パターン欠陥検査装置を所望の検査感度に調整するためには以下の方法を用いる。   Although the inspection sensitivity of the pattern defect inspection apparatus can be accurately known by the above method, the following method is used to adjust the pattern defect inspection apparatus to a desired inspection sensitivity.

まず、図１に示すように半導体ウェーハ１内に形成されている複数のチップ２に欠陥検査用パターンを形成する。ここでは、半導体ウェーハ１上で８行１０列に形成されている８０個のチップのうち８個のチップに対して図２に示した欠陥検査用パターン４ａを形成するものとする。そして、半導体ウェーハを図７に示すパターン欠陥検査装置にセットした後、検査条件設定部１９で検査感度を変化させながら８個のチップの欠陥検査用パターンに対して欠陥検査を行う。   First, as shown in FIG. 1, defect inspection patterns are formed on a plurality of chips 2 formed in a semiconductor wafer 1. Here, it is assumed that the defect inspection pattern 4a shown in FIG. 2 is formed for eight of the 80 chips formed in 8 rows and 10 columns on the semiconductor wafer 1. Then, after setting the semiconductor wafer in the pattern defect inspection apparatus shown in FIG. 7, the inspection condition setting unit 19 performs defect inspection on the defect inspection patterns of the eight chips while changing the inspection sensitivity.

図４は検査感度を２５(任意単位)に設定したとき８個のチップに対する欠陥検査用パターン４ａのシフト量と検出個数、検出率を示したものである。ここで、シフト量は図２に示したライン/スペースパターンにおける一部ラインのずれ幅を示す量、検出個数は所定のシフト量を有するライン/スペースパターンが欠陥として検出されたチップ個数、検出率は検査を行ったチップ個数８個に対する欠陥が検出されたチップ個数の割合を示す量である。同様に、図５は検査感度を２５から３０(任意単位)に変化させたとき８個のチップに対する作り込み欠陥のシフト量と検出個数、検出率を示したものである。図４、５から、たとえば４０nmのシフト量を有する作り込み欠陥に注目すると、検査感度２５のとき検出率７５％、感度３０のとき検出率５０％となることがわかる。   FIG. 4 shows the shift amount, the detected number, and the detection rate of the defect inspection pattern 4a for eight chips when the inspection sensitivity is set to 25 (arbitrary unit). Here, the shift amount is an amount indicating the shift width of a part of the line / space pattern shown in FIG. 2, the detected number is the number of chips in which the line / space pattern having a predetermined shift amount is detected as a defect, and the detection rate. Is an amount indicating the ratio of the number of chips in which a defect is detected to the number of inspected chips. Similarly, FIG. 5 shows the shift amount of detected defects, the number of detections, and the detection rate for eight chips when the inspection sensitivity is changed from 25 to 30 (arbitrary unit). 4 and 5, when attention is paid to a built-in defect having a shift amount of, for example, 40 nm, it can be seen that when the inspection sensitivity is 25, the detection rate is 75%, and when the sensitivity is 30, the detection rate is 50%.

図６はシフト量４０nmの作り込み欠陥に対する検査感度と検出率との関係をプロットしたものである。同図から検査感度２５、３０のときの検出率を示す点を直線で結び延長することにより、大きさ４０nmの欠陥に対して１００％の検出率を得るためには検査感度を任意単位で２０に調整すればよいことがわかる。   FIG. 6 is a plot of the relationship between inspection sensitivity and detection rate for a built-in defect with a shift amount of 40 nm. In order to obtain a detection rate of 100% for a defect having a size of 40 nm by connecting and extending the points indicating the detection rates at the inspection sensitivities of 25 and 30 with straight lines from FIG. It can be seen that the adjustment is necessary.

半導体ウェーハ上に形成された回路パターンに対する欠陥検査感度を迅速且つ正確に調整することができるので半導体ＩＣの信頼性向上に効果がある。   Since the defect inspection sensitivity with respect to the circuit pattern formed on the semiconductor wafer can be adjusted quickly and accurately, it is effective in improving the reliability of the semiconductor IC.

本発明の実施例に係る半導体ウェーハを示す図。The figure which shows the semiconductor wafer which concerns on the Example of this invention. 欠陥検査用パターンの例を示す図。The figure which shows the example of the pattern for a defect inspection. チップ上の欠陥マップを示す図。The figure which shows the defect map on a chip | tip. パターン欠陥検査の結果を示す図(その１)。The figure which shows the result of a pattern defect inspection (the 1). パターン欠陥検査の結果を示す図(その２)。The figure which shows the result of a pattern defect inspection (the 2). 検査感度の調整方法を説明する図。The figure explaining the adjustment method of inspection sensitivity. パターン欠陥検査装置を示すブロック図。The block diagram which shows a pattern defect inspection apparatus. 従来例に係る半導体ウェーハ上の欠陥マップを示す図。The figure which shows the defect map on the semiconductor wafer which concerns on a prior art example.

符号の説明Explanation of symbols

１、１１ 半導体ウェーハ
２、２２ チップ
３ 回路パターン
４、４ａ、４ｂ 欠陥検査用パターン
１２ ＸＹステージ
１３ 照明用光源
１４ 対物レンズ
１５ ミラー
１６ ＣＣＤイメージセンサ
１７ 検査制御部
１８ 画像処理部
１９ 検査条件設定部
２０ 画像表示部
２１ ステージ制御部 DESCRIPTION OF SYMBOLS 1, 11 Semiconductor wafer 2, 22 Chip 3 Circuit pattern 4, 4a, 4b Defect inspection pattern 12 XY stage 13 Illumination light source 14 Objective lens 15 Mirror 16 CCD image sensor 17 Inspection control part 18 Image processing part 19 Inspection condition setting part 20 Image display unit 21 Stage control unit

Claims (4)

半導体ウェーハ上に回路パターンとともに所定寸法の作り込み欠陥からなる欠陥検査用パターンを形成し、該回路パターンの欠陥検査に先立って該欠陥検査用パターンを検出し、その検出結果に基づいて検査感度の調整を行うことを特徴とするパターン欠陥検査方法。   A defect inspection pattern consisting of a built-in defect of a predetermined dimension is formed on a semiconductor wafer together with a circuit pattern, the defect inspection pattern is detected prior to the defect inspection of the circuit pattern, and the inspection sensitivity is determined based on the detection result. A pattern defect inspection method characterized by performing adjustment. 前記作り込み欠陥は、前記半導体ウェーハ上に繰り返し出現するパターンの一部を所定距離だけシフトさせたものからなることを特徴とする請求項１記載のパターン欠陥検査方法。   2. The pattern defect inspection method according to claim 1, wherein the built-in defect is formed by shifting a part of a pattern repeatedly appearing on the semiconductor wafer by a predetermined distance. 前記作り込み欠陥は、前記半導体ウェーハ上に繰り返し出現するパターンの一部を段階的に異なる距離だけシフトさせた複数の繰り返しパターンを含むことを特徴とする請求項１記載のパターン欠陥検査方法。   2. The pattern defect inspection method according to claim 1, wherein the built-in defect includes a plurality of repetitive patterns obtained by shifting a part of a pattern repeatedly appearing on the semiconductor wafer by different distances stepwise. 前記作り込み欠陥は、段階的に異なる寸法を有する複数のパターンからなることを特徴とする請求項１記載のパターン欠陥検査方法。   The pattern defect inspection method according to claim 1, wherein the built-in defect includes a plurality of patterns having different dimensions in stages.
JP2005039742A 2005-02-16 2005-02-16 Pattern defect inspection method Withdrawn JP2006226792A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005039742A JP2006226792A (en) 2005-02-16 2005-02-16 Pattern defect inspection method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005039742A JP2006226792A (en) 2005-02-16 2005-02-16 Pattern defect inspection method

Publications (1)

Publication Number Publication Date
JP2006226792A true JP2006226792A (en) 2006-08-31

Family

ID=36988305

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005039742A Withdrawn JP2006226792A (en) 2005-02-16 2005-02-16 Pattern defect inspection method

Country Status (1)

Country Link
JP (1) JP2006226792A (en)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008089471A (en) * 2006-10-03 2008-04-17 Yokogawa Electric Corp Defect inspection device
JP2009229218A (en) * 2008-03-21 2009-10-08 Nuflare Technology Inc Method of adjusting flaw detection level and flaw inspection system
JP2010117132A (en) * 2008-10-16 2010-05-27 Topcon Corp Method and device for inspecting pattern of wafer
CN112310043A (en) * 2019-08-02 2021-02-02 联芯集成电路制造(厦门)有限公司 Semiconductor structure and defect detection method thereof

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60120519A (en) * 1983-12-05 1985-06-28 Hitachi Micro Comput Eng Ltd Photomask automatic defect inspection device
JPH07120404A (en) * 1993-10-26 1995-05-12 Hitachi Ltd Foreign substance detecting sensitivity calibration reference wafer
JPH0989791A (en) * 1995-09-26 1997-04-04 Hitachi Ltd Method and apparatus for evaluation of inspection performance of pattern inspection device
JPH10325712A (en) * 1997-03-28 1998-12-08 Hitachi Electron Eng Co Ltd Disk for sensitivity calibration in detecting apparatus for surface defect
JPH10325807A (en) * 1997-03-24 1998-12-08 Hitachi Ltd Standard sample for calibration of optical inspection apparatus, its manufacture and method for calibrating sensitivity of the apparatus
JPH10325713A (en) * 1997-03-28 1998-12-08 Hitachi Electron Eng Co Ltd Method and instrument for inspecting surface defect
JP2000113189A (en) * 1998-10-06 2000-04-21 Toshiba Corp Defect checking method
JP2001337047A (en) * 2000-05-30 2001-12-07 Toshiba Corp Simulated defect wafer and method for forming defect inspection recipe
JP2002328098A (en) * 2001-04-27 2002-11-15 Fuji Photo Film Co Ltd Simulation defect sample and sensitivity detecting method for defective inspecting device
JP2003315284A (en) * 2002-04-24 2003-11-06 Mitsubishi Electric Corp Method of adjusting sensitivity of pattern inspection device

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60120519A (en) * 1983-12-05 1985-06-28 Hitachi Micro Comput Eng Ltd Photomask automatic defect inspection device
JPH07120404A (en) * 1993-10-26 1995-05-12 Hitachi Ltd Foreign substance detecting sensitivity calibration reference wafer
JPH0989791A (en) * 1995-09-26 1997-04-04 Hitachi Ltd Method and apparatus for evaluation of inspection performance of pattern inspection device
JPH10325807A (en) * 1997-03-24 1998-12-08 Hitachi Ltd Standard sample for calibration of optical inspection apparatus, its manufacture and method for calibrating sensitivity of the apparatus
JPH10325712A (en) * 1997-03-28 1998-12-08 Hitachi Electron Eng Co Ltd Disk for sensitivity calibration in detecting apparatus for surface defect
JPH10325713A (en) * 1997-03-28 1998-12-08 Hitachi Electron Eng Co Ltd Method and instrument for inspecting surface defect
JP2000113189A (en) * 1998-10-06 2000-04-21 Toshiba Corp Defect checking method
JP2001337047A (en) * 2000-05-30 2001-12-07 Toshiba Corp Simulated defect wafer and method for forming defect inspection recipe
JP2002328098A (en) * 2001-04-27 2002-11-15 Fuji Photo Film Co Ltd Simulation defect sample and sensitivity detecting method for defective inspecting device
JP2003315284A (en) * 2002-04-24 2003-11-06 Mitsubishi Electric Corp Method of adjusting sensitivity of pattern inspection device

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008089471A (en) * 2006-10-03 2008-04-17 Yokogawa Electric Corp Defect inspection device
JP2009229218A (en) * 2008-03-21 2009-10-08 Nuflare Technology Inc Method of adjusting flaw detection level and flaw inspection system
JP2010117132A (en) * 2008-10-16 2010-05-27 Topcon Corp Method and device for inspecting pattern of wafer
CN112310043A (en) * 2019-08-02 2021-02-02 联芯集成电路制造(厦门)有限公司 Semiconductor structure and defect detection method thereof
CN112310043B (en) * 2019-08-02 2022-08-30 联芯集成电路制造(厦门)有限公司 Semiconductor structure and defect detection method thereof

Similar Documents

Publication Publication Date Title
US10359370B2 (en) Template substrate for use in adjusting focus offset for defect detection
JP5174535B2 (en) Defect inspection method and apparatus
KR102094577B1 (en) Setting up a wafer inspection process using programmed defects
CN111316173A (en) Measurement of overlay error using device verification system
JP2006220644A (en) Method and apparatus for inspecting pattern
JP2003215060A (en) Pattern inspection method and inspection apparatus
US7865866B2 (en) Method of inspecting mask using aerial image inspection apparatus
US7953269B2 (en) Method for inspecting pattern defect occured on patterns formed on a substrate
US20220261976A1 (en) Inspection apparatus for detecting defects in photomasks and dies
JP2006170664A (en) Irregular flaw inspection method, irregular flaw inspection system and manufacturing method of photomask
JP2006226792A (en) Pattern defect inspection method
JP2010151824A (en) Method and apparatus for inspecting pattern
JP2006132947A (en) Inspection device and inspection method
US8055056B2 (en) Method of detecting defects of patterns on a semiconductor substrate and apparatus for performing the same
CN111426701B (en) Wafer defect detection method and device
JP2009188175A (en) External appearance inspecting apparatus and method
JPS60120519A (en) Photomask automatic defect inspection device
JPH11118727A (en) Apparatus for inspecting surface defect
JP2006329679A (en) Method and device for inspecting product pattern
JP2007101919A (en) Defect correction device and defect correction method
JP2005121778A (en) Mask for inspection of defect detection sensitivity and method for inspecting defect detection sensitivity
JP2006170908A (en) Method and device for inspecting defect
JP2006093172A (en) Semiconductor device manufacturing method
JPS63122119A (en) Inspective method for photomask for reduction stepper
JP2006046943A (en) Defect classification method and device of mask

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20071211

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20080731

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100422

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100427

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100622

A131 Notification of reasons for refusal

Effective date: 20100713

Free format text: JAPANESE INTERMEDIATE CODE: A131

A761 Written withdrawal of application

Effective date: 20101203

Free format text: JAPANESE INTERMEDIATE CODE: A761