JPH08195670A - 低電圧出力回路及び半導体装置 - Google Patents
低電圧出力回路及び半導体装置Info
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- JPH08195670A JPH08195670A JP7021073A JP2107395A JPH08195670A JP H08195670 A JPH08195670 A JP H08195670A JP 7021073 A JP7021073 A JP 7021073A JP 2107395 A JP2107395 A JP 2107395A JP H08195670 A JPH08195670 A JP H08195670A
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- H03K19/0175—Coupling arrangements; Interface arrangements
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- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
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Abstract
(57)【要約】 (修正有)
【目的】 厳しいプロセスコントロールを必要としない
低電圧出力回路及びこの回路を備えた半導体装置を提供
する。 【構成】 出力回路は、出力プルアップ用第1のPMO
Sトランジスタ40と、この出力と短絡させるように設
けられている第2のPMOSトランジスタ31と、ゲー
ト電位が内部電源からそのしきい値電圧だけ下がった値
となるように内部電源VCCと第2のPMOSトランジス
タ41のゲート間に接続され、そのドレインとゲートが
短絡している第3のPMOSトランジスタ30とを備え
ている。第1のPMOSトランジスタ40が電流シンク
作用を始める前に第2のPMOSトランジスタ31が出
力信号の電圧をクランプする。このようにして、低電圧
技術の半導体装置を5V系のような高電源を含む混合電
圧信号の環境とインターフェイス接続することができ
る。
低電圧出力回路及びこの回路を備えた半導体装置を提供
する。 【構成】 出力回路は、出力プルアップ用第1のPMO
Sトランジスタ40と、この出力と短絡させるように設
けられている第2のPMOSトランジスタ31と、ゲー
ト電位が内部電源からそのしきい値電圧だけ下がった値
となるように内部電源VCCと第2のPMOSトランジス
タ41のゲート間に接続され、そのドレインとゲートが
短絡している第3のPMOSトランジスタ30とを備え
ている。第1のPMOSトランジスタ40が電流シンク
作用を始める前に第2のPMOSトランジスタ31が出
力信号の電圧をクランプする。このようにして、低電圧
技術の半導体装置を5V系のような高電源を含む混合電
圧信号の環境とインターフェイス接続することができ
る。
Description
【0001】
【産業上の利用分野】本発明は、CMOS又はBi−C
MOSデバイスで構成されたロジックICに関し、特に
複数の電源電圧が1つのシステムで混載される半導体装
置に使用されるものであり、Hi・Z時に出力が電源電
圧以上となっても高電位(出力)から低電位(内部電
源)への電流が流れないように構成されている低電圧出
力回路に関するものである。
MOSデバイスで構成されたロジックICに関し、特に
複数の電源電圧が1つのシステムで混載される半導体装
置に使用されるものであり、Hi・Z時に出力が電源電
圧以上となっても高電位(出力)から低電位(内部電
源)への電流が流れないように構成されている低電圧出
力回路に関するものである。
【0002】
【従来の技術】半導体集積回路装置などの半導体装置
は、低電力化、高速化が進んでおり、この方向に沿って
バイポーラ技術及びCMOS技術を組み合わせた比較的
高速と少ない消費電力を達成したBi−CMOS集積回
路が多く用いられるようになっている。低電圧技術を使
うことによりさらに電力を減少することが可能になり、
例えば、5V電源から3V電源へ移行しつつあるのが現
状である。現在は、5V電源を用いる半導体集積回路と
3V電源を用いる半導体集積回路を混載する半導体装置
が存在する。この様な複数の電源を混載する半導体装置
の場合、高電源が高電位の状態にあると、電流が低電位
の内部電源に流れてしまうという不具合が生じるので、
Hi・Z時に出力が電源電圧以上となっても高電位(出
力)から低電位(内部電源)への電流が流れないように
構成されている図7のような低電圧出力回路が要求され
るようになっている。
は、低電力化、高速化が進んでおり、この方向に沿って
バイポーラ技術及びCMOS技術を組み合わせた比較的
高速と少ない消費電力を達成したBi−CMOS集積回
路が多く用いられるようになっている。低電圧技術を使
うことによりさらに電力を減少することが可能になり、
例えば、5V電源から3V電源へ移行しつつあるのが現
状である。現在は、5V電源を用いる半導体集積回路と
3V電源を用いる半導体集積回路を混載する半導体装置
が存在する。この様な複数の電源を混載する半導体装置
の場合、高電源が高電位の状態にあると、電流が低電位
の内部電源に流れてしまうという不具合が生じるので、
Hi・Z時に出力が電源電圧以上となっても高電位(出
力)から低電位(内部電源)への電流が流れないように
構成されている図7のような低電圧出力回路が要求され
るようになっている。
【0003】図7は、従来の低電圧出力回路である(特
開平5−259883号参照)。入力端1からの入力信
号が低電圧出力回路に入力され、出力端2から出力信号
が出力される。この出力端2は、他の混合電圧信号系を
結合することができるバス・インターフェースに結合さ
れる。この入力信号から出力回路によって所定の電圧及
び電流の仕様を満たす出力信号が発生される。例えば、
電源電圧VCCが3.3V系では、高出力は−16mAの
出力電流で最小限2.4V、また−40mAの出力電流
で2Vの最小出力電圧を必要とする。まず、入力信号
は、出力回路のインバータに入力される。このインバー
タは、PMOSトランジスタ14とNMOSトランジス
タ16から構成され、入力端1がこれらトランジスタ1
4、16のゲートに接続され、両ドレインが互いに接続
されている。また、トランジスタ14のソースは、内部
電源VCCに接続され、トランジスタ16は、GNDに接
続されている。インバータの出力は、出力プルアップト
ランジスタであるPMOSトランジスタ48のゲートに
入力される。トランジスタ48のソースは、内部電源V
CCに接続され、ドレインは出力端2に接続されている。
トランジスタ48の基板を通る電流の流れを阻止する阻
止ダイオード54がこの基板と内部電源VCCの間に接続
されている。阻止ダイオード54には、ショトッキーダ
イオード (SBD:Schottky Barrier Diode) を利用す
ることができる。
開平5−259883号参照)。入力端1からの入力信
号が低電圧出力回路に入力され、出力端2から出力信号
が出力される。この出力端2は、他の混合電圧信号系を
結合することができるバス・インターフェースに結合さ
れる。この入力信号から出力回路によって所定の電圧及
び電流の仕様を満たす出力信号が発生される。例えば、
電源電圧VCCが3.3V系では、高出力は−16mAの
出力電流で最小限2.4V、また−40mAの出力電流
で2Vの最小出力電圧を必要とする。まず、入力信号
は、出力回路のインバータに入力される。このインバー
タは、PMOSトランジスタ14とNMOSトランジス
タ16から構成され、入力端1がこれらトランジスタ1
4、16のゲートに接続され、両ドレインが互いに接続
されている。また、トランジスタ14のソースは、内部
電源VCCに接続され、トランジスタ16は、GNDに接
続されている。インバータの出力は、出力プルアップト
ランジスタであるPMOSトランジスタ48のゲートに
入力される。トランジスタ48のソースは、内部電源V
CCに接続され、ドレインは出力端2に接続されている。
トランジスタ48の基板を通る電流の流れを阻止する阻
止ダイオード54がこの基板と内部電源VCCの間に接続
されている。阻止ダイオード54には、ショトッキーダ
イオード (SBD:Schottky Barrier Diode) を利用す
ることができる。
【0004】出力回路には、ソースがトランジスタ48
のゲートに接続され、ドレインが出力端2に接続され、
ゲートが内部電源VCCに接続されるようにクランプ・ト
ランジスタであるPMOSトランジスタ58が接続され
ている。トランジスタ58の基板がダイオード54の陰
極に接続されている。トランジスタ58は、出力端2か
ら外部にでる出力信号の電圧がトランジスタ58のゲー
ト電圧に等しい内部電源VCCよりトランジスタ58のし
きい値電圧を越えて大きい時は、何時でも出力信号をト
ランジスタ48のゲートに結合するように作用する。そ
の結果、トランジスタ48のゲートの電圧は、そのドレ
インの電圧(出力信号の電圧)に等しくなり、トランジ
スタ48のしきい値電圧を越えることはなく、出力端2
からトランジスタ48を介して内部電源VCCに電流が流
れなくなる。しかし、トランジスタ58を組み込むこと
により、出力信号の電圧が内部電源VCCより、トランジ
スタ48のしきい値電圧を越えて大きいとき、電流がト
ランジスタ48のドレインからソースを介してトランジ
スタ14を通る。この時、トランジスタ58の基板がダ
イオード54の陰極に接続されているので、トランジス
タ58のドレイン−基板接合を通しての電流のシンク作
用はない。
のゲートに接続され、ドレインが出力端2に接続され、
ゲートが内部電源VCCに接続されるようにクランプ・ト
ランジスタであるPMOSトランジスタ58が接続され
ている。トランジスタ58の基板がダイオード54の陰
極に接続されている。トランジスタ58は、出力端2か
ら外部にでる出力信号の電圧がトランジスタ58のゲー
ト電圧に等しい内部電源VCCよりトランジスタ58のし
きい値電圧を越えて大きい時は、何時でも出力信号をト
ランジスタ48のゲートに結合するように作用する。そ
の結果、トランジスタ48のゲートの電圧は、そのドレ
インの電圧(出力信号の電圧)に等しくなり、トランジ
スタ48のしきい値電圧を越えることはなく、出力端2
からトランジスタ48を介して内部電源VCCに電流が流
れなくなる。しかし、トランジスタ58を組み込むこと
により、出力信号の電圧が内部電源VCCより、トランジ
スタ48のしきい値電圧を越えて大きいとき、電流がト
ランジスタ48のドレインからソースを介してトランジ
スタ14を通る。この時、トランジスタ58の基板がダ
イオード54の陰極に接続されているので、トランジス
タ58のドレイン−基板接合を通しての電流のシンク作
用はない。
【0005】また、出力回路には、陰極がトランジスタ
14のソースに結合され、陽極が内部電源VCCに結合さ
れるように阻止ダイオードであるSBD62が接続され
ている。その結果、トランジスタ14のドレインと、ト
ランジスタ14のソースに接続されたその基板との間に
形成されるpn接合とを通る電流が阻止される。SBD
62は、例えば、出力端2に結合された外部系が5.5
Vの高電位に駆動するとき、出力端2からの電流が内部
電源VCCへ流れるのを阻止する様に作用する。しかし、
SBD62の電圧降下VF によりインバータの出力端
(ノードA)の電圧は、VCC−VF になる。その結果、
トランジスタ48のゲート電圧は、VCC−VF になる。
したがって、出力信号の電圧が外部の環境によって高電
圧に駆動されたときに、トランジスタ48のゲートはV
CC−VF の電圧に接続されているために、トランジスタ
58のしきい値電圧を越える前にトランジスタ48のし
きい値電圧を越える。このため出力信号の電圧がトラン
ジスタ58のしきい値電圧を越えるのに十分なレベルに
上昇するまで、トランジスタ48を介しての電流シンク
作用が起こり、こうしてトランジスタ48のゲートが出
力信号の電圧にクランプされる。
14のソースに結合され、陽極が内部電源VCCに結合さ
れるように阻止ダイオードであるSBD62が接続され
ている。その結果、トランジスタ14のドレインと、ト
ランジスタ14のソースに接続されたその基板との間に
形成されるpn接合とを通る電流が阻止される。SBD
62は、例えば、出力端2に結合された外部系が5.5
Vの高電位に駆動するとき、出力端2からの電流が内部
電源VCCへ流れるのを阻止する様に作用する。しかし、
SBD62の電圧降下VF によりインバータの出力端
(ノードA)の電圧は、VCC−VF になる。その結果、
トランジスタ48のゲート電圧は、VCC−VF になる。
したがって、出力信号の電圧が外部の環境によって高電
圧に駆動されたときに、トランジスタ48のゲートはV
CC−VF の電圧に接続されているために、トランジスタ
58のしきい値電圧を越える前にトランジスタ48のし
きい値電圧を越える。このため出力信号の電圧がトラン
ジスタ58のしきい値電圧を越えるのに十分なレベルに
上昇するまで、トランジスタ48を介しての電流シンク
作用が起こり、こうしてトランジスタ48のゲートが出
力信号の電圧にクランプされる。
【0006】さらに、出力回路には、クランプトランジ
スタであるPMOSトランジスタ64、バイアスダイオ
ードであるSBD66及びバイアス抵抗68が接続され
ている。トランジスタ64のドレインは、出力端2に結
合され、そのソースは、トランジスタ48のゲートに結
合され、その基板がSBD54の陰極に接続され、その
ゲートは、阻止ダイオードであるSBD66の陰極に接
続される。SBD66の陽極は、内部電源VCCに接続さ
れている。SBD66の陰極は、また、バイアス抵抗6
8及びトランジスタ64のゲートに接続される。そし
て、抵抗68は、GNDに接続され、トランジスタ64
を介しての電流シンク作用がSBD54、62によって
阻止される。
スタであるPMOSトランジスタ64、バイアスダイオ
ードであるSBD66及びバイアス抵抗68が接続され
ている。トランジスタ64のドレインは、出力端2に結
合され、そのソースは、トランジスタ48のゲートに結
合され、その基板がSBD54の陰極に接続され、その
ゲートは、阻止ダイオードであるSBD66の陰極に接
続される。SBD66の陽極は、内部電源VCCに接続さ
れている。SBD66の陰極は、また、バイアス抵抗6
8及びトランジスタ64のゲートに接続される。そし
て、抵抗68は、GNDに接続され、トランジスタ64
を介しての電流シンク作用がSBD54、62によって
阻止される。
【0007】このような構成においてトランジスタ48
の電流シンク作用がなされる前にトランジスタ48のゲ
ートが出力信号の電圧にクランプされるのが保証され
る。トランジスタ64は、トランジスタ48のゲートを
クランプし、出力信号の電圧が、トランジスタ64のゲ
ート電圧より、このトランジスタのしきい値電圧を越え
るほど大きくなったときに、トランジスタ48が電流シ
ンク作用をしないようにする。トランジスタ64のゲー
トがSBD66を介して内部電源VCCに接続されている
ので、トランジスタ48が電流シンク作用を始める前に
トランジスタ64が出力信号の電圧をクランプする。こ
のようにして、低電圧技術の半導体装置を5V系のよう
な高電源を含む混合電圧信号の環境とインターフェイス
接続することができる低電圧出力回路を提供することが
できる。
の電流シンク作用がなされる前にトランジスタ48のゲ
ートが出力信号の電圧にクランプされるのが保証され
る。トランジスタ64は、トランジスタ48のゲートを
クランプし、出力信号の電圧が、トランジスタ64のゲ
ート電圧より、このトランジスタのしきい値電圧を越え
るほど大きくなったときに、トランジスタ48が電流シ
ンク作用をしないようにする。トランジスタ64のゲー
トがSBD66を介して内部電源VCCに接続されている
ので、トランジスタ48が電流シンク作用を始める前に
トランジスタ64が出力信号の電圧をクランプする。こ
のようにして、低電圧技術の半導体装置を5V系のよう
な高電源を含む混合電圧信号の環境とインターフェイス
接続することができる低電圧出力回路を提供することが
できる。
【0008】
【発明が解決しようとする課題】図7は、複数の電源電
圧を混載する環境に耐えるBiCMOSバス・インター
フェース出力回路を目的にしている。この回路では、出
力プルアップトランジスタであるPMOSトランジスタ
48がオフ状態にあるゲートバイアスと出力逆流防止素
子、すなわち、クランプトランジスタであるPMOSト
ランジスタ64(当然PMOSトランジスタ58も同じ
作用効果を有している)のゲートバイアスを非常に近
く、また、任意の値に設定することができ、その制御性
の良さもしくは設計のし易さが優れている。しかし、こ
の回路は、その設定を抵抗68で作るために内部電源V
CC〜SBD66〜抵抗68の経路で常にDC電流を流す
必要があり、また、設定値やDC Powerを抑える
ため、例えば、50kΩなどの比較的高抵抗にならざる
を得ず、そのためパターン面積が増大する両者のトレー
ドオフとなっており、いづれも今後のIC、LSIなど
の半導体装置の微細化、Low Power化傾向に沿
うことができない。
圧を混載する環境に耐えるBiCMOSバス・インター
フェース出力回路を目的にしている。この回路では、出
力プルアップトランジスタであるPMOSトランジスタ
48がオフ状態にあるゲートバイアスと出力逆流防止素
子、すなわち、クランプトランジスタであるPMOSト
ランジスタ64(当然PMOSトランジスタ58も同じ
作用効果を有している)のゲートバイアスを非常に近
く、また、任意の値に設定することができ、その制御性
の良さもしくは設計のし易さが優れている。しかし、こ
の回路は、その設定を抵抗68で作るために内部電源V
CC〜SBD66〜抵抗68の経路で常にDC電流を流す
必要があり、また、設定値やDC Powerを抑える
ため、例えば、50kΩなどの比較的高抵抗にならざる
を得ず、そのためパターン面積が増大する両者のトレー
ドオフとなっており、いづれも今後のIC、LSIなど
の半導体装置の微細化、Low Power化傾向に沿
うことができない。
【0009】次に、トランジスタ64のゲートバイアス
設定を行う場合に、出力トランジスタ48のオフ時ゲー
トバイアスより高いと、図8に示すようにある範囲で逆
流56が現れる。図8は、図7の低電圧出力回路の動作
を説明する特性図であり、縦軸に出力トランジスタにか
かる電圧と逆流電流を示し、横軸に出力電位を示す。図
に示すトランジスタ64のしきい値レベルは抵抗(R)
の抵抗値に依存する。抵抗が大きい(R大)と逆流が大
きく、小さい(R小)と存在理由がなくなる。また、両
者のゲートバイアスが等しい場合には、一般に出力プル
アップトランジスタは、大きな電流をソースするために
その素子サイズも大きい。トランジスタ64がオンし、
トランジスタ48のゲート電位を出力と短絡する過程に
おいて、例えば、トランジスタ64が0.1μAでトラ
ンジスタ48を短絡しきれないと出力トランジスタは、
0.1μA×その素子サイズだけ逆流していることにな
る(通常でも100から200倍であるので数10μA
流れる)。つまり、逆流防止トランジスタ64のゲート
バイアスは、出力トランジスタ48のオフ状態にあるゲ
ート・ソース間電圧VGS(48)より大きいゲート・ソ
ース間電圧VGS(64)でオフを維持する必要がある。
設定を行う場合に、出力トランジスタ48のオフ時ゲー
トバイアスより高いと、図8に示すようにある範囲で逆
流56が現れる。図8は、図7の低電圧出力回路の動作
を説明する特性図であり、縦軸に出力トランジスタにか
かる電圧と逆流電流を示し、横軸に出力電位を示す。図
に示すトランジスタ64のしきい値レベルは抵抗(R)
の抵抗値に依存する。抵抗が大きい(R大)と逆流が大
きく、小さい(R小)と存在理由がなくなる。また、両
者のゲートバイアスが等しい場合には、一般に出力プル
アップトランジスタは、大きな電流をソースするために
その素子サイズも大きい。トランジスタ64がオンし、
トランジスタ48のゲート電位を出力と短絡する過程に
おいて、例えば、トランジスタ64が0.1μAでトラ
ンジスタ48を短絡しきれないと出力トランジスタは、
0.1μA×その素子サイズだけ逆流していることにな
る(通常でも100から200倍であるので数10μA
流れる)。つまり、逆流防止トランジスタ64のゲート
バイアスは、出力トランジスタ48のオフ状態にあるゲ
ート・ソース間電圧VGS(48)より大きいゲート・ソ
ース間電圧VGS(64)でオフを維持する必要がある。
【0010】したがって、出力トランジスタのしきい値
電圧をVth(Von)とすると、 |Vth(Von)|>VGS(64)>VGS(48) (1) という条件が必要である。しかし、しきい値電圧Vth
は、通常|0.7|〜|0.8|Vであり、かつSBD
62を必要とするので、トランジスタ48のオフ時ゲー
トバイアスVGSは、SBD62の電圧降下VF となり、
したがってトランジスタ64の設定電圧VGS(64)
は、上記(1)式の上限と下限の中間となるが、もとも
と非常に狭い設定電圧レンジを抵抗(R)やしきい値電
圧Vthのバラツキと温度特性を考慮して満足させること
は極めて困難であり、図7に示す回路をもってしても厳
しいプロセスコントロールを併用しないと逆流は完全に
止めることができない。本発明は、このような事情によ
りなされたものであり、非常に狭い設定電位レンジの上
限を気にする必要なく、最も簡素な素子数で実現し、か
つ厳しいプロセスコントロールを必要としない低電圧出
力回路及びこの低電圧出力回路を備えた半導体装置を提
供することを目的にしている。
電圧をVth(Von)とすると、 |Vth(Von)|>VGS(64)>VGS(48) (1) という条件が必要である。しかし、しきい値電圧Vth
は、通常|0.7|〜|0.8|Vであり、かつSBD
62を必要とするので、トランジスタ48のオフ時ゲー
トバイアスVGSは、SBD62の電圧降下VF となり、
したがってトランジスタ64の設定電圧VGS(64)
は、上記(1)式の上限と下限の中間となるが、もとも
と非常に狭い設定電圧レンジを抵抗(R)やしきい値電
圧Vthのバラツキと温度特性を考慮して満足させること
は極めて困難であり、図7に示す回路をもってしても厳
しいプロセスコントロールを併用しないと逆流は完全に
止めることができない。本発明は、このような事情によ
りなされたものであり、非常に狭い設定電位レンジの上
限を気にする必要なく、最も簡素な素子数で実現し、か
つ厳しいプロセスコントロールを必要としない低電圧出
力回路及びこの低電圧出力回路を備えた半導体装置を提
供することを目的にしている。
【0011】
【課題を解決するための手段】本発明の低電圧出力回路
は、この様な課題を解決するために、出力端と内部電源
間に前記出力端を内部電源レベルまでプルアップさせる
第1のPMOSトランジスタと、前記第1のPMOSト
ランジスタのゲートと前記出力端に形成された第2のP
MOSトランジスタと、前記第1及び第2のPMOSト
ランジスタが非導通となるゲート信号を受けるレベルに
おいて、前記第1及び第2のPMOSトランジスタのゲ
ートバイアスが異なる電位でオフを持続するように構成
され、出力端が内部電源レベル以上で、第2のPMOS
トランジスタが第1のPMOSトランジスタより先に導
通状態となり、第1のPMOSトランジスタの非導通を
持続させ、前記出力端から内部電源へ電流が流れ込まな
いようにする阻止回路とを具備したことを第1の特徴と
する。
は、この様な課題を解決するために、出力端と内部電源
間に前記出力端を内部電源レベルまでプルアップさせる
第1のPMOSトランジスタと、前記第1のPMOSト
ランジスタのゲートと前記出力端に形成された第2のP
MOSトランジスタと、前記第1及び第2のPMOSト
ランジスタが非導通となるゲート信号を受けるレベルに
おいて、前記第1及び第2のPMOSトランジスタのゲ
ートバイアスが異なる電位でオフを持続するように構成
され、出力端が内部電源レベル以上で、第2のPMOS
トランジスタが第1のPMOSトランジスタより先に導
通状態となり、第1のPMOSトランジスタの非導通を
持続させ、前記出力端から内部電源へ電流が流れ込まな
いようにする阻止回路とを具備したことを第1の特徴と
する。
【0012】また、出力端と内部電源間に前記出力端を
内部電源レベルまでプルアップさせる第1のPMOSト
ランジスタと、前記第1のPMOSトランジスタのゲー
トと前記出力端に形成された第2のPMOSトランジス
タと、前記第2のPMOSトランジスタのゲート電位が
内部電源からそのしきい値電圧だけ下がった値となるよ
うに内部電源と第2のPMOSトランジスタのゲート間
に接続され、そのドレインとゲートが短絡されている第
3のPMOSトランジスタとを備えていることを第2の
特徴とする。前記第1及び第2のPMOSトランジスタ
は、通常より数10mV程度しきい値電圧Vthが上昇す
るようにバックゲート効果が加えられるようにしても良
い。また、本発明の半導体装置は、前記低電圧出力回路
が形成されている半導体基板において前記第2及び第3
のPMOSトランジスタは、同一サイズであり、前記第
1、第2及び第3のPMOSトランジスタのレイアウト
は、形状及び方向性が同一であり、かつ互いに隣接して
配置されていることを特徴としている。
内部電源レベルまでプルアップさせる第1のPMOSト
ランジスタと、前記第1のPMOSトランジスタのゲー
トと前記出力端に形成された第2のPMOSトランジス
タと、前記第2のPMOSトランジスタのゲート電位が
内部電源からそのしきい値電圧だけ下がった値となるよ
うに内部電源と第2のPMOSトランジスタのゲート間
に接続され、そのドレインとゲートが短絡されている第
3のPMOSトランジスタとを備えていることを第2の
特徴とする。前記第1及び第2のPMOSトランジスタ
は、通常より数10mV程度しきい値電圧Vthが上昇す
るようにバックゲート効果が加えられるようにしても良
い。また、本発明の半導体装置は、前記低電圧出力回路
が形成されている半導体基板において前記第2及び第3
のPMOSトランジスタは、同一サイズであり、前記第
1、第2及び第3のPMOSトランジスタのレイアウト
は、形状及び方向性が同一であり、かつ互いに隣接して
配置されていることを特徴としている。
【0013】
【作用】第1のPMOSトランジスタの電流シンク作用
がなされる前に第1のPMOSトランジスタのゲートが
出力信号の電圧にクランプされるのが保証される。第2
のPMOSトランジスタは第1のPMOSトランジスタ
のゲートをクランプし、出力信号の電圧が第2のPMO
Sトランジスタのゲート電圧より、このトランジスタの
しきい値電圧を越えるほど大きくなったときに、第1の
PMOSトランジスタが電流シンク作用をしないように
する。第2のPMOSトランジスタのゲートが第3のP
MOSトランジスタを介して内部電源VCCに接続されて
いるので、第1のPMOSトランジスタが電流シンク作
用を始める前に第2のPMOSトランジスタが出力信号
の電圧をクランプする。このようにして、低電圧技術の
半導体装置を5V系のような高電源を含む混合電圧信号
の環境とインターフェイス接続することができる。
がなされる前に第1のPMOSトランジスタのゲートが
出力信号の電圧にクランプされるのが保証される。第2
のPMOSトランジスタは第1のPMOSトランジスタ
のゲートをクランプし、出力信号の電圧が第2のPMO
Sトランジスタのゲート電圧より、このトランジスタの
しきい値電圧を越えるほど大きくなったときに、第1の
PMOSトランジスタが電流シンク作用をしないように
する。第2のPMOSトランジスタのゲートが第3のP
MOSトランジスタを介して内部電源VCCに接続されて
いるので、第1のPMOSトランジスタが電流シンク作
用を始める前に第2のPMOSトランジスタが出力信号
の電圧をクランプする。このようにして、低電圧技術の
半導体装置を5V系のような高電源を含む混合電圧信号
の環境とインターフェイス接続することができる。
【0014】このような本発明の出力回路は、トランジ
スタのオフしている設定バイアスの上限を出力トランジ
スタと同じPMOSトランジスタから供給させること
で、上限ギリギリに持ってくることが可能であり、デバ
イスが同じであるので、その上限を越えることは実質的
にしきい値電圧Vthのばらつき程度である。これは、前
述のようにレイアウト的に配慮をすれば数mV以下に抑
えることが可能であり、これをキャンセルするバックゲ
ート効果電位分の数10mV内に許容される。また、同
じ素子で主要部分が構成されていることにより製造ばら
つきが少なく温度特性に対して有利であり、厳しいプロ
セスコントロールを必要としない。また、抵抗を必要と
しないので直流電流を消費することがなく、さらに占有
面積を大きくすることがない。
スタのオフしている設定バイアスの上限を出力トランジ
スタと同じPMOSトランジスタから供給させること
で、上限ギリギリに持ってくることが可能であり、デバ
イスが同じであるので、その上限を越えることは実質的
にしきい値電圧Vthのばらつき程度である。これは、前
述のようにレイアウト的に配慮をすれば数mV以下に抑
えることが可能であり、これをキャンセルするバックゲ
ート効果電位分の数10mV内に許容される。また、同
じ素子で主要部分が構成されていることにより製造ばら
つきが少なく温度特性に対して有利であり、厳しいプロ
セスコントロールを必要としない。また、抵抗を必要と
しないので直流電流を消費することがなく、さらに占有
面積を大きくすることがない。
【0015】
【実施例】以下、図面を参照して本発明の実施例を説明
する。図1は、本発明の実施例の低電圧出力回路の回路
図である。入力端1からの入力信号がこの低電圧出力回
路に入力され、出力端2から出力信号が出力される。こ
の出力端2は、他の混合電圧信号系を結合することがで
きるバス・インターフェースに結合される。この出力回
路は、入力信号として論理信号“1”、“0”が出力プ
ルアップPMOSトランジスタ40に与えられ、そのオ
ン、オフを制御する。まず、入力信号は、出力回路のイ
ンバータに入力される。このインバータは、PMOSト
ランジスタ10とNMOSトランジスタ20から構成さ
れ、入力端1がこれらトランジスタ10、20のゲート
に接続され、これらのドレインが互いに接続されてい
る。インバータの出力は、出力プルアップトランジスタ
であるPMOSトランジスタ40のゲートに入力され
る。トランジスタ40のソースは、内部電源VCCに接続
され、ドレインは、出力端2に接続されている。トラン
ジスタ40の基板を通る電流の流れを阻止する阻止ダイ
オード53がこの基板と内部電源VCCの間に接続されて
いる。阻止ダイオード53にはSBDを利用することが
できる。
する。図1は、本発明の実施例の低電圧出力回路の回路
図である。入力端1からの入力信号がこの低電圧出力回
路に入力され、出力端2から出力信号が出力される。こ
の出力端2は、他の混合電圧信号系を結合することがで
きるバス・インターフェースに結合される。この出力回
路は、入力信号として論理信号“1”、“0”が出力プ
ルアップPMOSトランジスタ40に与えられ、そのオ
ン、オフを制御する。まず、入力信号は、出力回路のイ
ンバータに入力される。このインバータは、PMOSト
ランジスタ10とNMOSトランジスタ20から構成さ
れ、入力端1がこれらトランジスタ10、20のゲート
に接続され、これらのドレインが互いに接続されてい
る。インバータの出力は、出力プルアップトランジスタ
であるPMOSトランジスタ40のゲートに入力され
る。トランジスタ40のソースは、内部電源VCCに接続
され、ドレインは、出力端2に接続されている。トラン
ジスタ40の基板を通る電流の流れを阻止する阻止ダイ
オード53がこの基板と内部電源VCCの間に接続されて
いる。阻止ダイオード53にはSBDを利用することが
できる。
【0016】低電圧出力回路には、陰極がトランジスタ
10のソースに結合され、陽極が内部電源VCCに結合さ
れるように阻止ダイオードであるSBD51が接続され
ている。その結果、トランジスタ10のドレインと、こ
のトランジスタのソースに接続された基板との間に形成
されるpn接合とを通る電流が阻止される。SBD51
は、例えば、出力端2に結合された外部系が5.5Vの
高電位に駆動するとき出力端2からの電流が内部電源V
CCへ流れるのを阻止するように作用する。また、低電圧
出力回路には、逆流阻止トランジスタであるPMOSト
ランジスタ31、逆流阻止トランジスタを制御するトラ
ンジスタであるPMOSトランジスタ30及び逆方向ダ
イオードであるSBD52が接続されている。トランジ
スタ31のドレインは、出力端2に結合され、そのソー
スは、トランジスタ40のゲートに結合され、その基板
は、SBD53の陰極に接続され、そのゲートは、トラ
ンジスタ30のドレインとSBD52の陰極の間に接続
されている。また、トランジスタ30のゲート・ドレイ
ン間は短絡されている。トランジスタ30の基板とソー
スとは内部電源VCCに接続されている。
10のソースに結合され、陽極が内部電源VCCに結合さ
れるように阻止ダイオードであるSBD51が接続され
ている。その結果、トランジスタ10のドレインと、こ
のトランジスタのソースに接続された基板との間に形成
されるpn接合とを通る電流が阻止される。SBD51
は、例えば、出力端2に結合された外部系が5.5Vの
高電位に駆動するとき出力端2からの電流が内部電源V
CCへ流れるのを阻止するように作用する。また、低電圧
出力回路には、逆流阻止トランジスタであるPMOSト
ランジスタ31、逆流阻止トランジスタを制御するトラ
ンジスタであるPMOSトランジスタ30及び逆方向ダ
イオードであるSBD52が接続されている。トランジ
スタ31のドレインは、出力端2に結合され、そのソー
スは、トランジスタ40のゲートに結合され、その基板
は、SBD53の陰極に接続され、そのゲートは、トラ
ンジスタ30のドレインとSBD52の陰極の間に接続
されている。また、トランジスタ30のゲート・ドレイ
ン間は短絡されている。トランジスタ30の基板とソー
スとは内部電源VCCに接続されている。
【0017】SBD52の陽極は、GNDに接続され、
陰極は、トランジスタ30のドレインとトランジスタ3
1のゲートに接続されている。この様な構成によりトラ
ンジスタ31を介しての電流シンク作用がSBD51、
53によって阻止される。SBD51が電流60を阻止
し、SBD53が電流61を阻止する。また、トランジ
スタ40の電流シンク作用がなされる前にトランジスタ
40のゲートが出力信号の電圧にクランプされるのが保
証される。トランジスタ31はトランジスタ40のゲー
トをクランプし、出力信号の電圧がトランジスタ31の
ゲート電圧より、このトランジスタのしきい値電圧を越
えるほど大きくなったときに、トランジスタ40が電流
シンク作用をしないようにする。トランジスタ31のゲ
ートがトランジスタ30を介して内部電源VCCに接続さ
れているのでトランジスタ40が電流シンク作用を始め
る前にトランジスタ31が出力信号の電圧をクランプす
る。このようにして、低電圧技術の半導体装置を5V系
のような高電源を含む混合電圧信号の環境とインターフ
ェイス接続することができる低電圧出力回路を提供する
ことができる。
陰極は、トランジスタ30のドレインとトランジスタ3
1のゲートに接続されている。この様な構成によりトラ
ンジスタ31を介しての電流シンク作用がSBD51、
53によって阻止される。SBD51が電流60を阻止
し、SBD53が電流61を阻止する。また、トランジ
スタ40の電流シンク作用がなされる前にトランジスタ
40のゲートが出力信号の電圧にクランプされるのが保
証される。トランジスタ31はトランジスタ40のゲー
トをクランプし、出力信号の電圧がトランジスタ31の
ゲート電圧より、このトランジスタのしきい値電圧を越
えるほど大きくなったときに、トランジスタ40が電流
シンク作用をしないようにする。トランジスタ31のゲ
ートがトランジスタ30を介して内部電源VCCに接続さ
れているのでトランジスタ40が電流シンク作用を始め
る前にトランジスタ31が出力信号の電圧をクランプす
る。このようにして、低電圧技術の半導体装置を5V系
のような高電源を含む混合電圧信号の環境とインターフ
ェイス接続することができる低電圧出力回路を提供する
ことができる。
【0018】トランジスタ30は、内部電源VCCよりそ
のしきい値電圧|Vth|だけ下がったバイアスをトラン
ジスタ31のゲートに与える。この電位は、トランジス
タ30で作られるが、このトランジスタ30は、ソース
と基板(バックゲート)が内部電源VCCに接続され、か
つ、ドレインとGND間に逆方向ダイオード52が挿入
されているのでこの素子サイズに相当する純粋なしきい
値電圧が抽出される。通常の動作時において入力端1
(ノードD)に論理信号“1”が印加されると、ノード
70はトランジスタ20により接地レベルとなり、トラ
ンジスタ40は、オンし、出力に終端がない場合は、出
力を内部電源VCCレベルへ引き上げる。このとき短絡用
のトランジスタ31のゲートと出力端2がソースとな
る。この間に通常のしきい値電圧が存在するが、トラン
ジスタ31のバックゲートは、VCC−VF (53)が加
えられているので、数10mVほどトランジスタ31の
しきい値電圧がバックゲート効果により上がっている。
VF (53)は、SBD53の電圧降下を表わしてい
る。
のしきい値電圧|Vth|だけ下がったバイアスをトラン
ジスタ31のゲートに与える。この電位は、トランジス
タ30で作られるが、このトランジスタ30は、ソース
と基板(バックゲート)が内部電源VCCに接続され、か
つ、ドレインとGND間に逆方向ダイオード52が挿入
されているのでこの素子サイズに相当する純粋なしきい
値電圧が抽出される。通常の動作時において入力端1
(ノードD)に論理信号“1”が印加されると、ノード
70はトランジスタ20により接地レベルとなり、トラ
ンジスタ40は、オンし、出力に終端がない場合は、出
力を内部電源VCCレベルへ引き上げる。このとき短絡用
のトランジスタ31のゲートと出力端2がソースとな
る。この間に通常のしきい値電圧が存在するが、トラン
ジスタ31のバックゲートは、VCC−VF (53)が加
えられているので、数10mVほどトランジスタ31の
しきい値電圧がバックゲート効果により上がっている。
VF (53)は、SBD53の電圧降下を表わしてい
る。
【0019】その結果トランジスタ31はオンすること
ができない。逆の動作時において、入力端1(ノード
D)に論理信号“0”が印加されると、ノード70はト
ランジスタ10を介してVCC−VF (51)レベルとな
る。VF (51)は、SBD51の電圧降下を表わして
いる。このレベルではトランジスタ40のゲートバイア
スVGSがそのしきい値電圧Vthより低いので、トランジ
スタ40は、オフを維持する。一方、トランジスタ31
のこの時のゲートバイアスVGSは、(VCC−VF(5
1))−(VCC−Vth(30))<Vth(31)である
ので、やはりこのトランジスタもオフ状態にある。Vth
(30)及びVth(31)は、それぞれトランジスタ3
0、31のしきい値電圧を示している。図2を参照して
図1の出力回路の動作を説明する。ここでは、入力端1
(ノードD)に論理信号“0”が入力され、出力に接地
レベルから内部電源VCC以上の電圧を強制的に印加して
いく状態について説明する。図2は、出力電位の変化さ
せたときの特性図である。
ができない。逆の動作時において、入力端1(ノード
D)に論理信号“0”が印加されると、ノード70はト
ランジスタ10を介してVCC−VF (51)レベルとな
る。VF (51)は、SBD51の電圧降下を表わして
いる。このレベルではトランジスタ40のゲートバイア
スVGSがそのしきい値電圧Vthより低いので、トランジ
スタ40は、オフを維持する。一方、トランジスタ31
のこの時のゲートバイアスVGSは、(VCC−VF(5
1))−(VCC−Vth(30))<Vth(31)である
ので、やはりこのトランジスタもオフ状態にある。Vth
(30)及びVth(31)は、それぞれトランジスタ3
0、31のしきい値電圧を示している。図2を参照して
図1の出力回路の動作を説明する。ここでは、入力端1
(ノードD)に論理信号“0”が入力され、出力に接地
レベルから内部電源VCC以上の電圧を強制的に印加して
いく状態について説明する。図2は、出力電位の変化さ
せたときの特性図である。
【0020】出力が十分低い値であるとき、トランジス
タ31のソースは、ノード70であり、トランジスタ4
0のソースは、内部電源電源であるので、各々のゲート
バイアスVGSは、図示のようにVgs1、Vgs3となる。
これらは、 Vgs1=(VCC−VF (51))−(VCC−Vth(3
0))<Vth(31)、 Vgs3=VCC−(VCC−VF (51))<Vth(4
0)、 と表わされるので、両者ともオフ状態にある。Vth(4
0)は、トランジスタ40のしきい値電圧である。この
状態から出力電位を引き上げると、トランジスタ31、
40のソースは、それまでドレインであった出力端2が
ソースとなり、ゲートバイアスVGSはそれぞれ、Vgs
2、Vgs4となる。このときのゲート電位は、トランジ
スタ40の方が大きい。具体的にはその差は、0.5〜
0.7V程度であり、十分な差が確保されている。した
がって、出力から見てゲートバイアスVGSが各々のしき
い値電圧Vthを越えるにあたってトランジスタ31の方
がトランジスタ40に比べて先にオン状態になる。
タ31のソースは、ノード70であり、トランジスタ4
0のソースは、内部電源電源であるので、各々のゲート
バイアスVGSは、図示のようにVgs1、Vgs3となる。
これらは、 Vgs1=(VCC−VF (51))−(VCC−Vth(3
0))<Vth(31)、 Vgs3=VCC−(VCC−VF (51))<Vth(4
0)、 と表わされるので、両者ともオフ状態にある。Vth(4
0)は、トランジスタ40のしきい値電圧である。この
状態から出力電位を引き上げると、トランジスタ31、
40のソースは、それまでドレインであった出力端2が
ソースとなり、ゲートバイアスVGSはそれぞれ、Vgs
2、Vgs4となる。このときのゲート電位は、トランジ
スタ40の方が大きい。具体的にはその差は、0.5〜
0.7V程度であり、十分な差が確保されている。した
がって、出力から見てゲートバイアスVGSが各々のしき
い値電圧Vthを越えるにあたってトランジスタ31の方
がトランジスタ40に比べて先にオン状態になる。
【0021】このように本発明の出力回路は、従来の、
例えば、図7の回路と異なり、トランジスタのオフして
いる設定バイアスの上限を出力トランジスタと同じPM
OSトランジスタから供給させることで、上限ギリギリ
に持ってくることが可能であり、かつ、デバイスが同じ
であるので、その上限を越えることは実質的にしきい値
電圧Vthの製造上のウェーハ面内ばらつき程度である。
これは、前述のようにレイアウト的に配慮をすれば数m
V以下に抑えることが可能であり、これをキャンセルす
るバックゲート効果電位分の数10mV内に許容され
る。また、同じ素子で主要部分が構成されているので、
温度特性に対して有利であり、厳しいプロセスコントロ
ールや温度特性に関するマージンを必要としない。ま
た、図7方式のような抵抗バスを必要としないので、直
流電流を消費することなく、さらに占有面積を大きくす
ることがない。
例えば、図7の回路と異なり、トランジスタのオフして
いる設定バイアスの上限を出力トランジスタと同じPM
OSトランジスタから供給させることで、上限ギリギリ
に持ってくることが可能であり、かつ、デバイスが同じ
であるので、その上限を越えることは実質的にしきい値
電圧Vthの製造上のウェーハ面内ばらつき程度である。
これは、前述のようにレイアウト的に配慮をすれば数m
V以下に抑えることが可能であり、これをキャンセルす
るバックゲート効果電位分の数10mV内に許容され
る。また、同じ素子で主要部分が構成されているので、
温度特性に対して有利であり、厳しいプロセスコントロ
ールや温度特性に関するマージンを必要としない。ま
た、図7方式のような抵抗バスを必要としないので、直
流電流を消費することなく、さらに占有面積を大きくす
ることがない。
【0022】次に、図3を参照して他の実施例を説明す
る。この低電圧出力回路は、図1の出力回路とは基本的
に同じ構成である。SBD52に代えてNMOSトラン
ジスタ55を用いている点で図1の出力回路とは相違し
ているが作用効果に格別の相違はない。トランジスタ5
5は、ゲート・ソース間は短絡されドレインがトランジ
スタ30のドレインと接続されている。なお、図1及び
図3からSBD52及びNMOSトランジスタ55を外
し、トランジスタ30のドレインをトランジスタ31の
ゲートに接続した出力回路も本発明の作用効果を奏する
ものであるから、本発明に係る低電圧出力回路とするこ
とができる。次に、図4を参照して他の実施例を説明す
る。図は、3値状態を持つ反転ロジック回路である。反
転ロジック回路は、出力プルアップ回路と出力プルダウ
ン回路から構成されており、出力プルアップ回路は、図
1の出力回路を適用する。
る。この低電圧出力回路は、図1の出力回路とは基本的
に同じ構成である。SBD52に代えてNMOSトラン
ジスタ55を用いている点で図1の出力回路とは相違し
ているが作用効果に格別の相違はない。トランジスタ5
5は、ゲート・ソース間は短絡されドレインがトランジ
スタ30のドレインと接続されている。なお、図1及び
図3からSBD52及びNMOSトランジスタ55を外
し、トランジスタ30のドレインをトランジスタ31の
ゲートに接続した出力回路も本発明の作用効果を奏する
ものであるから、本発明に係る低電圧出力回路とするこ
とができる。次に、図4を参照して他の実施例を説明す
る。図は、3値状態を持つ反転ロジック回路である。反
転ロジック回路は、出力プルアップ回路と出力プルダウ
ン回路から構成されており、出力プルアップ回路は、図
1の出力回路を適用する。
【0023】次に、図5を参照しながら本発明を出力プ
ルダウン側に適用した実施例を説明する。図は、オープ
ンコレクタ回路形式のシンクドライバであり、点線内の
領域Bに図1の回路の一部が挿入されている。この回路
には、入力信号として論理信号“1”、“O”を入力端
から入力させ、出力端から論理信号からなる出力信号を
出力する。この回路に用いられる素子を列挙すると、C
MOSロジックにはインバータINV1、INV2があ
り、インバータINV2は、図1に示すインバータであ
って、図1に示すPMOSトランジスタ10及びNMO
Sトランジスタ20から構成されている。NPNバイポ
ーラトランジスタQ1は、出力シンク・ドライバとして
用いられる。NMOSトランジスタは、トランジスタN
1がトランジスタQ1用IccL供給スイッチング素子と
して用いられ、トランジスタN2がトランジスタQ1の
ベース電位シンク用素子として用いられる。SBDは、
領域B内に配置されており、SBD1、SBD2、SB
D3は、それぞれSBD51、SBD53、SBD52
に相当する。PMOSトランジスタは、トランジスタP
1、P2がそれぞれ図1のトランジスタ30、31に相
当し、トランジスタP3が出力端からトランジスタQ1
への過度的に供給されるベース電流のバイパススイッチ
ング素子として用いられる。抵抗は、抵抗R1及び抵抗
R2が用いられるが、抵抗R1は、定常的に供給される
IccLを生成する。
ルダウン側に適用した実施例を説明する。図は、オープ
ンコレクタ回路形式のシンクドライバであり、点線内の
領域Bに図1の回路の一部が挿入されている。この回路
には、入力信号として論理信号“1”、“O”を入力端
から入力させ、出力端から論理信号からなる出力信号を
出力する。この回路に用いられる素子を列挙すると、C
MOSロジックにはインバータINV1、INV2があ
り、インバータINV2は、図1に示すインバータであ
って、図1に示すPMOSトランジスタ10及びNMO
Sトランジスタ20から構成されている。NPNバイポ
ーラトランジスタQ1は、出力シンク・ドライバとして
用いられる。NMOSトランジスタは、トランジスタN
1がトランジスタQ1用IccL供給スイッチング素子と
して用いられ、トランジスタN2がトランジスタQ1の
ベース電位シンク用素子として用いられる。SBDは、
領域B内に配置されており、SBD1、SBD2、SB
D3は、それぞれSBD51、SBD53、SBD52
に相当する。PMOSトランジスタは、トランジスタP
1、P2がそれぞれ図1のトランジスタ30、31に相
当し、トランジスタP3が出力端からトランジスタQ1
への過度的に供給されるベース電流のバイパススイッチ
ング素子として用いられる。抵抗は、抵抗R1及び抵抗
R2が用いられるが、抵抗R1は、定常的に供給される
IccLを生成する。
【0024】本発明に係る図1の回路は、トランジスタ
40の動作を保証するのに対して、図5の回路は、トラ
ンジスタP3の動作を保証するものである。トランジス
タP3は、基板を出力に接続して使用することもでき
る。次に、図5の回路の動作について説明する。入力信
号として入力端に論理信号“1”が入力されると、トラ
ンジスタN1がオフ、トランジスタP3がオフ、トラン
ジスタN2がオンする事によりトランジスタQ1のベー
スが接地され、出力はオフ(Hi・Z(ハイインピーダ
ンス)状態)になる。通常このモードでは、出力端に接
続されている外部プルアップ装置により所定の電位レベ
ルに昇圧されている。また、入力端に論理信号“0”が
入力されると、トランジスタN1がオン、トランジスタ
N2がオフする事により、内部電源VCC〜抵抗R1〜ト
ランジスタN1〜トランジスタQ1のベースへと定常的
なベース電流が供給され、これによりトランジスタQ1
はオンし、出力レベルをシンクする。同時にトランジス
タP3もオンし、これも出力〜トランジスタP3〜トラ
ンジスタQ1のベースへの電流供給路として働くが、出
力が重負荷の場合、トランジスタQ1の駆動能力を高め
る働きを行う。
40の動作を保証するのに対して、図5の回路は、トラ
ンジスタP3の動作を保証するものである。トランジス
タP3は、基板を出力に接続して使用することもでき
る。次に、図5の回路の動作について説明する。入力信
号として入力端に論理信号“1”が入力されると、トラ
ンジスタN1がオフ、トランジスタP3がオフ、トラン
ジスタN2がオンする事によりトランジスタQ1のベー
スが接地され、出力はオフ(Hi・Z(ハイインピーダ
ンス)状態)になる。通常このモードでは、出力端に接
続されている外部プルアップ装置により所定の電位レベ
ルに昇圧されている。また、入力端に論理信号“0”が
入力されると、トランジスタN1がオン、トランジスタ
N2がオフする事により、内部電源VCC〜抵抗R1〜ト
ランジスタN1〜トランジスタQ1のベースへと定常的
なベース電流が供給され、これによりトランジスタQ1
はオンし、出力レベルをシンクする。同時にトランジス
タP3もオンし、これも出力〜トランジスタP3〜トラ
ンジスタQ1のベースへの電流供給路として働くが、出
力が重負荷の場合、トランジスタQ1の駆動能力を高め
る働きを行う。
【0025】次に、図6に示す従来例を参照しながら本
発明の作用効果を説明する。図6の回路は、図7の回路
のSBD66を抵抗66に代えて形成される。この従来
例を説明するために具体的な数値を仮定する。内部電源
VCCは3V、バックゲート効果を込みとし、1μA以下
のトランジスタ48のしきい値電圧|Vth|(48)
は、0.8V、SBD62の電圧降下VF(62)は、
0.2Vとする。このときのノードAは、VCC−VF(6
2)=2.8Vである。また、トランジスタ48のオフ
条件は、|Vth|(48)>VCC−VF(62)であると
ころ、トランジスタ48のゲートバイアスVGSは、3−
2.8=0.2Vであり、トランジスタ48の|Vth|
(48)は、0.8Vであるので、|Vth|≧VGSの条
件から、トランジスタ48は、オフになる。この状態か
ら出力電位を内部電源VCC以上にすると、出力が3.6
V以上になると、トランジスタ48のVGS≧|Vth|と
なり、逆流が起きる。
発明の作用効果を説明する。図6の回路は、図7の回路
のSBD66を抵抗66に代えて形成される。この従来
例を説明するために具体的な数値を仮定する。内部電源
VCCは3V、バックゲート効果を込みとし、1μA以下
のトランジスタ48のしきい値電圧|Vth|(48)
は、0.8V、SBD62の電圧降下VF(62)は、
0.2Vとする。このときのノードAは、VCC−VF(6
2)=2.8Vである。また、トランジスタ48のオフ
条件は、|Vth|(48)>VCC−VF(62)であると
ころ、トランジスタ48のゲートバイアスVGSは、3−
2.8=0.2Vであり、トランジスタ48の|Vth|
(48)は、0.8Vであるので、|Vth|≧VGSの条
件から、トランジスタ48は、オフになる。この状態か
ら出力電位を内部電源VCC以上にすると、出力が3.6
V以上になると、トランジスタ48のVGS≧|Vth|と
なり、逆流が起きる。
【0026】目的とする通常スイッチング動作及び逆流
防止機能を兼ねる出力短絡素子のオフ時ゲートバイアス
は、 (VCC−VF(62))−(R68/R66+R68)×
VCC<|Vth|(48)<VCC−VF(62)+|Vth|
(48)、 の範囲にある必要がある。ただし、R66、R68は、
それぞれ抵抗66及び抵抗68の抵抗値である。短絡用
素子に用いられるトランジスタ64のオフ時ゲートバイ
アスVGSは、出力側からみてトランジスタ48より先に
オンする必要がある。そのため、通常オフしている場合
でもトランジスタ48のオフ時ゲートバイアスよりより
大きいゲートバイアスでオフを維持しておく必要があ
る。前述の具体的数値を適用する場合、トランジスタ4
8は、VGS=0.2Vでオフしているのでトランジスタ
64のオフしているときのVGSの範囲は、0.2V<|
Vth|(64)から0.2〜0.8Vの間にある。しか
し、そのオフ時のVGSが0.2Vに近いと、トランジス
タ48のオンに近く、また、0.8Vに近いと通常のト
ランジスタ48をオフするモードでトランジスタ64が
開く(オンしている)こととなり、ノードAの電位が上
がらず、トランジスタ48がオフしない誤動作の原因と
なる。
防止機能を兼ねる出力短絡素子のオフ時ゲートバイアス
は、 (VCC−VF(62))−(R68/R66+R68)×
VCC<|Vth|(48)<VCC−VF(62)+|Vth|
(48)、 の範囲にある必要がある。ただし、R66、R68は、
それぞれ抵抗66及び抵抗68の抵抗値である。短絡用
素子に用いられるトランジスタ64のオフ時ゲートバイ
アスVGSは、出力側からみてトランジスタ48より先に
オンする必要がある。そのため、通常オフしている場合
でもトランジスタ48のオフ時ゲートバイアスよりより
大きいゲートバイアスでオフを維持しておく必要があ
る。前述の具体的数値を適用する場合、トランジスタ4
8は、VGS=0.2Vでオフしているのでトランジスタ
64のオフしているときのVGSの範囲は、0.2V<|
Vth|(64)から0.2〜0.8Vの間にある。しか
し、そのオフ時のVGSが0.2Vに近いと、トランジス
タ48のオンに近く、また、0.8Vに近いと通常のト
ランジスタ48をオフするモードでトランジスタ64が
開く(オンしている)こととなり、ノードAの電位が上
がらず、トランジスタ48がオフしない誤動作の原因と
なる。
【0027】上記の数値例では、0.2〜0.8Vの電
位差の中間にオフ時VGSを設定したとしてセンターオフ
時VGSは、0.5V、そのマージンは、±0.3Vとな
り、温度特性や素子バラツキを考慮すると非常に危険で
あることがわかる。本発明は、トランジスタ30とトラ
ンジスタ31のペアを保つことで上記の不具合が問題に
ならない。つまり、前述の数値例でいう、0.2〜0.
8Vの範囲で限りなく0.8V側の電位に自動的に設定
されるために自ずとその動作マージンも±0.3Vから
−0.6V方向のみのマージンとなり、その有効性が拡
大される。
位差の中間にオフ時VGSを設定したとしてセンターオフ
時VGSは、0.5V、そのマージンは、±0.3Vとな
り、温度特性や素子バラツキを考慮すると非常に危険で
あることがわかる。本発明は、トランジスタ30とトラ
ンジスタ31のペアを保つことで上記の不具合が問題に
ならない。つまり、前述の数値例でいう、0.2〜0.
8Vの範囲で限りなく0.8V側の電位に自動的に設定
されるために自ずとその動作マージンも±0.3Vから
−0.6V方向のみのマージンとなり、その有効性が拡
大される。
【0028】本発明は、出力プルアップ用第1のPMO
Sトランジスタと、第1のPMOSトランジスタを出力
と短絡させるように設けられている第2のPMOSトラ
ンジスタと、第2のPMOSトランジスタのゲート電位
が内部電源から|Vth|だけ下がった値となるように内
部電源VCCと第2のPMOSトランジスタのゲート間に
そのドレインとゲートが短絡されている第3のPMOS
トランジスタとを備えている。第1及び第2のPMOS
トランジスタは、通常より数10mV程度しきい値電圧
Vthが上昇するようにバックゲート効果が加えられるよ
うに構成されている。第2及び第3のPMOSトランジ
スタは、半導体基板において同一サイズであり、第1、
第2及び第3のPMOSトランジスタのレイアウトは、
半導体基板において形状及び方向性が同一であり互いに
隣接して配置されるので集積率が上がる。
Sトランジスタと、第1のPMOSトランジスタを出力
と短絡させるように設けられている第2のPMOSトラ
ンジスタと、第2のPMOSトランジスタのゲート電位
が内部電源から|Vth|だけ下がった値となるように内
部電源VCCと第2のPMOSトランジスタのゲート間に
そのドレインとゲートが短絡されている第3のPMOS
トランジスタとを備えている。第1及び第2のPMOS
トランジスタは、通常より数10mV程度しきい値電圧
Vthが上昇するようにバックゲート効果が加えられるよ
うに構成されている。第2及び第3のPMOSトランジ
スタは、半導体基板において同一サイズであり、第1、
第2及び第3のPMOSトランジスタのレイアウトは、
半導体基板において形状及び方向性が同一であり互いに
隣接して配置されるので集積率が上がる。
【0029】
【発明の効果】本発明は、以上のような構成により、第
1のPMOSトランジスタ(40)の電流シンク作用が
なされる前に第1のPMOSトランジスタ(40)のゲ
ートが出力信号の電圧にクランプされるのが保証され
る。第2のPMOSトランジスタ(31)は、第1のP
MOSトランジスタ(40)のゲートをクランプし、出
力信号の電圧が第2のPMOSトランジスタ(31)の
ゲート電圧より、このトランジスタのしきい値電圧を越
えるほど大きくなったときに、第1のPMOSトランジ
スタ(40)が電流シンク作用をしないようにする。第
2のPMOSトランジスタ(31)のゲートが第3のP
MOSトランジスタ(30)を介して内部電源VCCに接
続されているので、第1のPMOSトランジスタ(4
0)が電流シンク作用を始める前に第2のPMOSトラ
ンジスタ(31)が出力信号の電圧をクランプする。こ
のようにして、低電圧技術の半導体装置を5V系のよう
な高電源を含む混合電圧信号の環境とインターフェイス
接続することができる低電圧出力回路を提供することが
できる。このような本発明の出力回路は、トランジスタ
のオフしている設定バイアスの上限を出力トランジスタ
と同じPMOSトランジスタから供給させることで、上
限ギリギリに持ってくることが可能であり、デバイスが
同じであるので、その上限を越えることは実質的にしき
い値電圧Vthのばらつき程度である。これは、前述のよ
うにレイアウト的に配慮をすれば数mV以下に抑えるこ
とが可能であり、これをキャンセルするバックゲート効
果電位分の数10mV内に許容される。また、同じ素子
で主要部分が構成されているので、製造ばらつきが少な
く温度特性に対して有利であり、厳しいプロセスコント
ロールを必要としない。また、抵抗を必要としないの
で、直流電流を消費することがなく、さらに占有面積を
大きくすることがない。
1のPMOSトランジスタ(40)の電流シンク作用が
なされる前に第1のPMOSトランジスタ(40)のゲ
ートが出力信号の電圧にクランプされるのが保証され
る。第2のPMOSトランジスタ(31)は、第1のP
MOSトランジスタ(40)のゲートをクランプし、出
力信号の電圧が第2のPMOSトランジスタ(31)の
ゲート電圧より、このトランジスタのしきい値電圧を越
えるほど大きくなったときに、第1のPMOSトランジ
スタ(40)が電流シンク作用をしないようにする。第
2のPMOSトランジスタ(31)のゲートが第3のP
MOSトランジスタ(30)を介して内部電源VCCに接
続されているので、第1のPMOSトランジスタ(4
0)が電流シンク作用を始める前に第2のPMOSトラ
ンジスタ(31)が出力信号の電圧をクランプする。こ
のようにして、低電圧技術の半導体装置を5V系のよう
な高電源を含む混合電圧信号の環境とインターフェイス
接続することができる低電圧出力回路を提供することが
できる。このような本発明の出力回路は、トランジスタ
のオフしている設定バイアスの上限を出力トランジスタ
と同じPMOSトランジスタから供給させることで、上
限ギリギリに持ってくることが可能であり、デバイスが
同じであるので、その上限を越えることは実質的にしき
い値電圧Vthのばらつき程度である。これは、前述のよ
うにレイアウト的に配慮をすれば数mV以下に抑えるこ
とが可能であり、これをキャンセルするバックゲート効
果電位分の数10mV内に許容される。また、同じ素子
で主要部分が構成されているので、製造ばらつきが少な
く温度特性に対して有利であり、厳しいプロセスコント
ロールを必要としない。また、抵抗を必要としないの
で、直流電流を消費することがなく、さらに占有面積を
大きくすることがない。
【図1】本発明の実施例の低電圧出力回路の回路図。
【図2】図1の出力回路のゲートバイアスと出力電位と
の関わりを説明する特性図。
の関わりを説明する特性図。
【図3】他の実施例の低電圧出力回路の回路図。
【図4】他の実施例の低電圧出力回路の回路図。
【図5】他の実施例の低電圧出力回路の回路図。
【図6】従来の低電圧出力回路の回路図。
【図7】従来の低電圧出力回路の回路図。
【図8】図7の出力回路のゲートバイアスと出力電位と
の関わりを説明する特性図。
の関わりを説明する特性図。
1・・・入力端、 2・・・出力端、10、14、3
0、31、40、48、55、58、64・・・PMO
Sトランジスタ、16、20・・・PMOSトランジス
タ、51、52、53、54・・・SBD、 56、
60、61・・・電流、70・・・ノード、 80、
81・・・ダイオード
0、31、40、48、55、58、64・・・PMO
Sトランジスタ、16、20・・・PMOSトランジス
タ、51、52、53、54・・・SBD、 56、
60、61・・・電流、70・・・ノード、 80、
81・・・ダイオード
Claims (4)
- 【請求項1】 出力端と内部電源間に前記出力端を内部
電源レベルまでプルアップさせる第1のPMOSトラン
ジスタと、 前記第1のPMOSトランジスタのゲートと前記出力端
に形成された第2のPMOSトランジスタと、 前記第1及び第2のPMOSトランジスタが非導通とな
るゲート信号を受けるレベルにおいて、前記第1及び第
2のPMOSトランジスタのゲートバイアスが異なる電
位でオフを持続するように構成され、出力端が内部電源
レベル以上で、第2のPMOSトランジスタが第1のP
MOSトランジスタより先に導通状態となり、第1のP
MOSトランジスタの非導通を持続させ、前記出力端か
ら内部電源へ電流が流れ込まないようにする阻止回路と
を備えていることを特徴とする低電圧出力回路。 - 【請求項2】 出力端と内部電源間に前記出力端を内部
電源レベルまでプルアップさせる第1のPMOSトラン
ジスタと、 前記第1のPMOSトランジスタのゲートと前記出力端
に形成された第2のPMOSトランジスタと、 前記第2のPMOSトランジスタのゲート電位が内部電
源からそのしきい値電圧だけ下がった値となるように内
部電源と第2のPMOSトランジスタのゲート間に接続
され、そのドレインとゲートが短絡されている第3のP
MOSトランジスタとを備えていることを特徴とする低
電圧出力回路。 - 【請求項3】 前記第1及び第2のPMOSトランジス
タは、通常より数10mV程度しきい値電圧Vthが上昇
するようにバックゲート効果が加えられることを特徴と
する請求項1又は請求項2に記載の低電圧出力回路。 - 【請求項4】 請求項2又は請求項3のいづれかに記載
の低電圧出力回路が形成されている半導体基板におい
て、前記第2及び第3のPMOSトランジスタは、同一
サイズであり、前記第1、第2及び第3のPMOSトラ
ンジスタのレイアウトは、形状及び方向性が同一であ
り、かつ互いに隣接して配置されていることを特徴とす
る半導体装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP02107395A JP3198225B2 (ja) | 1995-01-14 | 1995-01-14 | 低電圧出力回路 |
KR1019960000349A KR100228035B1 (ko) | 1995-01-14 | 1996-01-10 | 저전압출력회로 및 반도체장치 |
EP96100357A EP0722223B1 (en) | 1995-01-14 | 1996-01-11 | Low-voltage output circuit for semiconductor device |
DE69627059T DE69627059T2 (de) | 1995-01-14 | 1996-01-11 | Ausgangsschaltung mit niedriger Spannung für Halbleiterschaltung |
US08/584,487 US5767697A (en) | 1995-01-14 | 1996-01-11 | Low-voltage output circuit for semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP02107395A JP3198225B2 (ja) | 1995-01-14 | 1995-01-14 | 低電圧出力回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08195670A true JPH08195670A (ja) | 1996-07-30 |
JP3198225B2 JP3198225B2 (ja) | 2001-08-13 |
Family
ID=12044723
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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---|---|
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EP (1) | EP0722223B1 (ja) |
JP (1) | JP3198225B2 (ja) |
KR (1) | KR100228035B1 (ja) |
DE (1) | DE69627059T2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007151092A (ja) * | 2005-10-18 | 2007-06-14 | Semiconductor Energy Lab Co Ltd | シフトレジスタ、半導体装置、表示装置及び電子機器 |
US9153341B2 (en) | 2005-10-18 | 2015-10-06 | Semiconductor Energy Laboratory Co., Ltd. | Shift register, semiconductor device, display device, and electronic device |
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---|---|---|---|---|
US6254593B1 (en) * | 1999-12-10 | 2001-07-03 | Advanced Cardiovascular Systems, Inc. | Bifurcated stent delivery system having retractable sheath |
US6362652B1 (en) | 1999-12-20 | 2002-03-26 | Fujitsu Microelectronics, Inc. | High voltage buffer for submicron CMOS |
US6369619B1 (en) | 2000-05-26 | 2002-04-09 | Artisan Components, Inc. | Voltage tolerant input/output circuit |
AU2001261849A1 (en) * | 2000-07-14 | 2002-01-30 | Artisan Components, Inc. | Voltage tolerant input/output circuit |
US6509759B1 (en) * | 2002-02-11 | 2003-01-21 | Honeywell International Inc. | Multi power supply circuit protection apparatus and method |
US6674305B1 (en) * | 2002-07-08 | 2004-01-06 | Semiconductor Components Industries Llc | Method of forming a semiconductor device and structure therefor |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5151619A (en) * | 1990-10-11 | 1992-09-29 | International Business Machines Corporation | Cmos off chip driver circuit |
JP2623374B2 (ja) * | 1991-02-07 | 1997-06-25 | ローム株式会社 | 出力回路 |
US5276364A (en) * | 1991-12-13 | 1994-01-04 | Texas Instruments Incorporated | BiCMOS bus interface output driver compatible with a mixed voltage system environment |
US5381062A (en) * | 1993-10-28 | 1995-01-10 | At&T Corp. | Multi-voltage compatible bidirectional buffer |
-
1995
- 1995-01-14 JP JP02107395A patent/JP3198225B2/ja not_active Expired - Fee Related
-
1996
- 1996-01-10 KR KR1019960000349A patent/KR100228035B1/ko not_active IP Right Cessation
- 1996-01-11 US US08/584,487 patent/US5767697A/en not_active Expired - Fee Related
- 1996-01-11 EP EP96100357A patent/EP0722223B1/en not_active Expired - Lifetime
- 1996-01-11 DE DE69627059T patent/DE69627059T2/de not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007151092A (ja) * | 2005-10-18 | 2007-06-14 | Semiconductor Energy Lab Co Ltd | シフトレジスタ、半導体装置、表示装置及び電子機器 |
US9153341B2 (en) | 2005-10-18 | 2015-10-06 | Semiconductor Energy Laboratory Co., Ltd. | Shift register, semiconductor device, display device, and electronic device |
US9646714B2 (en) | 2005-10-18 | 2017-05-09 | Semiconductor Energy Laboratory Co., Ltd. | Shift register, semiconductor device, display device, and electronic device |
US10311960B2 (en) | 2005-10-18 | 2019-06-04 | Semiconductor Energy Laboratory Co., Ltd. | Shift register, semiconductor device, display device, and electronic device |
US11011244B2 (en) | 2005-10-18 | 2021-05-18 | Semiconductor Energy Laboratory Co., Ltd. | Shift register, semiconductor device, display device, and electronic device |
US11699497B2 (en) | 2005-10-18 | 2023-07-11 | Semiconductor Energy Laboratory Co., Ltd. | Shift register, semiconductor device, display device, and electronic device |
US12002529B2 (en) | 2005-10-18 | 2024-06-04 | Semiconductor Energy Laboratory Co., Ltd. | Shift register, semiconductor device, display device, and electronic device |
Also Published As
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---|---|
EP0722223A3 (en) | 1997-03-26 |
EP0722223A2 (en) | 1996-07-17 |
US5767697A (en) | 1998-06-16 |
DE69627059D1 (de) | 2003-05-08 |
KR100228035B1 (ko) | 1999-11-01 |
JP3198225B2 (ja) | 2001-08-13 |
EP0722223B1 (en) | 2003-04-02 |
KR960030395A (ko) | 1996-08-17 |
DE69627059T2 (de) | 2003-12-04 |
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