JPH0818412A - パルス遅延回路 - Google Patents
パルス遅延回路Info
- Publication number
- JPH0818412A JPH0818412A JP6148986A JP14898694A JPH0818412A JP H0818412 A JPH0818412 A JP H0818412A JP 6148986 A JP6148986 A JP 6148986A JP 14898694 A JP14898694 A JP 14898694A JP H0818412 A JPH0818412 A JP H0818412A
- Authority
- JP
- Japan
- Prior art keywords
- delay
- inverter
- logical value
- delay circuit
- resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】本発明の目的は、論理ゲート1段分の伝班遅延
時間よりも小さい遅延量を得ることができる高分解能な
遅延回路を提供することにある。 【構成】遅延されるべきパルスを入力する手段に接続さ
れたED形構成のインバータと、該インバータで遅延さ
れたパルスを遅延されるべき入力パルスと同一論理にし
て出力するパルス出力手段と、上記インバータと電源ま
たはグランドとの間に設けた、少なくとも1つ以上のト
ランジスタが直列に接続されたトランジスタを少なくと
も2列以上並列に接続した遅延制御手段と、該遅延制御
手段の直列に接続された各トランジスタのいずれをオン
・オフするかを決定する制御信号を具備した遅延回路。
時間よりも小さい遅延量を得ることができる高分解能な
遅延回路を提供することにある。 【構成】遅延されるべきパルスを入力する手段に接続さ
れたED形構成のインバータと、該インバータで遅延さ
れたパルスを遅延されるべき入力パルスと同一論理にし
て出力するパルス出力手段と、上記インバータと電源ま
たはグランドとの間に設けた、少なくとも1つ以上のト
ランジスタが直列に接続されたトランジスタを少なくと
も2列以上並列に接続した遅延制御手段と、該遅延制御
手段の直列に接続された各トランジスタのいずれをオン
・オフするかを決定する制御信号を具備した遅延回路。
Description
【0001】
【産業上の利用分野】本発明は、パルスの遅延回路に係
り、特に高い分解能でパルスを遅延させる遅延回路に関
する。
り、特に高い分解能でパルスを遅延させる遅延回路に関
する。
【0002】
【従来の技術】従来のパルス遅延回路を図3を用いて説
明する。従来は、2入力1出力のマルチプレクサ10
1、102、103、104、とその入力に接続された
論理ゲート201、202、203、204より構成さ
れている。論理ゲート201は1段、202は2段、2
03は4段、204は8段となっている。また、マルチ
プレクサ101〜104は、SEL入力に制御信号30
1〜304から論理値Lが入力された場合、A入力の論
理値を選択してY出力から出力するものであり、制御信
号301〜304に論理値Hが入力された場合は、Y出
力からはB入力の論理値を出力するものである。
明する。従来は、2入力1出力のマルチプレクサ10
1、102、103、104、とその入力に接続された
論理ゲート201、202、203、204より構成さ
れている。論理ゲート201は1段、202は2段、2
03は4段、204は8段となっている。また、マルチ
プレクサ101〜104は、SEL入力に制御信号30
1〜304から論理値Lが入力された場合、A入力の論
理値を選択してY出力から出力するものであり、制御信
号301〜304に論理値Hが入力された場合は、Y出
力からはB入力の論理値を出力するものである。
【0003】図に遅延対象パルスを入力端子401から
入力し、出力端子402から出力した場合の制御信号3
01〜304の設定と遅延量の関係を示す。ここでは、
論理ゲート1段あたりの遅延時間を1としており、論理
ゲート201は遅延時間が1、論理ゲート202が2、
203が4、204が8となる。例えば、遅延量の最小
設定は、入力端子401から出力端子402間で論理ゲ
ートを通過しない設定である制御信号301〜304が
論理値L、L、L、Lであり、その次に小さい遅延量が
1の設定は、論理ゲート201だけを通過するL、L、
L、Hの設定である。以下、同様に制御信号を図の順序
で設定した場合の遅延量を示しており、制御信号がH、
H、H、Hまで順次切り替えることで遅延量を得る。よ
って、それぞれの設定で得られる遅延分解能は論理ゲー
ト1段分である。
入力し、出力端子402から出力した場合の制御信号3
01〜304の設定と遅延量の関係を示す。ここでは、
論理ゲート1段あたりの遅延時間を1としており、論理
ゲート201は遅延時間が1、論理ゲート202が2、
203が4、204が8となる。例えば、遅延量の最小
設定は、入力端子401から出力端子402間で論理ゲ
ートを通過しない設定である制御信号301〜304が
論理値L、L、L、Lであり、その次に小さい遅延量が
1の設定は、論理ゲート201だけを通過するL、L、
L、Hの設定である。以下、同様に制御信号を図の順序
で設定した場合の遅延量を示しており、制御信号がH、
H、H、Hまで順次切り替えることで遅延量を得る。よ
って、それぞれの設定で得られる遅延分解能は論理ゲー
ト1段分である。
【0004】尚、この種の遅延回路を用いた装置として
関連するものには、例えば、アイ・イー・イー、プロシ
ーディングス オブ アイ・ティ・シー、1989第5
58頁方第566頁(IEE、PROCEEDINGS
OF ITC 1989)に述べられている。
関連するものには、例えば、アイ・イー・イー、プロシ
ーディングス オブ アイ・ティ・シー、1989第5
58頁方第566頁(IEE、PROCEEDINGS
OF ITC 1989)に述べられている。
【0005】
【発明が解決しようとする課題】上述した従来技術で
は、得られる遅延分解能がマルチプレクサ間に設けられ
た論理ゲート1段分の伝班遅延時間以下とする事ができ
ず、高分解能なパルス遅延を得る事が困難であった。
は、得られる遅延分解能がマルチプレクサ間に設けられ
た論理ゲート1段分の伝班遅延時間以下とする事ができ
ず、高分解能なパルス遅延を得る事が困難であった。
【0006】本発明の目的は、論理ゲート1段分の伝班
遅延時間よりも小さい遅延量を得ることができる高分解
能な遅延回路を提供することにある。
遅延時間よりも小さい遅延量を得ることができる高分解
能な遅延回路を提供することにある。
【0007】
【課題を解決するための手段】上記課題は、ED構成の
インバータと該インバータの電源または、グランドとの
間に設けた、少なくとも1つ以上のトランジスタが直列
に接続されたトランジスタ列を少なくとも2列以上の並
列に接続した遅延制御回路部と前記直列に接続されたト
ランジスタ列のいずれかを導通するかを決定する制御信
号が印加するできる手段からなる。
インバータと該インバータの電源または、グランドとの
間に設けた、少なくとも1つ以上のトランジスタが直列
に接続されたトランジスタ列を少なくとも2列以上の並
列に接続した遅延制御回路部と前記直列に接続されたト
ランジスタ列のいずれかを導通するかを決定する制御信
号が印加するできる手段からなる。
【0008】
【作用】本発明では、少なくとも1つ以上のトランジス
タが直列に接続されたトランジスタ列を少なくとも2列
以上並列に接続した遅延制御回路をインバータの負荷抵
抗として設け、どのトランジスタ列を選択するかによっ
て、オン抵抗の総和の相違によってインバータの異なっ
た遅延時間を得ることができる。
タが直列に接続されたトランジスタ列を少なくとも2列
以上並列に接続した遅延制御回路をインバータの負荷抵
抗として設け、どのトランジスタ列を選択するかによっ
て、オン抵抗の総和の相違によってインバータの異なっ
た遅延時間を得ることができる。
【0009】
【実施例】図1に本発明の第1の実施例をMOSトラン
ジスタ(以下、NチャネルMOSトランジスタは、nM
OSFET、PチャネルMOSトランジスタは、pMO
SFETと略す)を用いて説明する。本実施例は、ED
構成のインバータ1とnMOSFET11、2つを直列
接続したnMOSFET12、3つを直列接続したnM
OSFET13、4つを直列接続したnMOSFET1
4から構成される。ここでのMOSFET11〜14は
全てE形であり、ゲート入力端子には、それぞれ制御端
子21,22,23,24が設けてある。つまり、対応
したトランジスタ毎のいずれかに論理値Hが与えること
により、対応したトランジスタ列毎にオン状態とし、イ
ンバータ1とグランド間をE形nMOSFETのオン抵
抗を介して導通状態とすることができ、論理値Hの与え
方により遅延回路内のオン抵抗の値を変えることが可能
である。また、インバータ1に入力されるパルスの遅延
時間は近似的に、インバータ1のE形nMOSFETと
遅延制御回路までで構成される回路の時定数に比例した
ものとなるため、制御端子21〜24に入力する論理値
Hの与え方を変えれば、異なったオン抵抗の値に応じ
て、異なった遅延量を持つパルスがインバータ1より出
力される。
ジスタ(以下、NチャネルMOSトランジスタは、nM
OSFET、PチャネルMOSトランジスタは、pMO
SFETと略す)を用いて説明する。本実施例は、ED
構成のインバータ1とnMOSFET11、2つを直列
接続したnMOSFET12、3つを直列接続したnM
OSFET13、4つを直列接続したnMOSFET1
4から構成される。ここでのMOSFET11〜14は
全てE形であり、ゲート入力端子には、それぞれ制御端
子21,22,23,24が設けてある。つまり、対応
したトランジスタ毎のいずれかに論理値Hが与えること
により、対応したトランジスタ列毎にオン状態とし、イ
ンバータ1とグランド間をE形nMOSFETのオン抵
抗を介して導通状態とすることができ、論理値Hの与え
方により遅延回路内のオン抵抗の値を変えることが可能
である。また、インバータ1に入力されるパルスの遅延
時間は近似的に、インバータ1のE形nMOSFETと
遅延制御回路までで構成される回路の時定数に比例した
ものとなるため、制御端子21〜24に入力する論理値
Hの与え方を変えれば、異なったオン抵抗の値に応じ
て、異なった遅延量を持つパルスがインバータ1より出
力される。
【0010】例えば、制御端子24に論理値Hを与え、
その他の制御端子21〜23に論理値Lを与えた場合に
は、トランジスタ列14だけがオン状態となり、1つの
nトランジスタのオン抵抗をRとおくと、インバータ1
と電源VCCは、4Rの抵抗を介して接続された事とな
り、インバータ1のE形nMOSFETと直列に接続さ
れるため、オン抵抗の総和は5Rとなる。これに対して
制御端子23だけに論理値Hを入力した場合には、オン
抵抗の総和は4Rとなる。この2つで得られる入力パル
スの遅延時間の差は、オン抵抗の変化分のみで決定し、
5R−4R=Rに対応した遅延時間差が得られることに
なる。図2に本実施例で得られるオン抵抗の全ての組み
合わせを示す。入力端子21〜23がHの時は、トラン
ジスタ列11〜13がオン状態となり並列に接続された
状態となる。このように入力されたパルスは、出力用の
インバータ2を介して正規の論理極性に変換されて出力
される。
その他の制御端子21〜23に論理値Lを与えた場合に
は、トランジスタ列14だけがオン状態となり、1つの
nトランジスタのオン抵抗をRとおくと、インバータ1
と電源VCCは、4Rの抵抗を介して接続された事とな
り、インバータ1のE形nMOSFETと直列に接続さ
れるため、オン抵抗の総和は5Rとなる。これに対して
制御端子23だけに論理値Hを入力した場合には、オン
抵抗の総和は4Rとなる。この2つで得られる入力パル
スの遅延時間の差は、オン抵抗の変化分のみで決定し、
5R−4R=Rに対応した遅延時間差が得られることに
なる。図2に本実施例で得られるオン抵抗の全ての組み
合わせを示す。入力端子21〜23がHの時は、トラン
ジスタ列11〜13がオン状態となり並列に接続された
状態となる。このように入力されたパルスは、出力用の
インバータ2を介して正規の論理極性に変換されて出力
される。
【0011】本遅延回路では、縦続に接続するか、ある
いは、遅延制御用の直並列に設けたトランジスタの個数
を所望の遅延時間を得られるように変えることにより、
より大きな遅延時間幅またはより小さな遅延時間差を得
ることが可能である。
いは、遅延制御用の直並列に設けたトランジスタの個数
を所望の遅延時間を得られるように変えることにより、
より大きな遅延時間幅またはより小さな遅延時間差を得
ることが可能である。
【0012】図2は、第2の実施例を示すものであり、
第1の実施例と同一部分には同じ番号を付してある。第
2の実施例では、制御端子21〜24が直列トランジス
タ列11〜14の1つだけに入力され、他のトランジス
タのゲート電極は常にオン状態となる電源VCCに接続
されているものである。本例では、制御端子21〜24
が1つのトランジスタにだけに接続した例であり、第1
の実施例と比較して遅延時間設定が高速に行える特徴が
ある。
第1の実施例と同一部分には同じ番号を付してある。第
2の実施例では、制御端子21〜24が直列トランジス
タ列11〜14の1つだけに入力され、他のトランジス
タのゲート電極は常にオン状態となる電源VCCに接続
されているものである。本例では、制御端子21〜24
が1つのトランジスタにだけに接続した例であり、第1
の実施例と比較して遅延時間設定が高速に行える特徴が
ある。
【0013】以上2つの実施例では、遅延制御用トラン
ジスタにE形nMOSFETを用いて構成したがPチャ
ネルトランジスタで構成しても良い。また、同様に遅延
制御用トランジスタをグランドとE形nMOSFETの
ソース電極間で構成したが、インバータ1のD形構成ト
ランジスタのドレイン電極とVCC間で構成しても何ら
問題はない。本実施例では、MOSトランジスタを用い
て説明したが、GaAsデバイスを用いて、同一構成の
遅延回路を実現しても何ら問題はない。
ジスタにE形nMOSFETを用いて構成したがPチャ
ネルトランジスタで構成しても良い。また、同様に遅延
制御用トランジスタをグランドとE形nMOSFETの
ソース電極間で構成したが、インバータ1のD形構成ト
ランジスタのドレイン電極とVCC間で構成しても何ら
問題はない。本実施例では、MOSトランジスタを用い
て説明したが、GaAsデバイスを用いて、同一構成の
遅延回路を実現しても何ら問題はない。
【0014】
【発明の効果】本発明は、ED構成のインバータの負荷
抵抗として、その負荷抵抗を可変可能な直並列のトラン
ジスタで構成した遅延制御手段を設けたことで、オン抵
抗の総和の相違によって遅延回路の高い分解能を得るこ
とができる。
抵抗として、その負荷抵抗を可変可能な直並列のトラン
ジスタで構成した遅延制御手段を設けたことで、オン抵
抗の総和の相違によって遅延回路の高い分解能を得るこ
とができる。
【図1】本発明の遅延回路の構成を示す図である。
【図2】図1の遅延回路における各設定の抵抗値を説明
する図である。
する図である。
【図3】本発明の第2の実施例の構成を示す図である。
【図4】従来の遅延回路の構成を示す図である。
【図5】図4の遅延回路における各設定の遅延量を説明
する図である。
する図である。
1…ED構成インバータ、 2…ED構成インバータ、 11、12、13、14…Nチャネルトランジスタ列、 101〜104…マルチプレクサ。
Claims (1)
- 【請求項1】遅延されるべきパルスを入力する手段に接
続されたED形構成のインバータと、該インバータで遅
延されたパルスを遅延されるべき入力パルスと同一論理
にして出力するパルス出力手段と、上記インバータと電
源またはグランドとの間に設けた、少なくとも1つ以上
のトランジスタが直列に接続されたトランジスタを少な
くとも2列以上並列に接続した遅延制御手段と、該遅延
制御手段の直列に接続された各トランジスタのいずれを
オン・オフするかを決定する制御信号を具備したことを
特徴とするパルス遅延回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6148986A JPH0818412A (ja) | 1994-06-30 | 1994-06-30 | パルス遅延回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6148986A JPH0818412A (ja) | 1994-06-30 | 1994-06-30 | パルス遅延回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0818412A true JPH0818412A (ja) | 1996-01-19 |
Family
ID=15465147
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6148986A Pending JPH0818412A (ja) | 1994-06-30 | 1994-06-30 | パルス遅延回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0818412A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1999034142A1 (fr) | 1997-12-24 | 1999-07-08 | Mikuni Plastics Co., Ltd. | Tuyau de resine thermoplastique dure, structure de raccordement de tuyau et procedes de fabrication |
EP1498905A2 (en) * | 1998-02-26 | 2005-01-19 | STMicroelectronics S.r.l. | Operating voltage selection circuit for non-volatile semiconductor memories |
-
1994
- 1994-06-30 JP JP6148986A patent/JPH0818412A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1999034142A1 (fr) | 1997-12-24 | 1999-07-08 | Mikuni Plastics Co., Ltd. | Tuyau de resine thermoplastique dure, structure de raccordement de tuyau et procedes de fabrication |
EP1498905A2 (en) * | 1998-02-26 | 2005-01-19 | STMicroelectronics S.r.l. | Operating voltage selection circuit for non-volatile semiconductor memories |
EP1498905A3 (en) * | 1998-02-26 | 2006-12-13 | STMicroelectronics S.r.l. | Operating voltage selection circuit for non-volatile semiconductor memories |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
EXPY | Cancellation because of completion of term |