JP2681972B2 - マスタスライス型半導体集積回路 - Google Patents
マスタスライス型半導体集積回路Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマスタスライス型半導体集積回路に関し、特
にゲートアレイ構造を有し複数の出力バッファ回路を備
えたマスタスライス型半導体集積回路に関する。
にゲートアレイ構造を有し複数の出力バッファ回路を備
えたマスタスライス型半導体集積回路に関する。
従来、この種のマスタスライス型半導体集積回路は、
第４図に示すように、入力端子へ印加された入力信号VI
を、入力バッファ回路5cを介して、インバータI1,2入力
NANDゲートG1等で構成された内部マクロ１に入力し、所
定の処理をした後直接出力バッファ回路３へ入力する構
成となっており、出力バッファ回路３は単に、内部マク
ロ１からの信号をある個有の遅延時間を持って外部へ伝
達する機能しか持っていなかった。
第４図に示すように、入力端子へ印加された入力信号VI
を、入力バッファ回路5cを介して、インバータI1,2入力
NANDゲートG1等で構成された内部マクロ１に入力し、所
定の処理をした後直接出力バッファ回路３へ入力する構
成となっており、出力バッファ回路３は単に、内部マク
ロ１からの信号をある個有の遅延時間を持って外部へ伝
達する機能しか持っていなかった。
しかしながら、この種のマスタスライス型半導体集積
回路においては、いくつかの入出力端子間の信号の遅延
時間をそろえたい場合や、逆に隣接する出力信号のタイ
ミングを少しづつずらしたい場合がある。
回路においては、いくつかの入出力端子間の信号の遅延
時間をそろえたい場合や、逆に隣接する出力信号のタイ
ミングを少しづつずらしたい場合がある。
ところが、一般にこのようなマスタスライス型半導体
集積回路の設計は、CADツールを用いて各マクロの配置
及び各マクロ間の配線等が自動的に行なわれるようにな
っているため、必ずしも希望した遅延時間が得られると
は限らない。
集積回路の設計は、CADツールを用いて各マクロの配置
及び各マクロ間の配線等が自動的に行なわれるようにな
っているため、必ずしも希望した遅延時間が得られると
は限らない。
従って、例えばある特定のいくつかの入出力端子間の
遅延時間を合わせるためには、その遅延時間に関係する
すべてのマクロの配置及び配線を人手で行なう必要があ
った。
遅延時間を合わせるためには、その遅延時間に関係する
すべてのマクロの配置及び配線を人手で行なう必要があ
った。
また複数の隣接した出力バッファ回路の出力信号の状
態がほぼ同じタイミングで変化するような場合には、出
力端子の充放電電流等により電源電圧，接地電位に影響
を与え、その結果回路の誤動作を招く恐れがあるため、
各出力バッファ回路の出力タイミングを少しづつずらし
たいことがある。
態がほぼ同じタイミングで変化するような場合には、出
力端子の充放電電流等により電源電圧，接地電位に影響
を与え、その結果回路の誤動作を招く恐れがあるため、
各出力バッファ回路の出力タイミングを少しづつずらし
たいことがある。
しかしながら、このような場合にも、従来の出力バッ
ファ回路はそれ自身に遅延時間を制御する機能を持たな
いため、やはり人手でいくつかのゲートを出力バッファ
回路の前段に追加したり、配線を行なったりする必要が
あった。
ファ回路はそれ自身に遅延時間を制御する機能を持たな
いため、やはり人手でいくつかのゲートを出力バッファ
回路の前段に追加したり、配線を行なったりする必要が
あった。
上述した従来のマスタスライス型半導体集積回路は、
内部マクロ１の出力端と出力バッファ回路３の入力端と
が直接接続され入出力端子間の信号の遅延時間は固定さ
れており、入出力端子間の信号の遅延時間を調整したい
ときには、設計の段階で各マクロの配置や配線、ゲート
の追加等を人手により行うようになっているので、設計
時間が増大し、遅延時間の調整や製造ばらつきの補正が
できないために、完成品の適用範囲が限定されるという
欠点がある。
内部マクロ１の出力端と出力バッファ回路３の入力端と
が直接接続され入出力端子間の信号の遅延時間は固定さ
れており、入出力端子間の信号の遅延時間を調整したい
ときには、設計の段階で各マクロの配置や配線、ゲート
の追加等を人手により行うようになっているので、設計
時間が増大し、遅延時間の調整や製造ばらつきの補正が
できないために、完成品の適用範囲が限定されるという
欠点がある。
本発明の目的は、設計時間を低減し、かつ遅延時間の
調整や補正，制御が容易にでき、適用範囲を拡大するこ
とができるマスタスライス型半導体集積回路を提供する
ことにある。
調整や補正，制御が容易にでき、適用範囲を拡大するこ
とができるマスタスライス型半導体集積回路を提供する
ことにある。
第１の発明のマスタスライス型半導体集積回路は、所
定の機能をもつ内部マクロと、出力バッファ回路と、そ
れぞれ異なる遅延量をもつ複数の遅延マクロを備えこれ
ら遅延マクロの少なくとも１つを選択して前記内部マク
ロの出力端と前記出力バッファ回路の入力端との間に接
続し前記内部マクロの出力信号に所定の遅延量を与えて
前記出力バッファ回路に入力する遅延回路とを有してい
る。
定の機能をもつ内部マクロと、出力バッファ回路と、そ
れぞれ異なる遅延量をもつ複数の遅延マクロを備えこれ
ら遅延マクロの少なくとも１つを選択して前記内部マク
ロの出力端と前記出力バッファ回路の入力端との間に接
続し前記内部マクロの出力信号に所定の遅延量を与えて
前記出力バッファ回路に入力する遅延回路とを有してい
る。
第２の発明のマスタスライス型半導体集積回路は、所
定の機能をもつ内部マクロと、入力端がそれぞれ前記内
部マクロの出力端と接続しそれぞれ異なる遅延量をもつ
複数の遅延マクロを備えた遅延回路と、各入力端をそれ
ぞれ対応した前記遅延マクロの出力端と接続し制御信号
によりこれら遅延マクロの出力信号の１つを選択して伝
達するマルチプレクサ回路と、このマルチプレクサ回路
の出力信号を緩衝増幅する出力バッファ回路とを有して
いる。
定の機能をもつ内部マクロと、入力端がそれぞれ前記内
部マクロの出力端と接続しそれぞれ異なる遅延量をもつ
複数の遅延マクロを備えた遅延回路と、各入力端をそれ
ぞれ対応した前記遅延マクロの出力端と接続し制御信号
によりこれら遅延マクロの出力信号の１つを選択して伝
達するマルチプレクサ回路と、このマルチプレクサ回路
の出力信号を緩衝増幅する出力バッファ回路とを有して
いる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本第１の発明の一実施例を示す回路図であ
る。
る。
この実施例は、内部基本セルにより構成された２入力
NANDゲートG1を含んで構成され、所定の機能をもつ内部
マクロ１と、入力信号に対して所定の緩衝増幅をする出
力バッファ回路３と、配線マクロ21及びそれぞれ異なる
遅延量をもつ複数の遅延マクロ22A〜22Cを備え、これら
配線マクロ21及び遅延マクロ22A〜22Cの少なくとも１
つ、例えば遅延マクロ22Aを選択して内部マクロ１の出
力端と出力バッファ回路３の入力端との間に接続し、内
部マクロ１の出力信号に所定の遅延量を与えて出力バッ
ファ回路３へ入力する遅延回路２とを備えた構成となっ
ている。
NANDゲートG1を含んで構成され、所定の機能をもつ内部
マクロ１と、入力信号に対して所定の緩衝増幅をする出
力バッファ回路３と、配線マクロ21及びそれぞれ異なる
遅延量をもつ複数の遅延マクロ22A〜22Cを備え、これら
配線マクロ21及び遅延マクロ22A〜22Cの少なくとも１
つ、例えば遅延マクロ22Aを選択して内部マクロ１の出
力端と出力バッファ回路３の入力端との間に接続し、内
部マクロ１の出力信号に所定の遅延量を与えて出力バッ
ファ回路３へ入力する遅延回路２とを備えた構成となっ
ている。
従って、配線マクロ21,遅延マクロ22A〜22Cを選択接
続することにより、容易に出力バッファ回路３の入力信
号の遅延量を調整，補正することができる。
続することにより、容易に出力バッファ回路３の入力信
号の遅延量を調整，補正することができる。
次に、この実施例において、ある特定の論理パスの遅
延時間と、入力信号VIに対する出力信号VOの遅延時間と
を等しくする場合の設計について述べる。
延時間と、入力信号VIに対する出力信号VOの遅延時間と
を等しくする場合の設計について述べる。
まず、出力バッファ回路３の入力端と内部マクロ１の
出力端との間を配線マクロ21を用いて接続しておき、マ
スタスライス型半導体集積回路全体の配置，配線をCAD
ツールにより自動的に行う。
出力端との間を配線マクロ21を用いて接続しておき、マ
スタスライス型半導体集積回路全体の配置，配線をCAD
ツールにより自動的に行う。
次に、その配線結果に基づき各パスの遅延時間の計算
を行い、遅延時間をそろえたいパスの遅延時間の差を求
める。
を行い、遅延時間をそろえたいパスの遅延時間の差を求
める。
さらに、この遅延時間の差に最も近い遅延量を持つ遅
延マクロ（22A〜22C）を選び出し、遅延時間の短いパス
にある出力バッファ回路３にこの遅延マクロを接続す
る。
延マクロ（22A〜22C）を選び出し、遅延時間の短いパス
にある出力バッファ回路３にこの遅延マクロを接続す
る。
ここで遅延マクロ22A〜22Cは単独に使用してもよい
し、いくつかを組み合わせて使用してもよい。
し、いくつかを組み合わせて使用してもよい。
また遅延時間の補正を必要としない出力バッファにつ
いては、配線マクロ21を用いて接続を行なうことによ
り、本来の出力バッファ回路の性能には何ら影響を与え
ない。
いては、配線マクロ21を用いて接続を行なうことによ
り、本来の出力バッファ回路の性能には何ら影響を与え
ない。
第２図は本実施例の応用例を説明するための回路図で
ある。
ある。
この応用例は、入力バッファ回路5Cの入力端子に印加
された入力信号VIにより隣接して配置されている出力バ
ッファ回路3A〜3Dが同時に動作し、その結果生ずる電源
雑音を防止するために、遅延回路2A〜2Dにより出力バッ
ファ回路3A〜3Dの出力信号V01〜V04を少しづつずらして
出力するようにしたものである。
された入力信号VIにより隣接して配置されている出力バ
ッファ回路3A〜3Dが同時に動作し、その結果生ずる電源
雑音を防止するために、遅延回路2A〜2Dにより出力バッ
ファ回路3A〜3Dの出力信号V01〜V04を少しづつずらして
出力するようにしたものである。
出力信号V01〜V04を少しづつずらして出力することに
より、電源電流のピーク値は低下し他の回路の誤動作を
防止することができる。
より、電源電流のピーク値は低下し他の回路の誤動作を
防止することができる。
第３図は本第２の発明の一実施例を示す回路図であ
る。
る。
この実施例は、配線マクロ21及び遅延マクロ22A〜22D
の入力端をすべて内部マクロ１の出力端と接続し、これ
ら配線マクロ21及び遅延マクロ22A〜22Cの出力端をそれ
ぞれマルチプレクサ回路４の対応する入力端に接続して
外部からの制御信号VC1,VC2により、配線マクロ21及び
遅延マクロ22A〜22Cからの出力信号の一つを選択し出力
バッファ回路３へ入力するようにしたもので、完成品に
おいても遅延量の調整，補正及び制御が容易にできると
いう利点がある。
の入力端をすべて内部マクロ１の出力端と接続し、これ
ら配線マクロ21及び遅延マクロ22A〜22Cの出力端をそれ
ぞれマルチプレクサ回路４の対応する入力端に接続して
外部からの制御信号VC1,VC2により、配線マクロ21及び
遅延マクロ22A〜22Cからの出力信号の一つを選択し出力
バッファ回路３へ入力するようにしたもので、完成品に
おいても遅延量の調整，補正及び制御が容易にできると
いう利点がある。
以上説明したように本発明は、内部マクロと出力バッ
ファ回路との間に複数個の遅延マクロを備えた遅延回路
を設け、これら遅延マクロを選択接続する構成とするこ
とにより、容易に遅延量の選択ができるので設計時間を
低減することができ、また、複数のパスの遅延時間を合
わせたり、逆に出力バッファ回路の同時動作による電源
雑音防止のために遅延時間をずらしたりする遅延時間の
調整や製造ばらつきによる補正等の操作が容易にでき、
適用範囲を拡大することができる効果がある。
ファ回路との間に複数個の遅延マクロを備えた遅延回路
を設け、これら遅延マクロを選択接続する構成とするこ
とにより、容易に遅延量の選択ができるので設計時間を
低減することができ、また、複数のパスの遅延時間を合
わせたり、逆に出力バッファ回路の同時動作による電源
雑音防止のために遅延時間をずらしたりする遅延時間の
調整や製造ばらつきによる補正等の操作が容易にでき、
適用範囲を拡大することができる効果がある。
また、外部から遅延量の選択ができるマルチプレクサ
回路を設けることにより、完成品においても遅延時間の
調整，補正及び制御が容易にでき、より一層適用範囲を
拡大することができる効果がある。
回路を設けることにより、完成品においても遅延時間の
調整，補正及び制御が容易にでき、より一層適用範囲を
拡大することができる効果がある。
第１図は第１の発明の一実施例を示す回路図、第２図は
第１図に示された実施例の応用例を説明するための回路
図、第３図は第２の発明の一実施例を示す回路図、第４
図は従来のマスタスライス型半導体集積回路の一例を示
す回路図である。 1,1A〜1D……内部マクロ、2,2a,2A〜2D……遅延回路、
3,3A〜3D……出力バッファ回路、４……マルチプレクサ
回路、5A〜5C……入力バッファ回路、21……配線マク
ロ、22A〜22C……遅延マクロ、G1〜G4……２入力NANDゲ
ート、I1……インバータ。
第１図に示された実施例の応用例を説明するための回路
図、第３図は第２の発明の一実施例を示す回路図、第４
図は従来のマスタスライス型半導体集積回路の一例を示
す回路図である。 1,1A〜1D……内部マクロ、2,2a,2A〜2D……遅延回路、
3,3A〜3D……出力バッファ回路、４……マルチプレクサ
回路、5A〜5C……入力バッファ回路、21……配線マク
ロ、22A〜22C……遅延マクロ、G1〜G4……２入力NANDゲ
ート、I1……インバータ。
Claims (2)
- 【請求項１】所定の機能をもつ内部マクロと、出力バッ
ファ回路と、それぞれ異なる遅延量をもつ複数の遅延マ
クロを備えこれら遅延マクロの少なくとも１つを選択し
て前記内部マクロの出力端と前記出力バッファ回路の入
力端との間に接続し前記内部マクロの出力信号に所定の
遅延量を与えて前記出力バッファ回路に入力する遅延回
路とを有することを特徴とするマスタスライス型半導体
集積回路。 - 【請求項２】所定の機能をもつ内部マクロと、入力端が
それぞれ前記内部マクロの出力端と接続しそれぞれ異な
る遅延量をもつ複数の遅延マクロを備えた遅延回路と、
各入力端をそれぞれ対応した前記遅延マクロの出力端と
接続し制御信号によりこれら遅延マクロの出力信号の１
つを選択して伝達するマルチプレクサ回路と、このマル
チプレクサ回路の出力信号を緩衝増幅する出力バッファ
回路とを有することを特徴とするマスタスライス型半導
体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63045001A JP2681972B2 (ja) | 1988-02-26 | 1988-02-26 | マスタスライス型半導体集積回路 |
| US07/316,284 US4967110A (en) | 1988-02-26 | 1989-02-27 | Master-slice type integrated circuit including macrocells associated with delay circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63045001A JP2681972B2 (ja) | 1988-02-26 | 1988-02-26 | マスタスライス型半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01220522A JPH01220522A (ja) | 1989-09-04 |
| JP2681972B2 true JP2681972B2 (ja) | 1997-11-26 |
Family
ID=12707173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63045001A Expired - Fee Related JP2681972B2 (ja) | 1988-02-26 | 1988-02-26 | マスタスライス型半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4967110A (ja) |
| JP (1) | JP2681972B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5210777A (en) * | 1989-04-17 | 1993-05-11 | Sony Corporation | Charge coupled device having switched inverting and non-inverting input signal paths, input biassing circuit and temperature compensation |
| US5239213A (en) * | 1990-04-30 | 1993-08-24 | Advanced Micro Devices, Inc. | Precision timing control programmable logic device |
| US5122792A (en) * | 1990-06-21 | 1992-06-16 | David Sarnoff Research Center, Inc. | Electronic time vernier circuit |
| JPH04268811A (ja) * | 1991-02-22 | 1992-09-24 | Yokogawa Hewlett Packard Ltd | タイミングジェネレータ |
| DE4112077A1 (de) * | 1991-04-12 | 1992-10-15 | Informations Und Nachrichtente | Logikbaustein, insbesondere programmierbarer logikbaustein |
| FR2699023B1 (fr) * | 1992-12-09 | 1995-02-24 | Texas Instruments France | Circuit à retard commandé. |
| US6255847B1 (en) | 1998-05-21 | 2001-07-03 | Lattice Semiconductor Corporation | Programmable logic device |
| US6229336B1 (en) | 1998-05-21 | 2001-05-08 | Lattice Semiconductor Corporation | Programmable integrated circuit device with slew control and skew control |
| KR100475046B1 (ko) * | 1998-07-20 | 2005-05-27 | 삼성전자주식회사 | 출력버퍼 및 그의 버퍼링 방법 |
| JP4561036B2 (ja) * | 2003-03-03 | 2010-10-13 | ソニー株式会社 | 半導体装置及び半導体装置のレイアウト設計方法 |
| JP5433961B2 (ja) * | 2008-03-14 | 2014-03-05 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60229521A (ja) * | 1984-04-27 | 1985-11-14 | Sony Tektronix Corp | デジタル信号遅延回路 |
-
1988
- 1988-02-26 JP JP63045001A patent/JP2681972B2/ja not_active Expired - Fee Related
-
1989
- 1989-02-27 US US07/316,284 patent/US4967110A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01220522A (ja) | 1989-09-04 |
| US4967110A (en) | 1990-10-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |