JPH0817864A - 半導体パッケ−ジ - Google Patents
半導体パッケ−ジInfo
- Publication number
- JPH0817864A JPH0817864A JP6166150A JP16615094A JPH0817864A JP H0817864 A JPH0817864 A JP H0817864A JP 6166150 A JP6166150 A JP 6166150A JP 16615094 A JP16615094 A JP 16615094A JP H0817864 A JPH0817864 A JP H0817864A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- package
- lead
- semiconductor
- semiconductor package
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
Landscapes
- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】半導体チップに対するパッケージの面積比は、
従来のＳＯＰ、ＳＳＯＰ型等の半導体パッケージでは４
〜５倍程度が限度であり、更に小型化したものもある
が、実装上、接着の確認がしにくい等の問題がある。こ
れらの問題点を解消する。 【構成】バンプ電極を設けた半導体チップと、箔状のリ
ード部をその片面に有し、かつインナーリード・ボンデ
ィング用の孔を有する絶縁体フィルムとより構成され、
前記半導体チップは前記絶縁体フィルムの前記片面の反
対面上に載置され、バンプ電極とインナーリードとは前
記孔を介してボンディングされ、かつ絶縁体フィルムの
アウターリードを含む部分を、前記半導体チップの側面
に沿いかつ半導体チップ面に対し略直角に立つように形
成した半導体パッケージ。
従来のＳＯＰ、ＳＳＯＰ型等の半導体パッケージでは４
〜５倍程度が限度であり、更に小型化したものもある
が、実装上、接着の確認がしにくい等の問題がある。こ
れらの問題点を解消する。 【構成】バンプ電極を設けた半導体チップと、箔状のリ
ード部をその片面に有し、かつインナーリード・ボンデ
ィング用の孔を有する絶縁体フィルムとより構成され、
前記半導体チップは前記絶縁体フィルムの前記片面の反
対面上に載置され、バンプ電極とインナーリードとは前
記孔を介してボンディングされ、かつ絶縁体フィルムの
アウターリードを含む部分を、前記半導体チップの側面
に沿いかつ半導体チップ面に対し略直角に立つように形
成した半導体パッケージ。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の構造に関
し、特に半導体素子の小型化されたパッケージの構造に
関する。
し、特に半導体素子の小型化されたパッケージの構造に
関する。
【０００２】
【従来の技術】半導体チップを収納し、これを外部環境
から保護すると共に、半導体素子として外部回路との接
続を容易にするための機能をもつ容器、半導体パッケー
ジは、ＩＣの高集積化と共に、これに対応する高密度実
装の要求が強く、小型化が進んできている。パッケージ
の種類としては、形状面から基板挿入型と表面実装型に
大別されるが、現在では、薄型化の利点が大きい後者の
表面実装型が主流になりつつある。
から保護すると共に、半導体素子として外部回路との接
続を容易にするための機能をもつ容器、半導体パッケー
ジは、ＩＣの高集積化と共に、これに対応する高密度実
装の要求が強く、小型化が進んできている。パッケージ
の種類としては、形状面から基板挿入型と表面実装型に
大別されるが、現在では、薄型化の利点が大きい後者の
表面実装型が主流になりつつある。
【０００３】従来、表面実装型の小型化パッケージとし
て広く利用されているものに、ＳＯＰ（Ｓｍａｌｌ Ｏ
ｕｔｌｉｎｅ Ｐａｃｋａｇｅ）、ＳＳＯＰ（Ｓｈｒｉ
ｎｋＳｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）、
ＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）
等がある。上記のうち、ＳＯＰおよびＳＳＯＰは樹脂モ
ールド型のパッケージであり、以下のような構成とされ
ている。
て広く利用されているものに、ＳＯＰ（Ｓｍａｌｌ Ｏ
ｕｔｌｉｎｅ Ｐａｃｋａｇｅ）、ＳＳＯＰ（Ｓｈｒｉ
ｎｋＳｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）、
ＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）
等がある。上記のうち、ＳＯＰおよびＳＳＯＰは樹脂モ
ールド型のパッケージであり、以下のような構成とされ
ている。
【０００４】図３は、上記形式のＳＯＰパッケージの構
造を示した説明図であり、（ａ）は、パッケージの外形
を表した斜視図、および（ｂ）は、その側面を切断した
断面図である。これらの図において、１は半導体チッ
プ、６はインナーリード、７はアウターリード、８はタ
ブ、９は金属ワイヤ１２は樹脂を示す。以下、図中にお
ける同一符号は、同一又は相当するものを示す。この形
式のパッケージは、その製作には一般に、リード部およ
び半導体チップマウント用タブを構成する部品としてリ
ードフレームが用いられ、概要下記のようにして製作さ
れる。
造を示した説明図であり、（ａ）は、パッケージの外形
を表した斜視図、および（ｂ）は、その側面を切断した
断面図である。これらの図において、１は半導体チッ
プ、６はインナーリード、７はアウターリード、８はタ
ブ、９は金属ワイヤ１２は樹脂を示す。以下、図中にお
ける同一符号は、同一又は相当するものを示す。この形
式のパッケージは、その製作には一般に、リード部およ
び半導体チップマウント用タブを構成する部品としてリ
ードフレームが用いられ、概要下記のようにして製作さ
れる。
【０００５】まず、半導体チップ１をリードフレームの
タブ８に固着し、該チップの各電極と各インナーリード
６とを金属ワイヤ９で接続した後、樹脂１２でモールド
成形し、リードフレームのタイバー、リードの不用部分
を切断除去すると共に、アウターリード７を所定形状に
成形してパッケージの製作を完了する。
タブ８に固着し、該チップの各電極と各インナーリード
６とを金属ワイヤ９で接続した後、樹脂１２でモールド
成形し、リードフレームのタイバー、リードの不用部分
を切断除去すると共に、アウターリード７を所定形状に
成形してパッケージの製作を完了する。
【０００６】このような形式のパッケージにおける半導
体チップサイズと半導体パッケージサイズとの関係につ
いて例示する。図５は、これらのサイズ説明用の図であ
り、同図においてＸ１およびＹ１により半導体チップサ
イズ、Ｘ２およびＹ２により半導体パッケージサイズを
表すものとする。
体チップサイズと半導体パッケージサイズとの関係につ
いて例示する。図５は、これらのサイズ説明用の図であ
り、同図においてＸ１およびＹ１により半導体チップサ
イズ、Ｘ２およびＹ２により半導体パッケージサイズを
表すものとする。
【０００７】上記パッケージについて特に小型化された
ものの例を挙げると、ＳＯＰ型では、Ｘ１＝２．７（単
位ｍｍ、以下略）、Ｙ１＝２．７、Ｘ２＝６．８、Ｙ２
＝５．０、従って半導体チップに対する半導体パッケー
ジの面積比（Ｘ２・Ｙ２）／（Ｘ１・Ｙ１）は約４．
７、ＳＳＯＰ型では、Ｘ１＝２．２、Ｙ１＝２．１、Ｘ
２＝６．４、Ｙ２＝３．５で、同上面積比約４．８のも
のが用いられている。
ものの例を挙げると、ＳＯＰ型では、Ｘ１＝２．７（単
位ｍｍ、以下略）、Ｙ１＝２．７、Ｘ２＝６．８、Ｙ２
＝５．０、従って半導体チップに対する半導体パッケー
ジの面積比（Ｘ２・Ｙ２）／（Ｘ１・Ｙ１）は約４．
７、ＳＳＯＰ型では、Ｘ１＝２．２、Ｙ１＝２．１、Ｘ
２＝６．４、Ｙ２＝３．５で、同上面積比約４．８のも
のが用いられている。
【０００８】また、ＴＣＰ型パッケージは、いわゆるＴ
ＡＢ（Ｔａｐｅ ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎ
ｇ）方式を用いて作られるパッケージであり、多端子・
薄型化が可能なため集積度の高いＬＳＩ用のパッケージ
として利用が高まっている。図４は、ＴＣＰ型パッケー
ジの構造説明図であり、（ａ）は、その平面図、および
（ｂ）は、（ａ）の中央部分を切断して拡大した断面図
を示す。図中、１は半導体チップ、２はバンプ電極、５
はリード部、６はインナーリード、７はアウターリー
ド、１０はフィルムキャリヤ・テープ、１１はテスト・
パッド、１２は樹脂を示す。
ＡＢ（Ｔａｐｅ ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎ
ｇ）方式を用いて作られるパッケージであり、多端子・
薄型化が可能なため集積度の高いＬＳＩ用のパッケージ
として利用が高まっている。図４は、ＴＣＰ型パッケー
ジの構造説明図であり、（ａ）は、その平面図、および
（ｂ）は、（ａ）の中央部分を切断して拡大した断面図
を示す。図中、１は半導体チップ、２はバンプ電極、５
はリード部、６はインナーリード、７はアウターリー
ド、１０はフィルムキャリヤ・テープ、１１はテスト・
パッド、１２は樹脂を示す。
【０００９】この形式のパッケージを作るには、まず、
半導体チップ１の各電極に金属の突起よりなるバンプ電
極２を形成しておき、一方、長尺の耐熱性の絶縁体フィ
ルム上に上記６、７および１１を含むリード部５の配線
パターンを形成したフィルムキャリヤ・テープ１０（あ
らかじめ半導体チップ収容部分やアウターリード対応部
分を孔開けした絶縁体フィルムに銅箔を接着したテープ
からエッチング加工して作られる。）を用意し、その上
に上記半導体チップを載せ、各バンプ電極２を各インナ
ーリードと接続する。
半導体チップ１の各電極に金属の突起よりなるバンプ電
極２を形成しておき、一方、長尺の耐熱性の絶縁体フィ
ルム上に上記６、７および１１を含むリード部５の配線
パターンを形成したフィルムキャリヤ・テープ１０（あ
らかじめ半導体チップ収容部分やアウターリード対応部
分を孔開けした絶縁体フィルムに銅箔を接着したテープ
からエッチング加工して作られる。）を用意し、その上
に上記半導体チップを載せ、各バンプ電極２を各インナ
ーリードと接続する。
【００１０】次に、半導体チップ部を樹脂１２で封止
し、テスト・パッド１１を利用してテストを行い、その
後で不用部分の切断除去およびアウターリード部の所要
の成形をして製作を完了する。この形式の場合も、半導
体チップに対する半導体パッケージの面積比は、上述の
ＳＯＰ型、ＳＳＯＰ型のものと同程度である。
し、テスト・パッド１１を利用してテストを行い、その
後で不用部分の切断除去およびアウターリード部の所要
の成形をして製作を完了する。この形式の場合も、半導
体チップに対する半導体パッケージの面積比は、上述の
ＳＯＰ型、ＳＳＯＰ型のものと同程度である。
【００１１】また、上記面積比を小さくしたものとし
て、樹脂モールド型パッケージの一種で、そのアウター
リードをモールドパッケージの裏側に折り込んだ構造の
ＰＬＣＣ（Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ
Ｃａｒｒｉｅｒ）と呼ばれるパッケージがある。
て、樹脂モールド型パッケージの一種で、そのアウター
リードをモールドパッケージの裏側に折り込んだ構造の
ＰＬＣＣ（Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ
Ｃａｒｒｉｅｒ）と呼ばれるパッケージがある。
【００１２】また、実装密度が極限的に高められる実装
方法として、バンプ電極を設けた半導体チップを裏返し
にして基板に載せ、バンプ電極を基板上の配線パターン
に直接接合するフリップチップ方式と呼ばれる方法があ
る。
方法として、バンプ電極を設けた半導体チップを裏返し
にして基板に載せ、バンプ電極を基板上の配線パターン
に直接接合するフリップチップ方式と呼ばれる方法があ
る。
【００１３】
【発明が解決しようとする課題】上述した従来のパッケ
ージにおいては、ＳＯＰ型、ＳＳＯＰ型やＴＣＰ型パッ
ケージでは、半導体チップに対する半導体パッケージの
面積比は数倍から数十倍となり、例示した４〜５倍程度
のものが限度である。
ージにおいては、ＳＯＰ型、ＳＳＯＰ型やＴＣＰ型パッ
ケージでは、半導体チップに対する半導体パッケージの
面積比は数倍から数十倍となり、例示した４〜５倍程度
のものが限度である。
【００１４】また、上記に比べ面積比を小さくできるＰ
ＬＣＣ型の場合は、上記のものほど薄型にできないこ
と、また、実装する場合、パッケージの裏側に折り込ま
れたアウターリードを基板側に接着することになるの
で、ハンダ付け等の確認が難しいという問題がある。
ＬＣＣ型の場合は、上記のものほど薄型にできないこ
と、また、実装する場合、パッケージの裏側に折り込ま
れたアウターリードを基板側に接着することになるの
で、ハンダ付け等の確認が難しいという問題がある。
【００１５】また、フリップチップ方式は、実装密度は
最も大きくできるが、組立用の特殊なボンダー（フリッ
プチップ・ボンダー）を必要とし、また、基板と半導体
チップとのストレス緩和のため、基板と半導体チップと
の隙間に樹脂を流し込む必要があり、工程が複雑となる
という難点がある。
最も大きくできるが、組立用の特殊なボンダー（フリッ
プチップ・ボンダー）を必要とし、また、基板と半導体
チップとのストレス緩和のため、基板と半導体チップと
の隙間に樹脂を流し込む必要があり、工程が複雑となる
という難点がある。
【００１６】本発明は、上記問題点を解消した新規構成
の半導体パッケージを提供することを目的とする。
の半導体パッケージを提供することを目的とする。
【００１７】
【課題を解決するための手段】上記問題点を解消するた
めに、本発明は、半導体パッケージの構成を以下のよう
にしたものである。
めに、本発明は、半導体パッケージの構成を以下のよう
にしたものである。
【００１８】すなわち、バンプ電極を設けた半導体チッ
プと、インナーリードおよびアウターリードを含む箔状
のリード部をその片面に有し、かつインナーリード・ボ
ンディング用の孔を有する絶縁体フィルムとにより構成
され、前記半導体チップは前記絶縁体フィルムの前記片
面の反対面上に載置され、かつ各前記バンプ電極とそれ
に対応する各前記インナーリードとは前記孔を介してボ
ンディングされてなり、かつ前記絶縁体フィルムのアウ
ターリードを含む部分を、前記半導体チップの側面に沿
いかつ半導体チップ面に対し略垂直に立った形状に形成
した。
プと、インナーリードおよびアウターリードを含む箔状
のリード部をその片面に有し、かつインナーリード・ボ
ンディング用の孔を有する絶縁体フィルムとにより構成
され、前記半導体チップは前記絶縁体フィルムの前記片
面の反対面上に載置され、かつ各前記バンプ電極とそれ
に対応する各前記インナーリードとは前記孔を介してボ
ンディングされてなり、かつ前記絶縁体フィルムのアウ
ターリードを含む部分を、前記半導体チップの側面に沿
いかつ半導体チップ面に対し略垂直に立った形状に形成
した。
【００１９】また、実施態様の一つとして、前記半導体
パッケージにおいて、前記絶縁体フィルムの垂直に折り
込んだ部分の高さを前記半導体チップの高さより高く
し、該より高くした部分と前記半導体チップとで形成さ
れる凹部に樹脂を充填した。
パッケージにおいて、前記絶縁体フィルムの垂直に折り
込んだ部分の高さを前記半導体チップの高さより高く
し、該より高くした部分と前記半導体チップとで形成さ
れる凹部に樹脂を充填した。
【００２０】
【実施例】図１は、本発明の半導体パッケージの実施例
の説明図であり、（ａ）は斜視図、および（ｂ）は断面
図である。また、図２に、同パッケージ製作の中間工程
の状態を表した説明図を示す。図中、１は半導体チッ
プ、２はバンプ電極、３は絶縁体フィルム、４はインナ
ーリード・ボンディング用の孔を示す。５は銅箔よりな
るリード部で、インナーリード６、アウターリード７お
よびテスト・パッド１１を含む。１２は樹脂を示す。
の説明図であり、（ａ）は斜視図、および（ｂ）は断面
図である。また、図２に、同パッケージ製作の中間工程
の状態を表した説明図を示す。図中、１は半導体チッ
プ、２はバンプ電極、３は絶縁体フィルム、４はインナ
ーリード・ボンディング用の孔を示す。５は銅箔よりな
るリード部で、インナーリード６、アウターリード７お
よびテスト・パッド１１を含む。１２は樹脂を示す。
【００２１】本発明の半導体パッケージは、以下のよう
にして作る。まず、各半導体チップ１の各電極には、ウ
エハ処理を終わりチップにする前のウエハの状態で、
金、高温ハンダ等のバンプ付けしてバンプ電極２を形成
（バンプの高さは、後述の絶縁体フィルムの孔を介して
ボンディングできる程度に高くする。）し、その後、個
々のチップにダイシングする。
にして作る。まず、各半導体チップ１の各電極には、ウ
エハ処理を終わりチップにする前のウエハの状態で、
金、高温ハンダ等のバンプ付けしてバンプ電極２を形成
（バンプの高さは、後述の絶縁体フィルムの孔を介して
ボンディングできる程度に高くする。）し、その後、個
々のチップにダイシングする。
【００２２】絶縁体フィルム３としては、ＴＡＢ方式で
使用されるような例えば厚さ７５μｍのポリイミド樹脂
のフィルムを用いる。まず、パッケージングの際バンプ
電極２に対面すべき同フィルムの各個所に、電極より若
干大きい径のインナーリード・ボンディング用の孔４を
開けたものを作り、このフィルムの片面に例えば厚さ２
５μｍの銅箔を接着剤（例えば厚さ約１５μｍ）で張り
付ける。
使用されるような例えば厚さ７５μｍのポリイミド樹脂
のフィルムを用いる。まず、パッケージングの際バンプ
電極２に対面すべき同フィルムの各個所に、電極より若
干大きい径のインナーリード・ボンディング用の孔４を
開けたものを作り、このフィルムの片面に例えば厚さ２
５μｍの銅箔を接着剤（例えば厚さ約１５μｍ）で張り
付ける。
【００２３】次に、上記銅箔からエッチング加工により
不用部分を除去し、リード部５を形成する。図２（ａ）
は、この状態を示したものである（一点鎖線は半導体チ
ップ１に対応する部分を示す。）。リード部５は、イン
ナーリード、アウターリードとなるべき部分およびテス
ト・パッド１１を含んでおり、これらには錫、金等の金
属メッキが施される。
不用部分を除去し、リード部５を形成する。図２（ａ）
は、この状態を示したものである（一点鎖線は半導体チ
ップ１に対応する部分を示す。）。リード部５は、イン
ナーリード、アウターリードとなるべき部分およびテス
ト・パッド１１を含んでおり、これらには錫、金等の金
属メッキが施される。
【００２４】次に、上記絶縁体フィルムのリード部５の
反対面に、上記バンブ電極付きの半導体チップを載せて
目合わせをし、上記孔４を介して各バンプ電極２と対応
する各インナーリード６とを熱圧着によりボンディング
する。
反対面に、上記バンブ電極付きの半導体チップを載せて
目合わせをし、上記孔４を介して各バンプ電極２と対応
する各インナーリード６とを熱圧着によりボンディング
する。
【００２５】次に、テスト・パッド１１を用いてテスト
を行った後、同パッドを絶縁体フィルムごと切断・除去
すると共に、絶縁体フィルムの外形を次工程（折り込み
加工）に所要な形状に切断・成形する。図２（ｂ）はこ
の状態を示したものである。
を行った後、同パッドを絶縁体フィルムごと切断・除去
すると共に、絶縁体フィルムの外形を次工程（折り込み
加工）に所要な形状に切断・成形する。図２（ｂ）はこ
の状態を示したものである。
【００２６】次に、図１に示すように、アウターリード
の付されている絶縁体フィルムの周辺部を半導体チップ
１の側面に沿って垂直に折り込んだ形状に加熱成形す
る。この折り込みによってできる側面部の絶縁体フィル
ム高さは、上記切断の寸法決めにより、半導体チップの
上面より１００〜２００μｍ程度高くされる。
の付されている絶縁体フィルムの周辺部を半導体チップ
１の側面に沿って垂直に折り込んだ形状に加熱成形す
る。この折り込みによってできる側面部の絶縁体フィル
ム高さは、上記切断の寸法決めにより、半導体チップの
上面より１００〜２００μｍ程度高くされる。
【００２７】最後に、図１（ｂ）に示すように、上記の
より高くした部分と半導体チップで作られる凹部にエポ
キシ系の樹脂１２をポッティングし、本発明による半導
体パッケージの組立を完了する。
より高くした部分と半導体チップで作られる凹部にエポ
キシ系の樹脂１２をポッティングし、本発明による半導
体パッケージの組立を完了する。
【００２８】本発明の半導体パッケージでは、絶縁体フ
ィルムは半導体チップの絶縁・保護の役をしているが、
上記樹脂１２は半導体チップの更なる保護と共に、折り
込み部分の成形を補強するのに役立つ。
ィルムは半導体チップの絶縁・保護の役をしているが、
上記樹脂１２は半導体チップの更なる保護と共に、折り
込み部分の成形を補強するのに役立つ。
【００２９】本発明の半導体パッケージは、上述したよ
うに極めて薄い絶縁体フィルムを主容器とし、アウター
リード部を半導体チップ面に対し垂直に立てた構成とし
たことから、極めて小型なものに製作できる。そのた
め、前述の従来例として挙げたＳＳＯＰの半導体チップ
（チップサイズ：Ｘ１＝２．２、Ｙ１＝２．１）を上述
の本発明の実施例で例示した厚さの絶縁体フィルム、銅
箔等の材料を用いて本方式のパッケージにすると、パッ
ケージサイズは略Ｘ２＝２．４５、Ｙ２＝２．３５とな
り、従って半導体チップに対する半導体パッケージの面
積比は約２．２となり、前述の従来例（面積比約４．
８）の半分以下に小型化したものになる。
うに極めて薄い絶縁体フィルムを主容器とし、アウター
リード部を半導体チップ面に対し垂直に立てた構成とし
たことから、極めて小型なものに製作できる。そのた
め、前述の従来例として挙げたＳＳＯＰの半導体チップ
（チップサイズ：Ｘ１＝２．２、Ｙ１＝２．１）を上述
の本発明の実施例で例示した厚さの絶縁体フィルム、銅
箔等の材料を用いて本方式のパッケージにすると、パッ
ケージサイズは略Ｘ２＝２．４５、Ｙ２＝２．３５とな
り、従って半導体チップに対する半導体パッケージの面
積比は約２．２となり、前述の従来例（面積比約４．
８）の半分以下に小型化したものになる。
【００３０】本発明の半導体パッケージを回路基板に実
装するには、パッケージをハンダでコートされた配線パ
ターンの所定個所に載せ、ハンダをリフローさせること
により装着する。この場合ハンダは、基板面に対し垂直
となっているアウターリードの下部を濡らし、基板の配
線とで作られる隅部に溜まるのてハンダ付けの接着状態
を目視検査で容易に確認することがてきる。
装するには、パッケージをハンダでコートされた配線パ
ターンの所定個所に載せ、ハンダをリフローさせること
により装着する。この場合ハンダは、基板面に対し垂直
となっているアウターリードの下部を濡らし、基板の配
線とで作られる隅部に溜まるのてハンダ付けの接着状態
を目視検査で容易に確認することがてきる。
【００３１】上記実施例の説明では、インナーリード・
ボンディング用の孔４として、円形の孔を各電極ごと設
けた場合を示したが、形状は円形に限られるものではな
く、また絶縁体フィルムによる絶縁に支障がない限り、
複数個の電極に対応するスリット状の孔を開けたものを
用いることも可能である。
ボンディング用の孔４として、円形の孔を各電極ごと設
けた場合を示したが、形状は円形に限られるものではな
く、また絶縁体フィルムによる絶縁に支障がない限り、
複数個の電極に対応するスリット状の孔を開けたものを
用いることも可能である。
【００３２】また、実施例として絶縁体フィルムの折り
込み部を高くし、その部分と半導体チップで作られる凹
部に樹脂をポッティングする場合を挙げたが、本発明
は、絶縁体フィルムで、半導体チップの拡散面および側
面を被い、アウターリードをその側面に沿わせて立てた
形状に構成したことにより、その主要な効果を生むもの
であり、上述の実施例の構成に限定されるものではな
く、またその製造方法に限定されるものではない。
込み部を高くし、その部分と半導体チップで作られる凹
部に樹脂をポッティングする場合を挙げたが、本発明
は、絶縁体フィルムで、半導体チップの拡散面および側
面を被い、アウターリードをその側面に沿わせて立てた
形状に構成したことにより、その主要な効果を生むもの
であり、上述の実施例の構成に限定されるものではな
く、またその製造方法に限定されるものではない。
【００３３】
【発明の効果】以上説明したように、本発明の半導体パ
ッケージでは、極めて薄い絶縁体フィルムを主容器と
し、アウターリード部を半導体チップの側面に沿い、か
つ半導体面に対し略垂直に立てた構成としたことから、
薄型でありながら従来の半導体パッケージに比べ格段に
半導体チップに対するパッケージサイズの面積比の小さ
い半導体パッケージを実現することができる。
ッケージでは、極めて薄い絶縁体フィルムを主容器と
し、アウターリード部を半導体チップの側面に沿い、か
つ半導体面に対し略垂直に立てた構成としたことから、
薄型でありながら従来の半導体パッケージに比べ格段に
半導体チップに対するパッケージサイズの面積比の小さ
い半導体パッケージを実現することができる。
【００３４】また、アウターリードがチップの側面に沿
って垂直に設けられるので、回路基板に実装する場合、
配線パターンとで作られる隅部を利用して接着すること
ができる。このため、従来のＰＬＣＣ型やフリップチッ
プ方式の場合のようにハンダ付けの接着状態の確認が難
しいという問題がない。
って垂直に設けられるので、回路基板に実装する場合、
配線パターンとで作られる隅部を利用して接着すること
ができる。このため、従来のＰＬＣＣ型やフリップチッ
プ方式の場合のようにハンダ付けの接着状態の確認が難
しいという問題がない。
【００３５】また、フリップチップ方式の場合のような
特殊なボンダーの必要がなく、基板と半導体チップとの
隙間に樹脂を流し込む必要もない。
特殊なボンダーの必要がなく、基板と半導体チップとの
隙間に樹脂を流し込む必要もない。
【００３６】上述のように、本発明の半導体パッケージ
は超小型化を容易にするが、同時にその構造が簡単であ
るため製作の全自動化が可能である。
は超小型化を容易にするが、同時にその構造が簡単であ
るため製作の全自動化が可能である。
【図１】本発明の半導体パッケージの説明図である。
【図２】本発明の半導体パッケージの中間工程での状態
を示した説明図である
を示した説明図である
【図３】従来の半導体パッケージの一例の説明図であ
る。
る。
【図４】従来の半導体パッケージの別例の説明図であ
る。
る。
【図５】半導体パッケージと半導体チップとの面積比を
説明するための図である。
説明するための図である。
１：半導体チップ、２：バンプ電極、３：絶縁体フィル
ム、４：孔、５：リード部、６：インナーリード、７：
アウターリード、８：タブ、９：金属ワイヤ、１０：フ
ィルムキャリヤ・テープ、１１：テスト・パッド、１
２：樹脂。
ム、４：孔、５：リード部、６：インナーリード、７：
アウターリード、８：タブ、９：金属ワイヤ、１０：フ
ィルムキャリヤ・テープ、１１：テスト・パッド、１
２：樹脂。
Claims (2)
- 【請求項１】 バンプ電極を設けた半導体チップと、イ
ンナーリードおよびアウターリードを含む箔状のリード
部をその片面に有し、かつインナーリード・ボンディン
グ用の孔を有する絶縁体フィルムとにより構成され、前
記半導体チップは前記絶縁体フィルムの前記片面の反対
面上に載置され、かつ各前記バンプ電極とそれに対応す
る各前記インナーリードとは前記孔を介してボンディン
グされてなり、かつ前記絶縁体フィルムのアウターリー
ドを含む部分が、前記半導体チップの側面に沿いかつ半
導体チップ面に対し略垂直に立つ形状に形成されてなる
ことを特徴とする半導体パッケージ。 - 【請求項２】 請求項１の半導体パッケージに置いて、
前記絶縁体フィルムの垂直に立つ部分の高さを前記半導
体チップの高さより高くし、該より高くした部分と前記
半導体チップとで形成される凹部に樹脂を充填してなる
ことを特徴とする半導体パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6166150A JPH0817864A (ja) | 1994-06-24 | 1994-06-24 | 半導体パッケ−ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6166150A JPH0817864A (ja) | 1994-06-24 | 1994-06-24 | 半導体パッケ−ジ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0817864A true JPH0817864A (ja) | 1996-01-19 |
Family
ID=15825993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6166150A Pending JPH0817864A (ja) | 1994-06-24 | 1994-06-24 | 半導体パッケ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0817864A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999003153A2 (de) * | 1997-07-07 | 1999-01-21 | Infineon Technologies Ag | Gehäuse für zumindest einen halbleiterkörper |
| EP0948048A1 (en) * | 1998-03-20 | 1999-10-06 | Caesar Technology Inc. | Chip scale package |
| EP0798780A3 (en) * | 1996-03-27 | 2000-09-13 | Oki Electric Industry Co., Ltd. | Semiconductor device, manufacturing method thereof and aggregate type semiconductor device |
-
1994
- 1994-06-24 JP JP6166150A patent/JPH0817864A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0798780A3 (en) * | 1996-03-27 | 2000-09-13 | Oki Electric Industry Co., Ltd. | Semiconductor device, manufacturing method thereof and aggregate type semiconductor device |
| US6208021B1 (en) | 1996-03-27 | 2001-03-27 | Oki Electric Industry Co., Ltd. | Semiconductor device, manufacturing method thereof and aggregate type semiconductor device |
| US6403398B2 (en) | 1996-03-27 | 2002-06-11 | Oki Electric Industry Co, Ltd. | Semiconductor device, manufacturing method thereof and aggregate type semiconductor device |
| WO1999003153A2 (de) * | 1997-07-07 | 1999-01-21 | Infineon Technologies Ag | Gehäuse für zumindest einen halbleiterkörper |
| WO1999003153A3 (de) * | 1997-07-07 | 1999-04-01 | Siemens Ag | Gehäuse für zumindest einen halbleiterkörper |
| US6288335B1 (en) | 1997-07-07 | 2001-09-11 | Infineon Technologies Ag | Package for at least one semiconductor body |
| EP0948048A1 (en) * | 1998-03-20 | 1999-10-06 | Caesar Technology Inc. | Chip scale package |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8183092B2 (en) | Method of fabricating stacked semiconductor structure | |
| US6069025A (en) | Method for packaging a semiconductor device | |
| US7679178B2 (en) | Semiconductor package on which a semiconductor device can be stacked and fabrication method thereof | |
| KR100245257B1 (ko) | 웨이퍼 수준의 반도체 패키지의 제조방법 | |
| KR100460062B1 (ko) | 멀티 칩 패키지 및 그 제조 방법 | |
| US5849608A (en) | Semiconductor chip package | |
| US20030132533A1 (en) | Semiconductor device, method of manufacturing semiconductor device and a method of manufacturing lead frame | |
| JPH08236584A (ja) | 半導体装置 | |
| JPH08213427A (ja) | 半導体チップおよびマルチチップ半導体モジュール | |
| US6291270B1 (en) | Revealing localized cutting line patterns in a semiconductor device | |
| JP2002093831A (ja) | 半導体装置およびその製造方法 | |
| WO2003098687A1 (fr) | Dispositif a semiconducteur et procede de fabrication | |
| KR20100069589A (ko) | 반도체 디바이스 | |
| JP3074264B2 (ja) | 半導体装置及びその製造方法及びリードフレーム及びその製造方法 | |
| US20020003308A1 (en) | Semiconductor chip package and method for fabricating the same | |
| JP3850967B2 (ja) | 半導体パッケージ用基板及びその製造方法 | |
| JP2000040676A (ja) | 半導体装置の製造方法 | |
| JPH10256417A (ja) | 半導体パッケージの製造方法 | |
| KR20010001159A (ko) | 비아 홀을 이용한 웨이퍼 레벨 칩 스케일 패키지 및 그 제조방법 | |
| JPH0817864A (ja) | 半導体パッケ−ジ | |
| JP3232698B2 (ja) | 樹脂封止型半導体装置とその製造方法 | |
| JP2949969B2 (ja) | フィルムキャリア半導体装置 | |
| JPH1074887A (ja) | 電子部品及びその製造方法 | |
| JPH07226418A (ja) | チップキャリア半導体装置及びその製造方法 | |
| US6551855B1 (en) | Substrate strip and manufacturing method thereof |