JPH0817764A - 誘電体膜の成膜方法 - Google Patents

誘電体膜の成膜方法

Info

Publication number
JPH0817764A
JPH0817764A JP6152306A JP15230694A JPH0817764A JP H0817764 A JPH0817764 A JP H0817764A JP 6152306 A JP6152306 A JP 6152306A JP 15230694 A JP15230694 A JP 15230694A JP H0817764 A JPH0817764 A JP H0817764A
Authority
JP
Japan
Prior art keywords
dielectric film
substrate
film
dielectric
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP6152306A
Other languages
English (en)
Other versions
JP3597217B2 (ja
Inventor
Noriaki Tani
典明 谷
Kyuzo Nakamura
久三 中村
Koukou Suu
紅▲コウ▼ 鄒
Michio Ishikawa
道夫 石川
Ikuo Suzuki
郁生 鈴木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ulvac Inc
Original Assignee
Ulvac Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ulvac Inc filed Critical Ulvac Inc
Priority to JP15230694A priority Critical patent/JP3597217B2/ja
Publication of JPH0817764A publication Critical patent/JPH0817764A/ja
Application granted granted Critical
Publication of JP3597217B2 publication Critical patent/JP3597217B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02197Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides the material having a perovskite structure, e.g. BaTiO3
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02266Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by physical ablation of a target, e.g. sputtering, reactive sputtering, physical vapour deposition or pulsed laser deposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02296Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02296Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02345Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to radiation, e.g. visible light
    • H01L21/02351Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to radiation, e.g. visible light treatment by exposure to corpuscular radiation, e.g. exposure to electrons, alpha-particles, protons or ions

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Materials Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physical Vapour Deposition (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

(57)【要約】 【目的】 比誘電率の高い誘電体膜の成膜方法を提供す
る。 【構成】 基板上に酸化物系の誘電体膜を形成する成膜
方法において、誘電体膜をスパッタリング法またはCV
D法にて成膜後、酸素イオンを誘電体膜に注入し、その
後、該誘電体膜に温度200℃以上でアニール処理を行
う。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、誘電体膜の成膜方法に
関し、更に詳しくは、高い比誘電率を得るための誘電体
膜の成膜方法に関する。
【0002】
【従来の技術】従来、SrTiO3(チタン酸ストロン
チウム)、(BaSr)TiO3(チタン酸ストロンチ
ウム バリウム)等の誘電体膜を基板上に成膜する際に
は、例えばSrTiO3の場合は400℃以上、(BaS
r)TiO3の場合は500℃以上の基板温度で成膜する
等、該誘電体膜の材料がペロブスカイト構造の結晶性を
得る温度以上の基板温度で誘電体膜を成膜することが一
般的に行われていた。
【0003】
【発明が解決しようとする課題】しかしながら、前記成
膜方法の場合は、広く知られているように誘電体膜の膜
厚がある程度十分に厚くしないと、大きな比誘電率が得
られない。
【0004】これは基板上に形成された誘電体膜の初期
層の結晶性が悪く、また結晶粒径が小さいためであると
考えられている。言い換えれば誘電体膜が基板界面から
粒径が十分な大きさの結晶粒が得られれば比較的膜厚が
薄くても高い比誘電率が得られることになる。
【0005】本発明は従来の誘電体膜の成膜方法におけ
る問題点を解消するもので、基板上に成膜される誘電体
膜において、基板界面近傍から大きな結晶粒を形成し、
従って、比較的薄い膜厚でも高い比誘電率が得られる誘
電体膜の成膜方法を提供することを目的とする。
【0006】
【課題を解決するための手段】本発明の誘電体膜の成膜
方法は、基板上に酸化物系の誘電体膜を形成する成膜方
法において、誘電体膜をスパッタリング法またはCVD
法にて成膜後、酸素イオンを誘電体膜に注入し、かつ該
誘電体膜を温度200℃以上でアニールすることを特徴
とする。
【0007】この時、誘電体膜中に注入する酸素イオン
量を1×1012atom/cm2から3×1016atom/cm2とし
てもよい。
【0008】また、前記誘電体膜をSrTiO3、Ba
TiO3、(BaSr)TiO3、LiNbO3、LiT
aO3、PbTiO3、(PbLa)TiO3、Pb(Z
rTi)O3、(PbLa)(ZrTi)O3から成る誘
電体膜であってもよい。
【0009】
【作用】本発明では、スパッタリング法またはCVD法
にて基板上に誘電体膜を成膜した後、酸素イオンを誘電
体膜に注入する。基板上に成膜された誘電体膜に酸素イ
オンを注入することによって、結晶粒界がつぶされ、結
晶粒と結晶粒の境界がなくなる。
【0010】その後、該誘電体膜を高温でアニールする
と結晶粒と結晶粒の境界が不明瞭のために、隣接する結
晶粒と結晶粒が吸収合体されやすく次第に大きくなり、
その結果、基板界面近傍付近から比較的大きな結晶粒が
得られるので、誘電体膜全体の比誘電率は従来の成膜方
法で得られた誘電体膜に比べて高い値を示すようにな
る。
【0011】
【実施例】本発明の誘電体膜の成膜方法により成膜され
た誘電体膜が比較的薄い膜厚でも大きな比誘電率が得ら
れるのは次の理由による。
【0012】即ち、基板上に薄膜を形成する際、従来か
ら広く知られているように、その初期において核が形成
され、成膜時間の経過と共に、次第にその核が成長し、
島状構造となり、その後膜厚がおおよそ10nm位でそれら
の島状構造が互いに繋がり連続膜となる。
【0013】この時、夫々の島状構造の物は結晶成長方
位が全く同じではないので、夫々が繋がった際、その境
界は一般に結晶粒界となる。この時の結晶粒の粒径は非
常に小さく、一般に10nm以下である。
【0014】その後、薄膜の成長が続けられると、これ
らの小さな結晶のうちいくつかが柱状に成長を続け、次
第に大きな結晶となっていく。
【0015】ペロブスカイト構造を有する誘電体膜にお
いては、その結晶粒が大きい程、高い比誘電率を示すこ
とができるので、誘電体膜の膜厚の増大と共に結晶粒径
が大きくなり、従って比誘電率も大きくなっていく。
【0016】このことから誘電体膜の膜厚が成膜初期か
らおおよそ10nm位の範囲においても結晶粒径を大きくす
ることが出来れば、全体として高い比誘電率を示すよう
になる。
【0017】本発明において、誘電体膜にアニールを行
う際の温度を200℃以上としたのは、それ以下の温度
では粒の吸収合体が進行せず、粒成長が起こらないから
である。
【0018】また、誘電体膜中に注入する酸素イオン量
を1×1012atom/cm2から3×1016atom/cm2とした
のは、酸素イオン量が1×1012atom/cm2に満たない
場合は、結晶粒界をつぶす効果が弱いからであり、ま
た、酸素イオン量が3×1016atom/cm2を超えた場合
は、膜中に酸素イオンが多数残留し、アニールの際に酸
素ガスとして膜中から抜け出し、膜が欠陥だらけとなる
からである。
【0019】以下に本発明の具体的実施例を比較例と共
に説明する。
【0020】実施例1 5インチ径のSi(ケイ素)ウェハー上に下部電極とし
てPt(白金)電極を形成したものを基板として用い
た。
【0021】この基板をSrTiO3(チタン酸ストロ
ンチウム)ターゲットを備えたスパッタリング装置内に
設置し、高周波出力500WのRFパワーを印加して、下部
電極上に膜厚60nmのSrTiO3誘電体膜を成膜した。
【0022】尚、スパッタ時の基板温度は350℃とし、
スパッタ雰囲気ガスの圧力はAr(アルゴン)ガス0.5P
a、O2(酸素)ガス0.1Paとした。
【0023】この基板をイオン注入装置内に移送し、加
熱することなく、誘電体膜中にO2(酸素)イオンを20k
eVの加速エネルギーで5×1014atom/cm2注入した。
【0024】続いて、この基板をアニール装置内に移送
し、O2(酸素)ガス雰囲気中で、450℃で、1時間アニ
ール処理を行った後、基板をアニール装置内より取り出
した。
【0025】次に、この誘電体膜上に上部電極としてP
t(白金)電極を蒸着法により形成した。
【0026】尚、下部電極並びに上部電極の厚さは夫々
100nmとした。
【0027】そして、下部電極と上部電極間のSrTi
3誘電体膜の比誘電率をインピーダンス測定器(ヒュ
ーレッドパッカー社製、HP4284A)(LCRメー
タ)を用いて、測定周波数1kHzで測定したところ250
であった。
【0028】比較例1 前記実施例1と同様の方法で基板の下部電極上にに膜厚
60nmのSrTiO3誘電体膜を成膜した後、該誘電体膜
への酸素イオン注入は行わなかった。
【0029】次に、前記実施例1と同様の方法でO
2(酸素)ガス雰囲気中で、450℃で、1時間アニール処
理を行った後、誘電体膜上に上部電極を蒸着法により形
成した。そして、前記実施例1と同様の方法で下部電極
と上部電極間のSrTiO3誘電体膜の比誘電率を測定
したところ、90であった。
【0030】比較例2 前記実施例1と同様の方法で誘電体膜を成膜した後、該
誘電体膜に酸素イオンを注入(注入量5×1014atom/
cm2)した。
【0031】次に、前記実施例1と同様の方法でO
2(酸素)ガス雰囲気中で、150℃で、5時間アニール処
理を行った後、誘電体膜上に上部電極を蒸着法により形
成した。そして、前記実施例1と同様の方法で下部電極
と上部電極間のSrTiO3誘電体膜の比誘電率を測定
したところ、100であった。
【0032】実施例2 前記実施例1と同様の方法で誘電体膜を成膜した後、誘
電体膜に注入する酸素イオン量を1×1010atom/cm2
から1×1018atom/cm2まで種々変化させて、酸素イ
オン注入量の異なる誘電体膜を得た。
【0033】次に、酸素イオン注入量が種々異なる誘電
体膜に前記実施例1と同様の方法でアニール処理を行っ
た後、誘電体膜上に上部電極を形成した。
【0034】そして、前記実施例1と同様の方法で下部
電極と上部電極間の酸素イオン注入量の異なる各SrT
iO3誘電体膜の比誘電率を夫々測定し、酸素イオン注
入量と得られた比誘電率との関係を図1に示す。
【0035】図1から明らかなように、酸素イオン注入
量が1×1011atom/cm2以下では比誘電率は100程
度と低い値であったが、酸素イオン注入量が1×1012
atom/cm2以上、3×1016atom/cm2以下の範囲では比
誘電率は170〜260の値が得られた。また、イオン
注入量が1×1017atom/cm2以上で酸素イオンを注入
した場合、上下電極の間に電界を印加した際、誘電体膜
に電流が流れてしまい誘電率を測定することが出来なか
った。
【0036】実施例1では誘電体膜中に酸素イオンが注
入されているので、そのため下部電極上に成膜された誘
電体膜の初期層付近に生じている小さな誘電体膜の結晶
粒の粒界を不明瞭な形に潰してしまう。その後アニール
処理を行うことにより結晶粒と結晶粒とが吸収合体しや
すくなっているため結晶粒が大きく成長し、高い比誘電
率が得られる。
【0037】比較例1では誘電体膜中に酸素イオンが注
入されていないので、下部電極近傍の誘電体膜の小さな
結晶粒は、その後アニール処理を行っても結晶粒はほと
んど大きくならず、比誘電率は低いままである。
【0038】比較例2では誘電体膜中に酸素イオンが注
入されているので、下部電極上に成膜された誘電体膜の
初期層付近には小さな誘電体膜の結晶粒の粒界は不明瞭
な形に潰れているが、その後のアニール処理温度が低い
ため、結晶粒と結晶粒の合体成長が進行せず、比誘電率
は低いままである。
【0039】実施例2では誘電体膜中に注入する酸素イ
オン量が1×1011atom/cm2以下の場合は注入量が少
ないため、結晶粒の粒界を潰す効果が不十分で、その後
アニール処理を行っても粒界が残っているため結晶が大
きく成長していかない。また、注入する酸素イオン量が
1×1017atom/cm2以上の場合は誘電体膜中に過剰の
酸素が多量に入っているため、アニール処理を行った
際、誘電体膜中から酸素がガス状になって抜けてしまう
ので、誘電体膜が疎で粗い膜質になって、本来の絶縁性
が失われてしまい、上下電極が短絡してしまう。
【0040】従って、実施例1並びに実施例2から明ら
かなように、成膜された誘電体膜に酸素イオンをイオン
量1×1012atom/cm2から3×1016atom/cm2の範囲
で注入した後、温度450℃(温度200℃以上)でアニール
処理を施すことにより高い比誘電率が得られることが確
認された。これに対し、酸素イオン注入を行わなかった
比較例1、並びに酸素イオン注入は行ったがアニール処
理時の温度が150℃と低かった比較例2では比誘電率は
100以下と低かった。
【0041】実施例3〜10 誘電体膜材料としてBaTiO3(チタン酸バリウ
ム)、(Ba0.5Sr0.5)TiO3(チタン酸ストロン
チウムバリウム)、LiNbO3(ニオブ酸リチウ
ム)、LiTaO3(タンタル酸リチウム)、PbTi
3(チタン酸鉛)、(Pb0.8La0.2)TiO3(チタ
ン酸鉛ランタン)、Pb(Zr0.5Ti0.5)O3(ジル
コン酸チタン酸鉛)、(Pb0.8La0.2)(Zr0.5
0.5)O3(ジルコン酸チタン酸鉛ランタン)を用い、
また、基板上への誘電体膜の成膜時の温度、注入酸素イ
オン量、アニール処理時の温度を表1に示す条件とした
以外は前記実施例1と同様の方法で膜材料の異なる誘電
体膜を得た。
【0042】そして、前記実施例1と同様の方法で下部
電極と上部電極間の膜材料の異なる誘電体膜の比誘電率
を夫々測定し、その結果を表1に示す。
【0043】
【表1】
【0044】比較例3〜10 前記実施例3〜10と同様の方法で基板上に膜厚60nmの
膜材料の異なる誘電体膜を成膜した後、各誘電体膜への
酸素イオン注入は行わなかった。
【0045】次に、前記実施例3〜10と同様の方法で
膜材料の異なる誘電体膜にO2(酸素)ガス雰囲気中
で、夫々アニール処理を行った後、各誘電体膜上に上部
電極を蒸着法により形成した。
【0046】そして、前記実施例1と同様の方法で下部
電極と上部電極間の膜材料の異なる誘電体膜の比誘電率
を夫々測定し、その結果を表2に示す。
【0047】
【表2】
【0048】表1並びに表2より明らかなように、実施
例3〜10の比誘電率は誘電体膜が同一材料の場合の比
較例3〜10の比誘電率に比して夫々大きくなっている
ことが確認された。
【0049】実施例11 誘電体膜へのアニール処理時の温度を200℃、300℃、35
0℃、400℃、500℃、550℃、600℃とした以外は前記実
施例と同様の方法で基板上に膜厚60nmのSrTiO3
電体膜を成膜した。
【0050】そして、前記実施例1と同様の方法で下部
電極と上部電極間のSrTiO3誘電体膜の比誘電率を
測定したところ、アニール処理時の温度200℃の場合の
比誘電率は180であり、温度300℃の場合の比誘電率
は210であり、温度350℃の場合の比誘電率は240
であり、温度400℃の場合の比誘電率は250であり、
温度500℃の場合の比誘電率は250であり、温度550℃
の場合の比誘電率は270であり、温度600℃の場合の
比誘電率は260であった。
【0051】実施例11から明らかなように酸素イオン
注入した後、アニール処理を行う際の温度を200℃以上
とすることにより大きな比誘電率が得られることが確認
された。
【0052】実施例12 本実施例では誘電体膜を成膜する方法としてCVD(Ch
emical Vapor Deposition)法を用いて成膜するもので
ある。
【0053】SrTiO3(チタン酸ストロンチウム)
誘電体膜の成膜をSr(DPM)2とTi(O−i−C3
74を原料として基板温度400℃、反応圧力200
Paで行い、基板の下部電極上に膜厚60nmのSrTiO
3誘電体膜を成膜した。
【0054】そして前記実施例1と同様の方法でイオン
注入、アニール処理を行った後、下部電極と上部電極間
のSrTiO3誘電体膜の比誘電率を測定したところ、
280であった。
【0055】前記実施例では誘電体膜を成膜する方法と
してスパッタリング法或いはCVD法を用いたが、同一
材料の誘電体膜を形成する方法として膜材料をゾル−ゲ
ル法等の塗布法を用いて成膜するようにしてもよい。
【0056】
【発明の効果】本発明によるときは、基板上に誘電体膜
を成膜した後、膜中に酸素イオンを注入するようにした
ので、基板上に成膜された誘電体膜の初期層に成長した
小さな結晶粒の粒界が潰され、その後、誘電体膜に温度
200℃以上のアニール処理を施すようにしたので、も
との結晶粒が吸収合体しながら成長するため、誘電体膜
の初期層から大きな結晶粒が得られるので、高い比誘電
率の誘電体膜を成膜することが出来る等の効果がある。
【図面の簡単な説明】
【図1】 本発明の1実施例の誘電体膜に注入する酸素
イオン注入量と成膜された誘電体膜の比誘電率との関係
を表す特性線図。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/3205 (72)発明者 石川 道夫 千葉県山武郡山武町横田523 日本真空技 術株式会社千葉超材料研究所内 (72)発明者 鈴木 郁生 千葉県山武郡山武町横田523 日本真空技 術株式会社千葉超材料研究所内

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 基板上に酸化物系の誘電体膜を形成する
    成膜方法において、誘電体膜をスパッタリング法または
    CVD法にて成膜後、酸素イオンを誘電体膜に注入し、
    かつ該誘電体膜を温度200℃以上でアニールすること
    を特徴とする誘電体膜の成膜方法。
  2. 【請求項2】 誘電体膜中に注入する酸素イオン量は1
    ×1012atom/cm2から3×1016atom/cm2であること
    を特徴とする前記請求項第1項に記載の誘電体膜の成膜
    方法。
  3. 【請求項3】 前記誘電体膜はSrTiO3、BaTi
    3、(BaSr)TiO3、LiNbO3、LiTa
    3、PbTiO3、(PbLa)TiO3、Pb(Zr
    Ti)O3、(PbLa)(ZrTi)O3から成る誘電
    体膜であることを特徴とする前記請求項第1項または第
    2項に記載の誘電体膜の成膜方法。
JP15230694A 1994-07-04 1994-07-04 誘電体膜の成膜方法 Expired - Lifetime JP3597217B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP15230694A JP3597217B2 (ja) 1994-07-04 1994-07-04 誘電体膜の成膜方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP15230694A JP3597217B2 (ja) 1994-07-04 1994-07-04 誘電体膜の成膜方法

Publications (2)

Publication Number Publication Date
JPH0817764A true JPH0817764A (ja) 1996-01-19
JP3597217B2 JP3597217B2 (ja) 2004-12-02

Family

ID=15537650

Family Applications (1)

Application Number Title Priority Date Filing Date
JP15230694A Expired - Lifetime JP3597217B2 (ja) 1994-07-04 1994-07-04 誘電体膜の成膜方法

Country Status (1)

Country Link
JP (1) JP3597217B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000052743A1 (en) * 1999-03-01 2000-09-08 Micron Technology, Inc. Method for improving the resistance degradation of thin film capacitors
US9399958B2 (en) 2010-05-11 2016-07-26 Toyota Jidosha Kabushiki Kaisha Specifying method of EGR rate in internal combustion engine and control apparatus of internal combustion engine

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000052743A1 (en) * 1999-03-01 2000-09-08 Micron Technology, Inc. Method for improving the resistance degradation of thin film capacitors
US9399958B2 (en) 2010-05-11 2016-07-26 Toyota Jidosha Kabushiki Kaisha Specifying method of EGR rate in internal combustion engine and control apparatus of internal combustion engine

Also Published As

Publication number Publication date
JP3597217B2 (ja) 2004-12-02

Similar Documents

Publication Publication Date Title
Härdtl Electrical and mechanical losses in ferroelectric ceramics
Dimos et al. Tunability and calculation of the dielectric constant of capacitor structures with interdigital electrodes
US4333808A (en) Method for manufacture of ultra-thin film capacitor
US5397446A (en) Method of forming a ferroelectric film
US6323057B1 (en) Method of producing a thin-film capacitor
DE69707356T2 (de) Kondensator mit dielektrischer Dünnschicht und Verfahren zur Herstellung
JPH08279599A (ja) 強誘電性キャパシタの製造方法
JPH08181128A (ja) 層状構造酸化物薄膜の乾式エッチング方法
JP3182909B2 (ja) 強誘電体キャパシタの製造方法及び強誘電体メモリ装置の製造方法
JPH08264735A (ja) 強誘電性キャパシタ
EP2426684A1 (en) Dielectric-thin-film forming composition, method of forming dielectric thin film, and dielectric thin film formed by the method
JP3129175B2 (ja) (Ba,Sr)TiO3薄膜コンデンサの製造方法
JPH0817764A (ja) 誘電体膜の成膜方法
JPH08213560A (ja) 強誘電体キャパシタ及びその製造方法
JPH07263570A (ja) 誘電体装置の製造方法
Kim et al. Structural and electrical properties of excess PbO doped Pb (Zr0. 52Ti0. 48) O3 thin films using rf magnetron sputtering method
JP3210007B2 (ja) 半導体装置
JPH0380562A (ja) 薄膜コンデンサの製造方法
JP2001189422A (ja) 薄膜キャパシタの製造方法
JP3267278B2 (ja) 半導体装置の製造方法
JP3267277B2 (ja) 強誘電体キャパシタの製造方法及び強誘電体メモリ装置の製造方法
JPH088403A (ja) 強誘電体結晶薄膜被覆基板及び該基板を含む強誘電体薄膜素子及び該強誘電体薄膜素子の製造方法
JPH0610926B2 (ja) 誘電体膜の製造法
JPH0741944A (ja) 強誘電体薄膜の製造方法及び誘電体薄膜の製造方法
JP2000082796A (ja) 半導体装置

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040518

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040712

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20040810

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20040908

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20070917

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100917

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130917

Year of fee payment: 9

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term