JP3597217B2 - 誘電体膜の成膜方法 - Google Patents

誘電体膜の成膜方法 Download PDF

Info

Publication number
JP3597217B2
JP3597217B2 JP15230694A JP15230694A JP3597217B2 JP 3597217 B2 JP3597217 B2 JP 3597217B2 JP 15230694 A JP15230694 A JP 15230694A JP 15230694 A JP15230694 A JP 15230694A JP 3597217 B2 JP3597217 B2 JP 3597217B2
Authority
JP
Japan
Prior art keywords
dielectric film
film
dielectric
substrate
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP15230694A
Other languages
English (en)
Other versions
JPH0817764A (ja
Inventor
典明 谷
久三 中村
紅▲コウ▼ 鄒
道夫 石川
郁生 鈴木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ulvac Inc
Original Assignee
Ulvac Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ulvac Inc filed Critical Ulvac Inc
Priority to JP15230694A priority Critical patent/JP3597217B2/ja
Publication of JPH0817764A publication Critical patent/JPH0817764A/ja
Application granted granted Critical
Publication of JP3597217B2 publication Critical patent/JP3597217B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02197Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides the material having a perovskite structure, e.g. BaTiO3
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02266Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by physical ablation of a target, e.g. sputtering, reactive sputtering, physical vapour deposition or pulsed laser deposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02296Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02296Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02345Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to radiation, e.g. visible light
    • H01L21/02351Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to radiation, e.g. visible light treatment by exposure to corpuscular radiation, e.g. exposure to electrons, alpha-particles, protons or ions

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Materials Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physical Vapour Deposition (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Description

【0001】
【産業上の利用分野】
本発明は、誘電体膜の成膜方法に関し、更に詳しくは、高い比誘電率を得るための誘電体膜の成膜方法に関する。
【0002】
【従来の技術】
従来、SrTiO(チタン酸ストロンチウム)、(BaSr)TiO(チタン酸ストロンチウム バリウム)等の誘電体膜を基板上に成膜する際には、例えばSrTiOの場合は400℃以上、(BaSr)TiOの場合は500℃以上の基板温度で成膜する等、該誘電体膜の材料がペロブスカイト構造の結晶性を得る温度以上の基板温度で誘電体膜を成膜することが一般的に行われていた。
【0003】
【発明が解決しようとする課題】
しかしながら、前記成膜方法の場合は、広く知られているように誘電体膜の膜厚がある程度十分に厚くしないと、大きな比誘電率が得られない。
【0004】
これは基板上に形成された誘電体膜の初期層の結晶性が悪く、また結晶粒径が小さいためであると考えられている。
言い換えれば誘電体膜が基板界面から粒径が十分な大きさの結晶粒が得られれば比較的膜厚が薄くても高い比誘電率が得られることになる。
【0005】
本発明は従来の誘電体膜の成膜方法における問題点を解消するもので、基板上に成膜される誘電体膜において、基板界面近傍から大きな結晶粒を形成し、従って、比較的薄い膜厚でも高い比誘電率が得られる誘電体膜の成膜方法を提供することを目的とする。
【0006】
【課題を解決するための手段】
本発明の誘電体膜の成膜方法は、基板上に酸化物系の誘電体膜を形成する成膜方法において、ペロブスカイト構造を有する誘電体膜をスパッタリング法またはCVD法にて成膜後、1×10 12 atom/cm 2 から3×10 16 atom/cm 2 酸素イオンを誘電体膜に注入し、かつ該誘電体膜を温度200℃以上でアニールすることを特徴とする。
【0007】
また、前記誘電体膜は、SrTiO3、BaTiO3、(BaSr)TiO3、LiNbO3、LiTaO3、PbTiO3、(PbLa)TiO3、Pb(ZrTi)O3、(PbLa)(ZrTi)O3から成る誘電体膜であってもよい。
【000
【作用】
本発明では、スパッタリング法またはCVD法にて基板上に誘電体膜を成膜した後、酸素イオンを誘電体膜に注入する。
【0009】
基板上に成膜された誘電体膜に酸素イオンを注入することによって、結晶粒界がつぶされ、結晶粒と結晶粒の境界がなくなる。
【0010】
その後、該誘電体膜を高温でアニールすると結晶粒と結晶粒の境界が不明瞭のために、隣接する結晶粒と結晶粒が吸収合体されやすく次第に大きくなり、その結果、基板界面近傍付近から比較的大きな結晶粒が得られるので、誘電体膜全体の比誘電率は従来の成膜方法で得られた誘電体膜に比べて高い値を示すようになる。
【0011】
【実施例】
本発明の誘電体膜の成膜方法により成膜された誘電体膜が比較的薄い膜厚でも大きな比誘電率が得られるのは次の理由による。
【0012】
即ち、基板上に薄膜を形成する際、従来から広く知られているように、その初期において核が形成され、成膜時間の経過と共に、次第にその核が成長し、島状構造となり、その後膜厚がおおよそ10nm位でそれらの島状構造が互いに繋がり連続膜となる。
【0013】
この時、夫々の島状構造の物は結晶成長方位が全く同じではないので、夫々が繋がった際、その境界は一般に結晶粒界となる。
この時の結晶粒の粒径は非常に小さく、一般に10nm以下である。
【0014】
その後、薄膜の成長が続けられると、これらの小さな結晶のうちいくつかが柱状に成長を続け、次第に大きな結晶となっていく。
【0015】
ペロブスカイト構造を有する誘電体膜においては、その結晶粒が大きい程、高い比誘電率を示すことができるので、誘電体膜の膜厚の増大と共に結晶粒径が大きくなり、従って比誘電率も大きくなっていく。
【0016】
このことから誘電体膜の膜厚が成膜初期からおおよそ10nm位の範囲においても結晶粒径を大きくすることが出来れば、全体として高い比誘電率を示すようになる。
【0017】
本発明において、誘電体膜にアニールを行う際の温度を200℃以上としたのは、それ以下の温度では粒の吸収合体が進行せず、粒成長が起こらないからである。
【0018】
また、誘電体膜中に注入する酸素イオン量を1×1012atom/cmから3×1016atom/cmとしたのは、酸素イオン量が1×1012atom/cmに満たない場合は、結晶粒界をつぶす効果が弱いからであり、また、酸素イオン量が3×1016atom/cmを超えた場合は、膜中に酸素イオンが多数残留し、アニールの際に酸素ガスとして膜中から抜け出し、膜が欠陥だらけとなるからである。
【0019】
以下に本発明の具体的実施例を比較例と共に説明する。
【0020】
実施例1
5インチ径のSi(ケイ素)ウェハー上に下部電極としてPt(白金)電極を形成したものを基板として用いた。
【0021】
この基板をSrTiO(チタン酸ストロンチウム)ターゲットを備えたスパッタリング装置内に設置し、高周波出力500WのRFパワーを印加して、下部電極上に膜厚60nmのSrTiO誘電体膜を成膜した。
【0022】
尚、スパッタ時の基板温度は350℃とし、スパッタ雰囲気ガスの圧力はAr(アルゴン)ガス0.5Pa、O(酸素)ガス0.1Paとした。
【0023】
この基板をイオン注入装置内に移送し、加熱することなく、誘電体膜中にO(酸素)イオンを20keVの加速エネルギーで5×1014atom/cm注入した。
【0024】
続いて、この基板をアニール装置内に移送し、O(酸素)ガス雰囲気中で、450℃で、1時間アニール処理を行った後、基板をアニール装置内より取り出した。
【0025】
次に、この誘電体膜上に上部電極としてPt(白金)電極を蒸着法により形成した。
【0026】
尚、下部電極並びに上部電極の厚さは夫々100nmとした。
【0027】
そして、下部電極と上部電極間のSrTiO誘電体膜の比誘電率をインピーダンス測定器(ヒューレッドパッカー社製、HP4284A)(LCRメータ)を用いて、測定周波数1kHzで測定したところ250であった。
【0028】
比較例1
前記実施例1と同様の方法で基板の下部電極上にに膜厚60nmのSrTiO誘電体膜を成膜した後、該誘電体膜への酸素イオン注入は行わなかった。
【0029】
次に、前記実施例1と同様の方法でO(酸素)ガス雰囲気中で、450℃で、1時間アニール処理を行った後、誘電体膜上に上部電極を蒸着法により形成した。そして、前記実施例1と同様の方法で下部電極と上部電極間のSrTiO誘電体膜の比誘電率を測定したところ、90であった。
【0030】
比較例2
前記実施例1と同様の方法で誘電体膜を成膜した後、該誘電体膜に酸素イオンを注入(注入量5×1014atom/cm)した。
【0031】
次に、前記実施例1と同様の方法でO(酸素)ガス雰囲気中で、150℃で、5時間アニール処理を行った後、誘電体膜上に上部電極を蒸着法により形成した。そして、前記実施例1と同様の方法で下部電極と上部電極間のSrTiO誘電体膜の比誘電率を測定したところ、100であった。
【0032】
実施例2
前記実施例1と同様の方法で誘電体膜を成膜した後、誘電体膜に注入する酸素イオン量を1×1010atom/cmから1×1018atom/cmまで種々変化させて、酸素イオン注入量の異なる誘電体膜を得た。
【0033】
次に、酸素イオン注入量が種々異なる誘電体膜に前記実施例1と同様の方法でアニール処理を行った後、誘電体膜上に上部電極を形成した。
【0034】
そして、前記実施例1と同様の方法で下部電極と上部電極間の酸素イオン注入量の異なる各SrTiO誘電体膜の比誘電率を夫々測定し、酸素イオン注入量と得られた比誘電率との関係を図1に示す。
【0035】
図1から明らかなように、酸素イオン注入量が1×1011atom/cm以下では比誘電率は100程度と低い値であったが、酸素イオン注入量が1×1012atom/cm以上、3×1016atom/cm以下の範囲では比誘電率は170〜260の値が得られた。また、イオン注入量が1×1017atom/cm以上で酸素イオンを注入した場合、上下電極の間に電界を印加した際、誘電体膜に電流が流れてしまい誘電率を測定することが出来なかった。
【0036】
実施例1では誘電体膜中に酸素イオンが注入されているので、そのため下部電極上に成膜された誘電体膜の初期層付近に生じている小さな誘電体膜の結晶粒の粒界を不明瞭な形に潰してしまう。その後アニール処理を行うことにより結晶粒と結晶粒とが吸収合体しやすくなっているため結晶粒が大きく成長し、高い比誘電率が得られる。
【0037】
比較例1では誘電体膜中に酸素イオンが注入されていないので、下部電極近傍の誘電体膜の小さな結晶粒は、その後アニール処理を行っても結晶粒はほとんど大きくならず、比誘電率は低いままである。
【0038】
比較例2では誘電体膜中に酸素イオンが注入されているので、下部電極上に成膜された誘電体膜の初期層付近には小さな誘電体膜の結晶粒の粒界は不明瞭な形に潰れているが、その後のアニール処理温度が低いため、結晶粒と結晶粒の合体成長が進行せず、比誘電率は低いままである。
【0039】
実施例2では誘電体膜中に注入する酸素イオン量が1×1011atom/cm以下の場合は注入量が少ないため、結晶粒の粒界を潰す効果が不十分で、その後アニール処理を行っても粒界が残っているため結晶が大きく成長していかない。また、注入する酸素イオン量が1×1017atom/cm以上の場合は誘電体膜中に過剰の酸素が多量に入っているため、アニール処理を行った際、誘電体膜中から酸素がガス状になって抜けてしまうので、誘電体膜が疎で粗い膜質になって、本来の絶縁性が失われてしまい、上下電極が短絡してしまう。
【0040】
従って、実施例1並びに実施例2から明らかなように、成膜された誘電体膜に酸素イオンをイオン量1×1012atom/cmから3×1016atom/cmの範囲で注入した後、温度450℃(温度200℃以上)でアニール処理を施すことにより高い比誘電率が得られることが確認された。これに対し、酸素イオン注入を行わなかった比較例1、並びに酸素イオン注入は行ったがアニール処理時の温度が150℃と低かった比較例2では比誘電率は100以下と低かった。
【0041】
実施例3〜10
誘電体膜材料としてBaTiO(チタン酸バリウム)、(BaSr)TiO(チタン酸ストロンチウムバリウム)、LiNbO(ニオブ酸リチウム)、LiTaO(タンタル酸リチウム)、PbTiO(チタン酸鉛)、(PbLa)TiO(チタン酸鉛ランタン)、Pb(ZrTi)O(ジルコン酸チタン酸鉛)、(PbLa)(ZrTi)O(ジルコン酸チタン酸鉛ランタン)を用い、また、基板上への誘電体膜の成膜時の温度、注入酸素イオン量、アニール処理時の温度を表1に示す条件とした以外は前記実施例1と同様の方法で膜材料の異なる誘電体膜を得た。
【0042】
そして、前記実施例1と同様の方法で下部電極と上部電極間の膜材料の異なる誘電体膜の比誘電率を夫々測定し、その結果を表1に示す。
【0043】
【表1】
Figure 0003597217
【0044】
比較例3〜10
前記実施例3〜10と同様の方法で基板上に膜厚60nmの膜材料の異なる誘電体膜を成膜した後、各誘電体膜への酸素イオン注入は行わなかった。
【0045】
次に、前記実施例3〜10と同様の方法で膜材料の異なる誘電体膜にO(酸素)ガス雰囲気中で、夫々アニール処理を行った後、各誘電体膜上に上部電極を蒸着法により形成した。
【0046】
そして、前記実施例1と同様の方法で下部電極と上部電極間の膜材料の異なる誘電体膜の比誘電率を夫々測定し、その結果を表2に示す。
【0047】
【表2】
Figure 0003597217
【0048】
表1並びに表2より明らかなように、実施例3〜10の比誘電率は誘電体膜が同一材料の場合の比較例3〜10の比誘電率に比して夫々大きくなっていることが確認された。
【0049】
実施例11
誘電体膜へのアニール処理時の温度を200℃、300℃、350℃、400℃、500℃、550℃、600℃とした以外は前記実施例と同様の方法で基板上に膜厚60nmのSrTiO誘電体膜を成膜した。
【0050】
そして、前記実施例1と同様の方法で下部電極と上部電極間のSrTiO誘電体膜の比誘電率を測定したところ、アニール処理時の温度200℃の場合の比誘電率は180であり、温度300℃の場合の比誘電率は210であり、温度350℃の場合の比誘電率は240であり、温度400℃の場合の比誘電率は250であり、温度500℃の場合の比誘電率は250であり、温度550℃の場合の比誘電率は270であり、温度600℃の場合の比誘電率は260であった。
【0051】
実施例11から明らかなように酸素イオン注入した後、アニール処理を行う際の温度を200℃以上とすることにより大きな比誘電率が得られることが確認された。
【0052】
実施例12
本実施例では誘電体膜を成膜する方法としてCVD(Chemical Vapor Deposition)法を用いて成膜するものである。
【0053】
SrTiO(チタン酸ストロンチウム)誘電体膜の成膜をSr(DPM)とTi(O−i−Cを原料として基板温度400℃、反応圧力200Paで行い、基板の下部電極上に膜厚60nmのSrTiO誘電体膜を成膜した。
【0054】
そして前記実施例1と同様の方法でイオン注入、アニール処理を行った後、下部電極と上部電極間のSrTiO誘電体膜の比誘電率を測定したところ、280であった。
【0055】
前記実施例では誘電体膜を成膜する方法としてスパッタリング法或いはCVD法を用いたが、同一材料の誘電体膜を形成する方法として膜材料をゾル−ゲル法等の塗布法を用いて成膜するようにしてもよい。
【0056】
【発明の効果】
本発明によるときは、基板上に誘電体膜を成膜した後、膜中に酸素イオンを注入するようにしたので、基板上に成膜された誘電体膜の初期層に成長した小さな結晶粒の粒界が潰され、その後、誘電体膜に温度200℃以上のアニール処理を施すようにしたので、もとの結晶粒が吸収合体しながら成長するため、誘電体膜の初期層から大きな結晶粒が得られるので、高い比誘電率の誘電体膜を成膜することが出来る等の効果がある。
【図面の簡単な説明】
【図1】本発明の1実施例の誘電体膜に注入する酸素イオン注入量と成膜された誘電体膜の比誘電率との関係を表す特性線図。

Claims (2)

  1. 基板上に酸化物系の誘電体膜を形成する成膜方法において、ペロブスカイト構造を有する誘電体膜をスパッタリング法またはCVD法にて成膜後、1×10 12 atom/cm 2 から3×10 16 atom/cm 2 酸素イオンを前記誘電体膜に注入し、かつ該誘電体膜を温度200℃以上でアニールすることを特徴とする誘電体膜の成膜方法。
  2. 前記誘電体膜はSrTiO3、BaTiO3、(BaSr)TiO3、LiNbO3、LiTaO3、PbTiO3、(PbLa)TiO3、Pb(ZrTi)O3、(PbLa)(ZrTi)O3から成る誘電体膜であることを特徴とする前記請求項第1項に記載の誘電体膜の成膜方法。
JP15230694A 1994-07-04 1994-07-04 誘電体膜の成膜方法 Expired - Lifetime JP3597217B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP15230694A JP3597217B2 (ja) 1994-07-04 1994-07-04 誘電体膜の成膜方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP15230694A JP3597217B2 (ja) 1994-07-04 1994-07-04 誘電体膜の成膜方法

Publications (2)

Publication Number Publication Date
JPH0817764A JPH0817764A (ja) 1996-01-19
JP3597217B2 true JP3597217B2 (ja) 2004-12-02

Family

ID=15537650

Family Applications (1)

Application Number Title Priority Date Filing Date
JP15230694A Expired - Lifetime JP3597217B2 (ja) 1994-07-04 1994-07-04 誘電体膜の成膜方法

Country Status (1)

Country Link
JP (1) JP3597217B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6258655B1 (en) * 1999-03-01 2001-07-10 Micron Technology, Inc. Method for improving the resistance degradation of thin film capacitors
WO2011141994A1 (ja) 2010-05-11 2011-11-17 トヨタ自動車株式会社 内燃機関におけるegr率の特定方法及び内燃機関の制御装置

Also Published As

Publication number Publication date
JPH0817764A (ja) 1996-01-19

Similar Documents

Publication Publication Date Title
US5397446A (en) Method of forming a ferroelectric film
JPH06502967A (ja) 非結晶誘電体膜を有する電圧可変コンデンサ
Mascot et al. Very high tunability of BaSnxTi1-xO3 ferroelectric thin films deposited by sol-gel
JP3597217B2 (ja) 誘電体膜の成膜方法
JPH07263570A (ja) 誘電体装置の製造方法
JPH08213560A (ja) 強誘電体キャパシタ及びその製造方法
Kim et al. Structural and electrical properties of excess PbO doped Pb (Zr0. 52Ti0. 48) O3 thin films using rf magnetron sputtering method
JPH1093050A (ja) 薄膜キャパシタおよびその製造方法
Al-Shareef et al. Electrical properties of Pb (Zr0. 53Ti0. 47) O3 thin film capacitors with modified RuO2 bottom electrodes
Adikary et al. Dielectric dispersion and tunability of sol-gel derived Ba x Sr 1− x TiO 3 thin films
Lee et al. Low-frequency dielectric responses of barium strontium titanate thin films with conducting perovskite LaNiO3 electrode
JPH111768A (ja) 強誘電体薄膜用ターゲット、その製造方法および強誘電体薄膜
JPH0380562A (ja) 薄膜コンデンサの製造方法
JP2001189422A (ja) 薄膜キャパシタの製造方法
JP3267278B2 (ja) 半導体装置の製造方法
JPH0610926B2 (ja) 誘電体膜の製造法
JPH09153598A (ja) 誘電体薄膜素子の製造方法及び誘電体薄膜素子
US7157144B1 (en) Giant remnant polarization in laser ablated SrBi2Nb2O9 thin films on Pt/TiO2/SiO2/Si substrates
JPH0265111A (ja) 薄膜キャパシタおよびその製造方法
JPH0741944A (ja) 強誘電体薄膜の製造方法及び誘電体薄膜の製造方法
Zhang et al. Textured BST Thin Film on Silicon Substrate: Preparation and Its Applications for High Frequency Tunable Devices
Ibrahim et al. Characterization of niobium-doped lead titanate thin films
JP3286218B2 (ja) 薄膜誘電体素子
Ea-Kim et al. Growth and characterization of radio-frequency magnetron sputtered lead zirconate titanate thin films deposited on< 111> Pt electrodes
JP3089159B2 (ja) 酸化物誘電体薄膜素子の製造方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040518

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040712

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20040810

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20040908

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20070917

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100917

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130917

Year of fee payment: 9

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term