JPH02242453A - ソフトエラーの修正方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ スタティックＲＡＭからプログラム及びデータを読み出
した時に、垂直パリティチェック及び水平パリティチェ
ックの結果によってエラー修正することができるソフト
エラーの修正方法に関し、メモリ容積及びコストに影響
することなく、ソフトエラーを自動的に修正して装置の
信顛性を高めることができるソフトエラーの修正方法を
提供することを目的とし、 スタティックＲＡＭを備えた装置のスタティックＲＡＭ
に記憶されたプログラムを含むデータのソフトエラーの
修正方法であって、スタティックＲＡＭにデータを書き
込む時に、データのアドレス毎に垂直パリティビットを
付加する垂直パリティ付加手段と、装置の電源を切断し
た時に、データ毎に水平パリティキャラクタを付加する
水平パリティ付加手段と、スタティックＲＡＭからデー
タを読み取った時に、データのアドレス毎の垂直パリテ
ィチェックを行う第１のチェック手段と、第１のチェッ
ク手段のチェックでエラーの存在するアドレスが検出さ
れた時に、データの水平パリティチェックを行う第２の
チェック手段とを備え、第２のチェック手段のチェック
でエラービットが検出された時に、該当するエラーアド
レスの該当ビットを反転させる構成とする。

〔産業上の利用分野〕

本発明は、スタティックＲＡＭに記憶されたブタのソフ
トエラーの修正方法に係り、特にスタティックＲＡＭか
らデータを読み出した時に、垂直パリティチエック及び
水平パリティチェックの結果によってエラー修正するこ
とができるソフトエラーの修正方法に関するものである
。

近来、各種携帯用端末装置（ハンドベルトタミナル、ポ
ータプルターミナル等で呼ばれている）が開発、実用化
され、商品の棚卸、ルー１ヘセールス金融機関等の渉外
支援業務、或いは電気、ガスの検針業務等において普及
しつつある。

これらの装置は通常スクイツクＲＡＭが内蔵されて、制
御プログラムや入力された取引データ等が記憶され、例
えば電源にはニッケルーカドミウム電池が使用されてお
り、不使用時には電圧を下げてスタティックＲＡＭがサ
ボー１〜されているが、メモリ容量の拡大と素子の集積
度の向」二と共にソフトエラー（素子のモールド、セラ
ミックス等のパンケージ材料から発生ずるα線によるメ
モリプタの破壊）が増大する傾向にあり、装置の信頼性
の面から無視できないので、このソフトエラーを減少さ
せる方法が望まれている。

〔従来の技術〕

第５図及び第６図は金融機関等で外交員が使用するハン
ドベルトターミナル（以下装置という）の斜視図及び制
御ブロック図を例示しており、図において、装置１ばＣ
Ｐ　０２．インタフェース部３．外部装置から業務開始
前に初期ロードされるシステムプログラム、アプリケー
ションプログラム、取引マスターテーブル、及び取引デ
ータ（入力データ及び処理データ）等を記憶するスタテ
ィックＲＡＭ（以下ＳＲＡＭという）４ａ、キーボード
（以下ＫＢという）５．デイスプレィ（以下ＬＣＤとい
う）６．プリンタ部７及び垂直パリティ制御部８で構成
されている。

ＳＲＡＭ４ａは、装置１の不使用時、即ち、装置電源Ｏ
ＦＦ時には使用時の５．５〜４．５Ｖに対して４．０〜
２．０Ｖでサポートされている。

垂直パリティ制御部８は、ＳＲＡＭ４ａにプログラム及
び取引データが記憶される時に、データのアドレス毎に
垂直パリティを付加する垂直パリティ付加回路９ａと、
装置１に電ａＯＮ中の動作時に、プログラム及び取引デ
ータを読み出した時に、データのアドレス毎に垂直パリ
ティチェックを行う垂直バリティチェック回路１０ａ、
及びＲＯＭで構成され、バリティチエックでエラーの存
在するアドレスが検出された時にエラー表示指令等のエ
ラー処理のファームウェアが記憶されたエラー処理部１
１ａを備えている。

このような構成及び機能を有するので、外交員は銀行を
出る前にホストコンピュータ等の外部装置に装置１を接
続して、インクフェース部３からＳＲＡＭ４ａへプログ
ラムや取引マスターテーブルの初期ロードを行う。ロー
ドされるプログラムや取引マスターテーブルには予め垂
直パリティビットが付加されている。

かくて顧客との取引において、装置１に電源ＯＮして、
取引データをＫＢ５から入力すると、これに伴ってＳＲ
ＡＭ４ａのプログラムに基いてＣＰＵ２が対応する制御
を遂行し、入力データがＳＲＡＭ４ａに記憶されると共
にＬＣＤ６に表示され、印字指示釦の押下によってプリ
ンタ部７によって取引明細が印字出力され、顧客に渡さ
れる。このような取引データの入力処理が行われてＳＲ
ＡＭ４ａに格納され、銀行に戻った時に図示していない
データ入力装置に接続してデータを社内システムにコニ
ンＩ・リーする。

この間にＳＲＡＭ４ａに記憶されるプログラム及び取引
データには、記憶される時に垂直パリティ付加回路９ａ
によってアドレス毎に垂直パリテイビ・７１・が付加さ
れて書き込まれ、装置１に電源ＯＮ中に動作のためのプ
ログラム及び取引データをＳＲＡＭ４ａからの読み出し
た時に、垂直パリティ制御部８の垂直パリティチェック
回路１０ａによって垂直パリティチェックが行われる。

チェックでエラーが存在するアドレスが検出された時は
、エラー処理部１１ａのファームウェアによりエラーア
ドレスをＣＰＵ２に通知し、ＬＣＤ６にエラー表示され
る。

このようにして垂直パリティチェックを行ってＳＲＡＭ
４ａに格納されたプログラム及びデータのエラー検出が
行われている。このチェックはＳＲＡＭ４ａの欠陥によ
るエラー検出を目的としている。

〔発明が解決しようとする課題〕

上記従来方法によれば、垂直パリティチェックによりＳ
ＲＡＭに格納されたプログラム、及びブタのエラーを検
出しているが、ＳＲＡＭの容量の拡大と素子の集積度の
向上に伴い、素子のモールド、セラミックス等のパッケ
ージから発生するα線によってメモリデータ破壊される
ラフ１−エラーが無視できない程増加してきた、ソフト
エラーは特に電圧依存性が高く、ＳＲＡＭ電圧が１■低
下するとエラー発生率はは二指高くなるので、装置の電
源断時の電圧を落としたサポート中にエラ発生率が高く
なる。このソフトエラー自体は素子の不良ではなく、こ
れを読み取る時に垂直パリティチェックをしても無意味
である。

そこで、複数ビットを付加したパリティチェックによる
修正回路を設りる方法も考えられるが、小型、軽量、安
価を競争力とするこの種の装置ではそのような冗長ビッ
トの追加のためのメモリ素子の増加は容積、コス１−で
不利となって競争力を失う結果になり採用できないとい
う問題点がある。

本発明は、メモリ容積及びコストに影響することなく、
ソフトエラーを自動的に修正して装置の信頼性を高める
ことができるソフトエラーの修正方法を提供することを
目的としている。

〔課題を解決するための手段〕

第１図は本発明の原理ブロック図である。

図において、４はＳＲＡＭ、 ９ばＳＲＡＭ４にプログラムを含むデータを書き込む時
に、データのアドレス毎に垂直パリティビットを付加す
る垂直パリティ付加手段、１３は装置の電源を切断した
時に、データ毎に水平パリティキャラクタを付加する水
平パリティ付加手段、 １０はＳＲＡＭ４からデータを読み取った時に、データ
のアドレス毎に垂直パリティチェックを行う第１のチェ
ック手段、 １４は第１のチェック手段１０によるチェックの結果、
エラーの存在するアドレスが検出された時に、データの
水平パリティチェックを行う第２のチェック手段である
。

従って第２のチェック手段１４によるチェックの結果、
エラーの存在するヒツトが検出された時に、該当するエ
ラーアドレスの該当するビットを反転させるよ・うに構
成されている。

〔作用〕

まず、ＳＲＡＭ４にデータを書き込む時に、データのア
ドレス毎に垂直パリティイ」加手段９によって垂直パリ
ティビットを付加し、装置の電源を切断した時に、デー
タ毎に水平パリティ付加手段１３により水平パリティキ
ャラクタを付加する。

次にＳＲＡＭ４からデータを読み取った時に、第１のチ
ェック手段１０によりデータのアドレス毎に垂直パリテ
ィチェックを行い、チェックの結果、エラーの存在する
アドレスが検出された時に、第２のチェック手段１４に
よってそのデータの水平パリティチェックを行う。水平
パリティチェックでエラーの存在するビットが検出され
た時は、該当するアドレスの該当するエラービットを反
転させることにより、ＳＲＡＭ４の容積及びコス１−に
影響することなく、ソフトエラーを自動的に修正して装
置の信頼性を高めることができる。

〔実施例〕

以下本発明の一実施例を第２図〜第４図を参照して説明
する。全図を通じて同一符号は同一対象物を示す。また
第２図で第１図に対応するものは１点鎖線で囲んで示し
ている。第２図の装置１ａは従来例で説明した装置１に
本発明を適用したブロック図を示す。

図において、垂直パリティ制御部８ａは、垂直パリティ
付加回路９ａ、垂直パリティチェック回路１０ａ及び垂
直パリティチェックでエラーが存在するアドレスが検出
された時に、次に述べる水平パリティ制御部１２に水平
パリティチェックの遂行を指示するエラー処理のファー
ムウェアが記憶されたエラー処理部１１ｂを備えている
。

水平パリティ制御部１２は、水平パリティ付加回路１３
ａ１水平パリテイチエンク回路１４ａ及びエラ修正部１
５を備えている。

水平パリティ付加回路１３ａは、装置１ａの電源釦をＯ
ＦＦした時に、電源を切断させる直前に、ＳＲＡＭ４ａ
に書き込まれた取引毎のデータを１ブロツクとして、夫
々を読み出してプロ・ツク毎に水平パリティキャラクタ
を付加して、再びＳ　ＲＡ　Ｍ４ａに戻す。（第３図（
ｂ）参照〕 ここにおいて、システムプログラム及びアプリケーショ
ンプログラム、取引マスターテーブルは固定的データで
あるから夫々を１ブロツクとして予め垂直／水平パリテ
ィキャラクタが付加されている。（第３図（ａ）参照） 水平パリティチェック回路１４ａは、垂直バリティチェ
ツク回路１０ａによるチェックの結果、エラーが存在す
るアドレスが検出された時に、エラー処理部１１ｂから
の指令により、そのプログラム及び取引データの水平パ
リティチェツクを行う。

エラー修正部Ｉ５は、ＲＯＭで構成され、水平パリティ
チェック回路１４ａによる水平パリティチェックの結果
、エラーが検出された時に、該当するアドレスの該当エ
ラービットを反転させるエラー処理のファームウェアが
記憶されている。

また２ａばＣＰ　Ｕを示ず。

このような構成及び機能を有するので、第４図のフロー
ヂャ−１・により作用を説明する。

■まず、装置１ａをホストコンピュータ等の外部装置に
接続してプログラム及び取引マスターテーブルの初期ロ
ードを行う。即ち、予め垂直パリティビット及び水平パ
リティキャラクタが付加されたプログラム等が初期ロー
ドされてＳＲＡＭ４ａに格納される。　（第３図（ａ）
参照） ■かくて取引の開始で装置１ａの電源がＯＮされて操作
待ちになると、取引モードの入力で該当する取引モード
のプログラムがＳＲＡＭ４ａから読み出され、垂直パリ
ティチェック回路９ａによって垂直パリティチェックさ
れる。

■垂直パリティチェックＱこよりエラーが存在するアド
レスが検出された時は、エラー処理部１１ｂからの指令
により、水平バリティチエック回路１４ａはそのプログ
ラムの水平パリティチェックを行う。

■水平パリティチェックによりエラーが検出された時は
、エラー修正部１５により該当するアドレスのエラービ
ットを反転させてエラー修正される。

■かくて取引データ入力待ちとなり、そこで取引データ
が入力されると、垂直パリティ付加回路９ａによって垂
直パリティビットが付加され、ＳＲＡＭ４ａに格納され
ると共に、デイスプレィ６に表示され、印字指示釦の押
下によりプリンタ部７によって取引明細が印字出力され
、レジ−Ｉ・とじて顧客に渡される。

■取引が済んで、装置１ａの電源をＯＦＦにすると、Ｓ
ＲＡＭ４ａに格納された取引データが読み出され、水平
パリティ付加回路１３ａによって水平パリティキャラク
タが付加されて、再びＳＲＡＭ４ａに格納される。（第
３図（ｂ）参照） 更に次の取引時、或いは銀行に戻って取引データをホス
トコンピュータ等にエン１〜リーする時に、ＳＲＡＭ４
ａからプロゲラ１１及び取引データを読み出した時は、
■以降のフローが繰り返されて垂直及び水平パリティチ
ェックが行われ、エラーがあれば修正される。

このようにして、装置の電源をＯＦＦしてＳＲＡＭ４ａ
を低電圧でザポートしている時に、ソフトエラーが発生
し易いので、固定的なデータであるプログラドには予め
垂直パリティビット及び水平パリティギャラクタを付加
しておき、また可変的データである取引データ等の入力
データ及び処理データは電源ＯＦＦ時に水平パリティチ
ェックキャラクタを付加しておいて、電源ＯＮ中のプロ
グラム及び取引データの読出し時に、垂直及び水平パリ
ティチェックを行って、エラーが検出された時に修正す
ることにより、装置１ａを使用していない時、即ち、低
電圧でメモリザボ−１・されている時に発生率の高いソ
フトエラーを使用時に自動的に修正することができるの
で、ＳＲＡＭ４ａの容積及びコストに影響することなく
、ソフトエラーを自動的に修正して装置の信頼性を高め
ることができる。

以上の方法では取引データ等の電源ＯＮ中に発生ずるソ
フトエラーは救済できない。しかし現実にはメモリサポ
ート中のエラー率の方が遥かに高く、動作時のソフトエ
ラーの発生は無視できるので、著しい効果が得られるが
、更にＣＰＵ２ａの処理能力に余裕がある時にデータ更
新時、或いは所定時間間隔で垂直及び水平バリティチｘ
ツクを行って、エラーがあれ同様にエラー修正すればソ
フトエラーの修正能力を一層高めることができる。

上記例では、ハンドベルトターミナルの場合を説明した
が、大容量のＳＲＡＭを使用した装置に一般的に適用す
ることができ、同様の効果が得られる。

〔発明の効果］ 以上説明したように本発明によれば、ＳＲＡＭにデータ
を書き込む時に垂直パリティ付加手段によって垂直パリ
ティキャラクタを付加し、装置の電源を切断した時に、
データ毎に水平パリティキャラクタを付加しておき、Ｓ
ＲＡＭからデータを読み出した時に、垂直パリティチェ
ックを行ってエラー検出時に水平パリティビットを行う
ことＧ により、エラーが検出されたパリティビットを反転させ
て修正することができるので、低電圧でメモリザボート
されている時に発生し易いソフトエラーを自動的に修正
することができるという効果がある。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の実施例を示すブロック図、第３図は実
施例の説明図、 第４図は実施例のフローヂャ−１・、 第５図は本発明が通用されるハンドベルトターミナルを
示す斜視図、 第６図は従来例のハントベルトターミナルを示すブロッ
ク図である。 図において、 ４．４ａはＳＲＡＭ、 ９は垂直パリティ付加手段、 ９ａは垂直パリティ付加回路、 １０は第１のチェック手段、 １０ａは垂直パリティチェック回路、 １３は水平パリティ付加手段、 １３ａは水平パリティ付加回路、 １４は第２のチェック手段、 １４ａは水平パリティチェック回路を示す◇）口 會

Claims (1)

1. 【特許請求の範囲】 スタティックＲＡＭ（４）を備えた装置の該スタティッ
   クＲＡＭ（４）に記憶されたプログラムを含むデータの
   ソフトエラーの修正方法であって、前記スタティックＲ
   ＡＭ（４）に前記データを書き込む時に、該データのア
   ドレス毎に垂直パリテイビットを付加する垂直パリテイ
   付加手段（９）と、前記装置の電源を切断した時に、該
   データ毎に水平パリテイキャラクタを付加する水平パリ
   テイ付加手段（１３）と、 該スタティックＲＡＭ（４）から該データを読み取った
   時に、該データのアドレス毎の垂直パリテイチェックを
   行う第１のチェック手段（１０）と、該第１のチェック
   手段（１０）によるチェックの結果、エラーの存在する
   アドレスが検出された時に、該データの水平パリテイチ
   ェックを行う第２のチェック手段（１４）とを備え、 該第２のチェック手段（１４）によるチェックの結果、
   エラーの存在するビットが検出された時に、該当するエ
   ラーアドレスの該当するビットを反転させることを特徴
   とするソフトエラーの修正方法。