JPH02242453A - ソフトエラーの修正方法 - Google Patents
ソフトエラーの修正方法Info
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- JPH02242453A JPH02242453A JP1064243A JP6424389A JPH02242453A JP H02242453 A JPH02242453 A JP H02242453A JP 1064243 A JP1064243 A JP 1064243A JP 6424389 A JP6424389 A JP 6424389A JP H02242453 A JPH02242453 A JP H02242453A
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- OJIJEKBXJYRIBZ-UHFFFAOYSA-N cadmium nickel Chemical compound [Ni].[Cd] OJIJEKBXJYRIBZ-UHFFFAOYSA-N 0.000 description 1
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Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[概要]
スタティックRAMからプログラム及びデータを読み出
した時に、垂直パリティチェック及び水平パリティチェ
ックの結果によってエラー修正することができるソフト
エラーの修正方法に関し、メモリ容積及びコストに影響
することなく、ソフトエラーを自動的に修正して装置の
信顛性を高めることができるソフトエラーの修正方法を
提供することを目的とし、 スタティックRAMを備えた装置のスタティックRAM
に記憶されたプログラムを含むデータのソフトエラーの
修正方法であって、スタティックRAMにデータを書き
込む時に、データのアドレス毎に垂直パリティビットを
付加する垂直パリティ付加手段と、装置の電源を切断し
た時に、データ毎に水平パリティキャラクタを付加する
水平パリティ付加手段と、スタティックRAMからデー
タを読み取った時に、データのアドレス毎の垂直パリテ
ィチェックを行う第1のチェック手段と、第1のチェッ
ク手段のチェックでエラーの存在するアドレスが検出さ
れた時に、データの水平パリティチェックを行う第2の
チェック手段とを備え、第2のチェック手段のチェック
でエラービットが検出された時に、該当するエラーアド
レスの該当ビットを反転させる構成とする。
した時に、垂直パリティチェック及び水平パリティチェ
ックの結果によってエラー修正することができるソフト
エラーの修正方法に関し、メモリ容積及びコストに影響
することなく、ソフトエラーを自動的に修正して装置の
信顛性を高めることができるソフトエラーの修正方法を
提供することを目的とし、 スタティックRAMを備えた装置のスタティックRAM
に記憶されたプログラムを含むデータのソフトエラーの
修正方法であって、スタティックRAMにデータを書き
込む時に、データのアドレス毎に垂直パリティビットを
付加する垂直パリティ付加手段と、装置の電源を切断し
た時に、データ毎に水平パリティキャラクタを付加する
水平パリティ付加手段と、スタティックRAMからデー
タを読み取った時に、データのアドレス毎の垂直パリテ
ィチェックを行う第1のチェック手段と、第1のチェッ
ク手段のチェックでエラーの存在するアドレスが検出さ
れた時に、データの水平パリティチェックを行う第2の
チェック手段とを備え、第2のチェック手段のチェック
でエラービットが検出された時に、該当するエラーアド
レスの該当ビットを反転させる構成とする。
本発明は、スタティックRAMに記憶されたブタのソフ
トエラーの修正方法に係り、特にスタティックRAMか
らデータを読み出した時に、垂直パリティチエック及び
水平パリティチェックの結果によってエラー修正するこ
とができるソフトエラーの修正方法に関するものである
。
トエラーの修正方法に係り、特にスタティックRAMか
らデータを読み出した時に、垂直パリティチエック及び
水平パリティチェックの結果によってエラー修正するこ
とができるソフトエラーの修正方法に関するものである
。
近来、各種携帯用端末装置(ハンドベルトタミナル、ポ
ータプルターミナル等で呼ばれている)が開発、実用化
され、商品の棚卸、ルー1ヘセールス金融機関等の渉外
支援業務、或いは電気、ガスの検針業務等において普及
しつつある。
ータプルターミナル等で呼ばれている)が開発、実用化
され、商品の棚卸、ルー1ヘセールス金融機関等の渉外
支援業務、或いは電気、ガスの検針業務等において普及
しつつある。
これらの装置は通常スクイツクRAMが内蔵されて、制
御プログラムや入力された取引データ等が記憶され、例
えば電源にはニッケルーカドミウム電池が使用されてお
り、不使用時には電圧を下げてスタティックRAMがサ
ボー1〜されているが、メモリ容量の拡大と素子の集積
度の向」二と共にソフトエラー(素子のモールド、セラ
ミックス等のパンケージ材料から発生ずるα線によるメ
モリプタの破壊)が増大する傾向にあり、装置の信頼性
の面から無視できないので、このソフトエラーを減少さ
せる方法が望まれている。
御プログラムや入力された取引データ等が記憶され、例
えば電源にはニッケルーカドミウム電池が使用されてお
り、不使用時には電圧を下げてスタティックRAMがサ
ボー1〜されているが、メモリ容量の拡大と素子の集積
度の向」二と共にソフトエラー(素子のモールド、セラ
ミックス等のパンケージ材料から発生ずるα線によるメ
モリプタの破壊)が増大する傾向にあり、装置の信頼性
の面から無視できないので、このソフトエラーを減少さ
せる方法が望まれている。
第5図及び第6図は金融機関等で外交員が使用するハン
ドベルトターミナル(以下装置という)の斜視図及び制
御ブロック図を例示しており、図において、装置1ばC
P 02.インタフェース部3.外部装置から業務開始
前に初期ロードされるシステムプログラム、アプリケー
ションプログラム、取引マスターテーブル、及び取引デ
ータ(入力データ及び処理データ)等を記憶するスタテ
ィックRAM(以下SRAMという)4a、キーボード
(以下KBという)5.デイスプレィ(以下LCDとい
う)6.プリンタ部7及び垂直パリティ制御部8で構成
されている。
ドベルトターミナル(以下装置という)の斜視図及び制
御ブロック図を例示しており、図において、装置1ばC
P 02.インタフェース部3.外部装置から業務開始
前に初期ロードされるシステムプログラム、アプリケー
ションプログラム、取引マスターテーブル、及び取引デ
ータ(入力データ及び処理データ)等を記憶するスタテ
ィックRAM(以下SRAMという)4a、キーボード
(以下KBという)5.デイスプレィ(以下LCDとい
う)6.プリンタ部7及び垂直パリティ制御部8で構成
されている。
SRAM4aは、装置1の不使用時、即ち、装置電源O
FF時には使用時の5.5〜4.5Vに対して4.0〜
2.0Vでサポートされている。
FF時には使用時の5.5〜4.5Vに対して4.0〜
2.0Vでサポートされている。
垂直パリティ制御部8は、SRAM4aにプログラム及
び取引データが記憶される時に、データのアドレス毎に
垂直パリティを付加する垂直パリティ付加回路9aと、
装置1に電aON中の動作時に、プログラム及び取引デ
ータを読み出した時に、データのアドレス毎に垂直パリ
ティチェックを行う垂直バリティチェック回路10a、
及びROMで構成され、バリティチエックでエラーの存
在するアドレスが検出された時にエラー表示指令等のエ
ラー処理のファームウェアが記憶されたエラー処理部1
1aを備えている。
び取引データが記憶される時に、データのアドレス毎に
垂直パリティを付加する垂直パリティ付加回路9aと、
装置1に電aON中の動作時に、プログラム及び取引デ
ータを読み出した時に、データのアドレス毎に垂直パリ
ティチェックを行う垂直バリティチェック回路10a、
及びROMで構成され、バリティチエックでエラーの存
在するアドレスが検出された時にエラー表示指令等のエ
ラー処理のファームウェアが記憶されたエラー処理部1
1aを備えている。
このような構成及び機能を有するので、外交員は銀行を
出る前にホストコンピュータ等の外部装置に装置1を接
続して、インクフェース部3からSRAM4aへプログ
ラムや取引マスターテーブルの初期ロードを行う。ロー
ドされるプログラムや取引マスターテーブルには予め垂
直パリティビットが付加されている。
出る前にホストコンピュータ等の外部装置に装置1を接
続して、インクフェース部3からSRAM4aへプログ
ラムや取引マスターテーブルの初期ロードを行う。ロー
ドされるプログラムや取引マスターテーブルには予め垂
直パリティビットが付加されている。
かくて顧客との取引において、装置1に電源ONして、
取引データをKB5から入力すると、これに伴ってSR
AM4aのプログラムに基いてCPU2が対応する制御
を遂行し、入力データがSRAM4aに記憶されると共
にLCD6に表示され、印字指示釦の押下によってプリ
ンタ部7によって取引明細が印字出力され、顧客に渡さ
れる。このような取引データの入力処理が行われてSR
AM4aに格納され、銀行に戻った時に図示していない
データ入力装置に接続してデータを社内システムにコニ
ンI・リーする。
取引データをKB5から入力すると、これに伴ってSR
AM4aのプログラムに基いてCPU2が対応する制御
を遂行し、入力データがSRAM4aに記憶されると共
にLCD6に表示され、印字指示釦の押下によってプリ
ンタ部7によって取引明細が印字出力され、顧客に渡さ
れる。このような取引データの入力処理が行われてSR
AM4aに格納され、銀行に戻った時に図示していない
データ入力装置に接続してデータを社内システムにコニ
ンI・リーする。
この間にSRAM4aに記憶されるプログラム及び取引
データには、記憶される時に垂直パリティ付加回路9a
によってアドレス毎に垂直パリテイビ・71・が付加さ
れて書き込まれ、装置1に電源ON中に動作のためのプ
ログラム及び取引データをSRAM4aからの読み出し
た時に、垂直パリティ制御部8の垂直パリティチェック
回路10aによって垂直パリティチェックが行われる。
データには、記憶される時に垂直パリティ付加回路9a
によってアドレス毎に垂直パリテイビ・71・が付加さ
れて書き込まれ、装置1に電源ON中に動作のためのプ
ログラム及び取引データをSRAM4aからの読み出し
た時に、垂直パリティ制御部8の垂直パリティチェック
回路10aによって垂直パリティチェックが行われる。
チェックでエラーが存在するアドレスが検出された時は
、エラー処理部11aのファームウェアによりエラーア
ドレスをCPU2に通知し、LCD6にエラー表示され
る。
、エラー処理部11aのファームウェアによりエラーア
ドレスをCPU2に通知し、LCD6にエラー表示され
る。
このようにして垂直パリティチェックを行ってSRAM
4aに格納されたプログラム及びデータのエラー検出が
行われている。このチェックはSRAM4aの欠陥によ
るエラー検出を目的としている。
4aに格納されたプログラム及びデータのエラー検出が
行われている。このチェックはSRAM4aの欠陥によ
るエラー検出を目的としている。
上記従来方法によれば、垂直パリティチェックによりS
RAMに格納されたプログラム、及びブタのエラーを検
出しているが、SRAMの容量の拡大と素子の集積度の
向上に伴い、素子のモールド、セラミックス等のパッケ
ージから発生するα線によってメモリデータ破壊される
ラフ1−エラーが無視できない程増加してきた、ソフト
エラーは特に電圧依存性が高く、SRAM電圧が1■低
下するとエラー発生率はは二指高くなるので、装置の電
源断時の電圧を落としたサポート中にエラ発生率が高く
なる。このソフトエラー自体は素子の不良ではなく、こ
れを読み取る時に垂直パリティチェックをしても無意味
である。
RAMに格納されたプログラム、及びブタのエラーを検
出しているが、SRAMの容量の拡大と素子の集積度の
向上に伴い、素子のモールド、セラミックス等のパッケ
ージから発生するα線によってメモリデータ破壊される
ラフ1−エラーが無視できない程増加してきた、ソフト
エラーは特に電圧依存性が高く、SRAM電圧が1■低
下するとエラー発生率はは二指高くなるので、装置の電
源断時の電圧を落としたサポート中にエラ発生率が高く
なる。このソフトエラー自体は素子の不良ではなく、こ
れを読み取る時に垂直パリティチェックをしても無意味
である。
そこで、複数ビットを付加したパリティチェックによる
修正回路を設りる方法も考えられるが、小型、軽量、安
価を競争力とするこの種の装置ではそのような冗長ビッ
トの追加のためのメモリ素子の増加は容積、コス1−で
不利となって競争力を失う結果になり採用できないとい
う問題点がある。
修正回路を設りる方法も考えられるが、小型、軽量、安
価を競争力とするこの種の装置ではそのような冗長ビッ
トの追加のためのメモリ素子の増加は容積、コス1−で
不利となって競争力を失う結果になり採用できないとい
う問題点がある。
本発明は、メモリ容積及びコストに影響することなく、
ソフトエラーを自動的に修正して装置の信頼性を高める
ことができるソフトエラーの修正方法を提供することを
目的としている。
ソフトエラーを自動的に修正して装置の信頼性を高める
ことができるソフトエラーの修正方法を提供することを
目的としている。
第1図は本発明の原理ブロック図である。
図において、4はSRAM、
9ばSRAM4にプログラムを含むデータを書き込む時
に、データのアドレス毎に垂直パリティビットを付加す
る垂直パリティ付加手段、13は装置の電源を切断した
時に、データ毎に水平パリティキャラクタを付加する水
平パリティ付加手段、 10はSRAM4からデータを読み取った時に、データ
のアドレス毎に垂直パリティチェックを行う第1のチェ
ック手段、 14は第1のチェック手段10によるチェックの結果、
エラーの存在するアドレスが検出された時に、データの
水平パリティチェックを行う第2のチェック手段である
。
に、データのアドレス毎に垂直パリティビットを付加す
る垂直パリティ付加手段、13は装置の電源を切断した
時に、データ毎に水平パリティキャラクタを付加する水
平パリティ付加手段、 10はSRAM4からデータを読み取った時に、データ
のアドレス毎に垂直パリティチェックを行う第1のチェ
ック手段、 14は第1のチェック手段10によるチェックの結果、
エラーの存在するアドレスが検出された時に、データの
水平パリティチェックを行う第2のチェック手段である
。
従って第2のチェック手段14によるチェックの結果、
エラーの存在するヒツトが検出された時に、該当するエ
ラーアドレスの該当するビットを反転させるよ・うに構
成されている。
エラーの存在するヒツトが検出された時に、該当するエ
ラーアドレスの該当するビットを反転させるよ・うに構
成されている。
まず、SRAM4にデータを書き込む時に、データのア
ドレス毎に垂直パリティイ」加手段9によって垂直パリ
ティビットを付加し、装置の電源を切断した時に、デー
タ毎に水平パリティ付加手段13により水平パリティキ
ャラクタを付加する。
ドレス毎に垂直パリティイ」加手段9によって垂直パリ
ティビットを付加し、装置の電源を切断した時に、デー
タ毎に水平パリティ付加手段13により水平パリティキ
ャラクタを付加する。
次にSRAM4からデータを読み取った時に、第1のチ
ェック手段10によりデータのアドレス毎に垂直パリテ
ィチェックを行い、チェックの結果、エラーの存在する
アドレスが検出された時に、第2のチェック手段14に
よってそのデータの水平パリティチェックを行う。水平
パリティチェックでエラーの存在するビットが検出され
た時は、該当するアドレスの該当するエラービットを反
転させることにより、SRAM4の容積及びコス1−に
影響することなく、ソフトエラーを自動的に修正して装
置の信頼性を高めることができる。
ェック手段10によりデータのアドレス毎に垂直パリテ
ィチェックを行い、チェックの結果、エラーの存在する
アドレスが検出された時に、第2のチェック手段14に
よってそのデータの水平パリティチェックを行う。水平
パリティチェックでエラーの存在するビットが検出され
た時は、該当するアドレスの該当するエラービットを反
転させることにより、SRAM4の容積及びコス1−に
影響することなく、ソフトエラーを自動的に修正して装
置の信頼性を高めることができる。
以下本発明の一実施例を第2図〜第4図を参照して説明
する。全図を通じて同一符号は同一対象物を示す。また
第2図で第1図に対応するものは1点鎖線で囲んで示し
ている。第2図の装置1aは従来例で説明した装置1に
本発明を適用したブロック図を示す。
する。全図を通じて同一符号は同一対象物を示す。また
第2図で第1図に対応するものは1点鎖線で囲んで示し
ている。第2図の装置1aは従来例で説明した装置1に
本発明を適用したブロック図を示す。
図において、垂直パリティ制御部8aは、垂直パリティ
付加回路9a、垂直パリティチェック回路10a及び垂
直パリティチェックでエラーが存在するアドレスが検出
された時に、次に述べる水平パリティ制御部12に水平
パリティチェックの遂行を指示するエラー処理のファー
ムウェアが記憶されたエラー処理部11bを備えている
。
付加回路9a、垂直パリティチェック回路10a及び垂
直パリティチェックでエラーが存在するアドレスが検出
された時に、次に述べる水平パリティ制御部12に水平
パリティチェックの遂行を指示するエラー処理のファー
ムウェアが記憶されたエラー処理部11bを備えている
。
水平パリティ制御部12は、水平パリティ付加回路13
a1水平パリテイチエンク回路14a及びエラ修正部1
5を備えている。
a1水平パリテイチエンク回路14a及びエラ修正部1
5を備えている。
水平パリティ付加回路13aは、装置1aの電源釦をO
FFした時に、電源を切断させる直前に、SRAM4a
に書き込まれた取引毎のデータを1ブロツクとして、夫
々を読み出してプロ・ツク毎に水平パリティキャラクタ
を付加して、再びS RA M4aに戻す。(第3図(
b)参照〕 ここにおいて、システムプログラム及びアプリケーショ
ンプログラム、取引マスターテーブルは固定的データで
あるから夫々を1ブロツクとして予め垂直/水平パリテ
ィキャラクタが付加されている。(第3図(a)参照) 水平パリティチェック回路14aは、垂直バリティチェ
ツク回路10aによるチェックの結果、エラーが存在す
るアドレスが検出された時に、エラー処理部11bから
の指令により、そのプログラム及び取引データの水平パ
リティチェツクを行う。
FFした時に、電源を切断させる直前に、SRAM4a
に書き込まれた取引毎のデータを1ブロツクとして、夫
々を読み出してプロ・ツク毎に水平パリティキャラクタ
を付加して、再びS RA M4aに戻す。(第3図(
b)参照〕 ここにおいて、システムプログラム及びアプリケーショ
ンプログラム、取引マスターテーブルは固定的データで
あるから夫々を1ブロツクとして予め垂直/水平パリテ
ィキャラクタが付加されている。(第3図(a)参照) 水平パリティチェック回路14aは、垂直バリティチェ
ツク回路10aによるチェックの結果、エラーが存在す
るアドレスが検出された時に、エラー処理部11bから
の指令により、そのプログラム及び取引データの水平パ
リティチェツクを行う。
エラー修正部I5は、ROMで構成され、水平パリティ
チェック回路14aによる水平パリティチェックの結果
、エラーが検出された時に、該当するアドレスの該当エ
ラービットを反転させるエラー処理のファームウェアが
記憶されている。
チェック回路14aによる水平パリティチェックの結果
、エラーが検出された時に、該当するアドレスの該当エ
ラービットを反転させるエラー処理のファームウェアが
記憶されている。
また2aばCP Uを示ず。
このような構成及び機能を有するので、第4図のフロー
ヂャ−1・により作用を説明する。
ヂャ−1・により作用を説明する。
■まず、装置1aをホストコンピュータ等の外部装置に
接続してプログラム及び取引マスターテーブルの初期ロ
ードを行う。即ち、予め垂直パリティビット及び水平パ
リティキャラクタが付加されたプログラム等が初期ロー
ドされてSRAM4aに格納される。 (第3図(a)
参照) ■かくて取引の開始で装置1aの電源がONされて操作
待ちになると、取引モードの入力で該当する取引モード
のプログラムがSRAM4aから読み出され、垂直パリ
ティチェック回路9aによって垂直パリティチェックさ
れる。
接続してプログラム及び取引マスターテーブルの初期ロ
ードを行う。即ち、予め垂直パリティビット及び水平パ
リティキャラクタが付加されたプログラム等が初期ロー
ドされてSRAM4aに格納される。 (第3図(a)
参照) ■かくて取引の開始で装置1aの電源がONされて操作
待ちになると、取引モードの入力で該当する取引モード
のプログラムがSRAM4aから読み出され、垂直パリ
ティチェック回路9aによって垂直パリティチェックさ
れる。
■垂直パリティチェックQこよりエラーが存在するアド
レスが検出された時は、エラー処理部11bからの指令
により、水平バリティチエック回路14aはそのプログ
ラムの水平パリティチェックを行う。
レスが検出された時は、エラー処理部11bからの指令
により、水平バリティチエック回路14aはそのプログ
ラムの水平パリティチェックを行う。
■水平パリティチェックによりエラーが検出された時は
、エラー修正部15により該当するアドレスのエラービ
ットを反転させてエラー修正される。
、エラー修正部15により該当するアドレスのエラービ
ットを反転させてエラー修正される。
■かくて取引データ入力待ちとなり、そこで取引データ
が入力されると、垂直パリティ付加回路9aによって垂
直パリティビットが付加され、SRAM4aに格納され
ると共に、デイスプレィ6に表示され、印字指示釦の押
下によりプリンタ部7によって取引明細が印字出力され
、レジ−I・とじて顧客に渡される。
が入力されると、垂直パリティ付加回路9aによって垂
直パリティビットが付加され、SRAM4aに格納され
ると共に、デイスプレィ6に表示され、印字指示釦の押
下によりプリンタ部7によって取引明細が印字出力され
、レジ−I・とじて顧客に渡される。
■取引が済んで、装置1aの電源をOFFにすると、S
RAM4aに格納された取引データが読み出され、水平
パリティ付加回路13aによって水平パリティキャラク
タが付加されて、再びSRAM4aに格納される。(第
3図(b)参照) 更に次の取引時、或いは銀行に戻って取引データをホス
トコンピュータ等にエン1〜リーする時に、SRAM4
aからプロゲラ11及び取引データを読み出した時は、
■以降のフローが繰り返されて垂直及び水平パリティチ
ェックが行われ、エラーがあれば修正される。
RAM4aに格納された取引データが読み出され、水平
パリティ付加回路13aによって水平パリティキャラク
タが付加されて、再びSRAM4aに格納される。(第
3図(b)参照) 更に次の取引時、或いは銀行に戻って取引データをホス
トコンピュータ等にエン1〜リーする時に、SRAM4
aからプロゲラ11及び取引データを読み出した時は、
■以降のフローが繰り返されて垂直及び水平パリティチ
ェックが行われ、エラーがあれば修正される。
このようにして、装置の電源をOFFしてSRAM4a
を低電圧でザポートしている時に、ソフトエラーが発生
し易いので、固定的なデータであるプログラドには予め
垂直パリティビット及び水平パリティギャラクタを付加
しておき、また可変的データである取引データ等の入力
データ及び処理データは電源OFF時に水平パリティチ
ェックキャラクタを付加しておいて、電源ON中のプロ
グラム及び取引データの読出し時に、垂直及び水平パリ
ティチェックを行って、エラーが検出された時に修正す
ることにより、装置1aを使用していない時、即ち、低
電圧でメモリザボ−1・されている時に発生率の高いソ
フトエラーを使用時に自動的に修正することができるの
で、SRAM4aの容積及びコストに影響することなく
、ソフトエラーを自動的に修正して装置の信頼性を高め
ることができる。
を低電圧でザポートしている時に、ソフトエラーが発生
し易いので、固定的なデータであるプログラドには予め
垂直パリティビット及び水平パリティギャラクタを付加
しておき、また可変的データである取引データ等の入力
データ及び処理データは電源OFF時に水平パリティチ
ェックキャラクタを付加しておいて、電源ON中のプロ
グラム及び取引データの読出し時に、垂直及び水平パリ
ティチェックを行って、エラーが検出された時に修正す
ることにより、装置1aを使用していない時、即ち、低
電圧でメモリザボ−1・されている時に発生率の高いソ
フトエラーを使用時に自動的に修正することができるの
で、SRAM4aの容積及びコストに影響することなく
、ソフトエラーを自動的に修正して装置の信頼性を高め
ることができる。
以上の方法では取引データ等の電源ON中に発生ずるソ
フトエラーは救済できない。しかし現実にはメモリサポ
ート中のエラー率の方が遥かに高く、動作時のソフトエ
ラーの発生は無視できるので、著しい効果が得られるが
、更にCPU2aの処理能力に余裕がある時にデータ更
新時、或いは所定時間間隔で垂直及び水平バリティチx
ツクを行って、エラーがあれ同様にエラー修正すればソ
フトエラーの修正能力を一層高めることができる。
フトエラーは救済できない。しかし現実にはメモリサポ
ート中のエラー率の方が遥かに高く、動作時のソフトエ
ラーの発生は無視できるので、著しい効果が得られるが
、更にCPU2aの処理能力に余裕がある時にデータ更
新時、或いは所定時間間隔で垂直及び水平バリティチx
ツクを行って、エラーがあれ同様にエラー修正すればソ
フトエラーの修正能力を一層高めることができる。
上記例では、ハンドベルトターミナルの場合を説明した
が、大容量のSRAMを使用した装置に一般的に適用す
ることができ、同様の効果が得られる。
が、大容量のSRAMを使用した装置に一般的に適用す
ることができ、同様の効果が得られる。
〔発明の効果]
以上説明したように本発明によれば、SRAMにデータ
を書き込む時に垂直パリティ付加手段によって垂直パリ
ティキャラクタを付加し、装置の電源を切断した時に、
データ毎に水平パリティキャラクタを付加しておき、S
RAMからデータを読み出した時に、垂直パリティチェ
ックを行ってエラー検出時に水平パリティビットを行う
ことG により、エラーが検出されたパリティビットを反転させ
て修正することができるので、低電圧でメモリザボート
されている時に発生し易いソフトエラーを自動的に修正
することができるという効果がある。
を書き込む時に垂直パリティ付加手段によって垂直パリ
ティキャラクタを付加し、装置の電源を切断した時に、
データ毎に水平パリティキャラクタを付加しておき、S
RAMからデータを読み出した時に、垂直パリティチェ
ックを行ってエラー検出時に水平パリティビットを行う
ことG により、エラーが検出されたパリティビットを反転させ
て修正することができるので、低電圧でメモリザボート
されている時に発生し易いソフトエラーを自動的に修正
することができるという効果がある。
第1図は本発明の原理ブロック図、
第2図は本発明の実施例を示すブロック図、第3図は実
施例の説明図、 第4図は実施例のフローヂャ−1・、 第5図は本発明が通用されるハンドベルトターミナルを
示す斜視図、 第6図は従来例のハントベルトターミナルを示すブロッ
ク図である。 図において、 4.4aはSRAM、 9は垂直パリティ付加手段、 9aは垂直パリティ付加回路、 10は第1のチェック手段、 10aは垂直パリティチェック回路、 13は水平パリティ付加手段、 13aは水平パリティ付加回路、 14は第2のチェック手段、 14aは水平パリティチェック回路を示す◇)口 會
施例の説明図、 第4図は実施例のフローヂャ−1・、 第5図は本発明が通用されるハンドベルトターミナルを
示す斜視図、 第6図は従来例のハントベルトターミナルを示すブロッ
ク図である。 図において、 4.4aはSRAM、 9は垂直パリティ付加手段、 9aは垂直パリティ付加回路、 10は第1のチェック手段、 10aは垂直パリティチェック回路、 13は水平パリティ付加手段、 13aは水平パリティ付加回路、 14は第2のチェック手段、 14aは水平パリティチェック回路を示す◇)口 會
Claims (1)
- 【特許請求の範囲】 スタティックRAM(4)を備えた装置の該スタティッ
クRAM(4)に記憶されたプログラムを含むデータの
ソフトエラーの修正方法であって、前記スタティックR
AM(4)に前記データを書き込む時に、該データのア
ドレス毎に垂直パリテイビットを付加する垂直パリテイ
付加手段(9)と、前記装置の電源を切断した時に、該
データ毎に水平パリテイキャラクタを付加する水平パリ
テイ付加手段(13)と、 該スタティックRAM(4)から該データを読み取った
時に、該データのアドレス毎の垂直パリテイチェックを
行う第1のチェック手段(10)と、該第1のチェック
手段(10)によるチェックの結果、エラーの存在する
アドレスが検出された時に、該データの水平パリテイチ
ェックを行う第2のチェック手段(14)とを備え、 該第2のチェック手段(14)によるチェックの結果、
エラーの存在するビットが検出された時に、該当するエ
ラーアドレスの該当するビットを反転させることを特徴
とするソフトエラーの修正方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1064243A JPH02242453A (ja) | 1989-03-16 | 1989-03-16 | ソフトエラーの修正方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1064243A JPH02242453A (ja) | 1989-03-16 | 1989-03-16 | ソフトエラーの修正方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02242453A true JPH02242453A (ja) | 1990-09-26 |
Family
ID=13252512
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1064243A Pending JPH02242453A (ja) | 1989-03-16 | 1989-03-16 | ソフトエラーの修正方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02242453A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0816488A (ja) * | 1994-06-29 | 1996-01-19 | Nec Corp | 電子ディスク装置 |
US5546410A (en) * | 1993-08-03 | 1996-08-13 | Nec Corporation | Semiconductor memory device with error self-correction system starting parity bit generation/error correction sequences only when increase of error rate is forecasted |
-
1989
- 1989-03-16 JP JP1064243A patent/JPH02242453A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5546410A (en) * | 1993-08-03 | 1996-08-13 | Nec Corporation | Semiconductor memory device with error self-correction system starting parity bit generation/error correction sequences only when increase of error rate is forecasted |
JPH0816488A (ja) * | 1994-06-29 | 1996-01-19 | Nec Corp | 電子ディスク装置 |
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