JPH08153677A - Soi型半導体集積回路の作製方法 - Google Patents
Soi型半導体集積回路の作製方法Info
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Abstract
用いた半導体集積回路を形成する方法を提供する。 【構成】 単結晶シリコンウェハー上にシード開孔部を
有する酸化珪素を主成分とする絶縁層を設け、その上に
非単結晶シリコン膜を成膜する。そして、ストリップヒ
ーター等を走査させることにより、シード開孔部より非
単結晶シリコン膜を溶融させることにより、実質的に単
結晶のシリコン膜とする。この単結晶膜をもちいてデバ
イスを形成したのち、デバイス表面にガラス基板等を張
り合わせる。その後、基板をClF3 等のフッ化ハロゲ
ン雰囲気に置くことにより、シリコン基板をエッチング
する。フッ化ハロゲンによるエッチングの前に、シリコ
ン基板を研磨することにより、10〜100μm程度ま
で薄くしておいてもよい。フッ化ハロゲンはシリコンと
酸化珪素のエッチング選択比が大きく、酸化珪素はほと
んどエッチングしないので、酸化珪素をオーバーエッチ
ングして、素子を破壊する戸がなく、よって、歩留り良
く、特性の良い集積回路をガラス基板上に作製できる。
Description
n On Insulator)型半導体集積回路の作
製方法に関する。
求されるようになると、従来のようにシリコン基板上に
形成した回路では、基板と回路との間の寄生容量が問題
となった。そのため、基板を絶縁物とすることにより、
このような寄生容量が生じないようにしたデバイス、す
なわち、Silicon On Insulator
(SOI)型の集積回路が提唱された。
る。第1はサファイヤ、スピネル、石英等の耐熱性の高
い絶縁性基板上に非単結晶シリコン薄膜を形成し、これ
を熱アニール等により結晶化させて得られるシリコン膜
を用いて回路を構成する方法である。この方法では、基
板としてサファイヤやスピネル等のシリコン結晶と結晶
構造・格子定数の似ているものを用いるとシリコン膜が
ヘテロエピタキシャル成長して、単結晶膜となる。しか
し、サファイヤやスピネルの基板は高価で大面積のもの
が得られないという課題があり、量産化は難しかった。
一方、より安価な石英の場合には多結晶膜しか得られな
かった。さらに安価なガラス材料では、プロセス温度に
耐えられないという問題を有していた。
体集積回路を形成したのち、デバイス面を絶縁性基板に
接着し、単結晶シリコン基板の裏面を機械的研磨、ドラ
イエッチング法等の手段でエッチングする方法である。
この方法ではデバイス作製プロセスが完了したのち、回
路を絶縁性基板に移すので、絶縁性基板の結晶性や耐熱
性はほとんど問題なく、しかも、実質的に単結晶のシリ
コンデバイスを構成できる。(J.P.Salemo
他:SID International Sympo
sium,Digest of Technical
Papers,May 1992,pp63−66)
ン基板上に一部に開孔部(これをシード開孔部という)
を設けた酸化珪素層と多結晶シリコン膜を成膜した基板
を作製し、これをゾーンメルト法によって多結晶シリコ
ン膜を溶融させ、該開孔部より、単結晶シリコン基板を
シードとして多結晶シリコン膜を単結晶化させ、これを
デバイスに用いることを報告している。この場合、素子
の形成されている層と単結晶シリコン基板の間に酸化珪
素層が存在し、デバイス上面を絶縁性基板に接着したの
ちの、単結晶シリコン基板のエッチングの際にデバイス
を破壊する危険が低下した。
方法の最大の問題点は単結晶シリコン基板のエッチング
にあり、上記の方法で量産するのに十分な歩留りが達成
されたわけではない。通常、単結晶シリコン基板のエッ
チングは2段階に分けておこなわれた。最初に機械的な
研磨方法でエッチングされ、その次に、プラズマを用い
たドライエッチング法により、残りの単結晶シリコン基
板がエッチングされた。研磨の段階では単結晶シリコン
基板の厚さは10μm以下とすることが望ましいが、そ
の理由は後述する。
は酸化珪素とシリコンのエッチングの選択比がせいぜい
1:10程度の低い値であるということである。仮に単
結晶シリコン基板が10μmだとすると、ドライエッチ
ングでシリコン基板をエッチングしている際に、エッチ
ングの不均一性が重なって、3μm程度の凹凸が生じる
ものであり、このため、完全に単結晶シリコン基板をエ
ッチングするには場所によっては酸化珪素を0.5μm
もオーバーエッチングすることとなる。そして、このよ
うなオーバーエッチングは確率的なものであるので、場
所によっては1μm以上もエッチングされ、そのため、
回路全体が不良となることもあった。
ロセスの前に単結晶シリコン基板を10μm以下にまで
薄くておくか、酸化珪素層を2μm以上に厚くするか、
いずれかの方法を採用する必要があるのである。しか
し、前者の方法を採用すると、研磨工程において、デバ
イスに機械的なダメージが付与される可能性が強まる。
一方、後者の方法では、酸化珪素層が単結晶シリコン基
板から剥離しやすくなることが最大の問題で、また、後
述するように液晶ディスプレー等のデバイスにおいて
は、対向電極との間隔が拡がるため素子を動作させる上
で障害となる。
てゆくにしたがって、基板の絶縁性が高まり、帯電によ
る静電破壊等も生じた。本発明はこのような諸問題に鑑
みてなされたものであり、実質的にプラズマを用いず
に、単結晶シリコン基板を選択的にエッチングすること
により、SOI型集積回路の製造歩留りを向上させるこ
とを課題とする。
コン基板フッ化ハロゲン、すなわち、化学式XFn (X
はフッ素以外のハロゲン、nは整数)で示される物質
(例えば、ClF、ClF3 、BrF、BrF3 、I
F、IF3 等)を含む雰囲気でエッチングをおこなうこ
とによって、上記の問題を解決する。
層を形成する工程 (2)前記酸化珪素上に非単結晶シリコン被膜を形成す
る工程 (3)前記非単結晶シリコン被膜を、単結晶シリコン基
板をシードとして結晶化させる工程 (4)前記工程により結晶化したシリコン膜を用いて半
導体集積回路を形成する工程 (5)前記半導体集積回路の上面に絶縁基板を接着する
工程 (6)前記基板をフッ化ハロゲンを有する非プラズマ雰
囲気に放置することにより、前記単結晶シリコン基板を
エッチングする工程を有する。
もエッチングするが、酸化珪素は全くエッチングしない
という特徴を有する。このため、単結晶シリコン基板上
の酸化珪素層がエッチングされて、素子がダメージを受
ける可能性はほとんどない。本発明においては、基板を
特に研磨することなく、フッ化ハロゲンによるエッチン
グのみでもSOI型半導体集積回路を得ることができ
る。しかし、研磨によって、単結晶シリコン基板をある
程度薄くする場合でも、上記の(4)と工程(5)の間
に、単結晶シリコン基板を10〜100μmの厚さに研
磨すれば十分である。このため、研磨の際に素子を破壊
することがなくなる。
られていないのであるが、工程(3)と工程(4)の間
に、工程(3)によって結晶化したシリコン膜のうち、
シード開孔部を酸化しておけば、エッチングが酸化珪素
層より上に進行することがないので、歩留り向上に寄与
する。本発明では、絶縁性基板としてはコーニング70
59に代表される無アルカリ−硼珪酸ガラス、コーニン
グ1737に代表される無アルカリ−アルミナ珪酸ガラ
ス等のガラス材料や、各種プラスチック材料を落ちいて
もよい。テフロン系の材料はフッ化ハロゲンによってエ
ッチングされることはないが、その他の材料ではエッチ
ングされる危険もあるため、表面を酸化珪素やテフロン
でコーティングすると良い。
外光もしくはレーザー光)が照射されている面でより進
行するという特徴を有する。そこで、単結晶シリコン基
板側に光を照射すれば、光の照射されていない絶縁性基
板のエッチング速度よりも単結晶シリコン基板のエッチ
ング速度を速くすることができ、結果とて、絶縁性基板
へのダメージを低減することもできる。同様な効果はイ
オンや電子線を照射しても得られる。
OI型半導体集積回路を用いて作製した液晶ディスプレ
ー用アクティブマトリクスに関する。図1は単結晶シリ
コン基板上のウェハープロセスを、図2はSOI形成プ
ロセスを、また、図3は完成した液晶ディスプレーのそ
れぞれ断面図を示す。(図1(A)) 単結晶シリコン基板(厚さ0.3mm)11上に厚さ2
000〜5000Åの酸化珪素膜12を熱CVD法によ
って成膜し、これにシード開孔部13を形成した。さら
に、厚さ300〜1000Åの多結晶シリコン膜14を
熱CVD法によって成膜した。
多結晶シリコン膜14を加熱・溶融させた。この際、線
状のストリップヒーター15をシード開孔部13から移
動させることにより、溶融シリコン領域16が移動し、
その結果、単結晶シリコン基板11をシードとして実質
的に単結晶(積層欠陥は存在するが、10μm以上のレ
ンジで見れば、単結晶であるという意味)のシリコン膜
17を形成した。(図1(B))
コン膜17を選択熱酸化して、素子分離のための絶縁物
18、19を形成した。この際には、シード開孔部13
をも完全に酸化するようにしたため、単結晶シリコン膜
17と単結晶シリコン基板11とは酸化珪素19によっ
て断絶された。その後、熱酸化によってゲイト絶縁膜2
1を形成した。以上の工程により、他と分離されたシリ
コン領域20が形成された。(図1(C))
用いて、半導体集積回路、ここではアクティブマトリク
ス回路を形成した。すなわち、多結晶シリコンのゲイト
電極・配線22、23、24を形成し、これをマスクと
してイオン注入をおこない、熱アニールによる再結晶化
を経て、ソース25、ドレイン26を形成した。そし
て、層間絶縁物27を堆積し、これにコンタクトホール
を形成して、ソース電極・配線28および保持容量電極
・配線29をソース25、ゲイト配線24に形成した。
最後に窒化珪素のパッシベーション膜31を成膜した。
ここで、ドレイン26と保持容量電極・配線29の間の
領域30には層間絶縁物とゲイト絶縁膜を誘電体とする
静電容量が構成されている。(図1(D))
た。もちろん、図1に示されたような簡単な構造だけで
はなく、他の構造を形成してもよい。例えば、アクティ
ブマトリクス回路だけでなく、それを駆動するための周
辺ドライバー回路や、より高度な情報処理回路を形成す
ると、ディスプレーの付加価値をより高めることができ
る。次にデバイス上面にガラス基板(コーニング705
9)32を接着した。接着剤兼封止材33としてはエポ
キシ系樹脂を用いた。(図2(A))
なった。エッチングは以下のようにおこなった。まず、
基板11を立てて、石英管に設置した。そして、石英管
を1〜10torrに排気し、窒素とClF3 の混合気
体を流した。窒素、ClF3とも流量は500sccm
とし、エッチングを開始した。エッチングの途中(0.
2mm程度のエッチングが進行した段階)の状態では単
結晶シリコン基板11がエッチングされ、その表面34
はドライエッチングの場合と同様に最大で20μmもの
凹凸が生じていた。(図2(B))
全ての単結晶シリコン基板をエッチングした。エッチン
グは全て酸化珪素層12の表面で停止したので、非常に
フラットな表面35が得られた。本エッチング工程は5
0時間もかかるが、同時に多量の基板を処理できるの
で、量産性の低下は引き起こされない。このようにし
て、アクティブマトリクス側基板を作製した。トランジ
スタを保護するためには、さらに、酸化珪素層12の表
面に窒化珪素等によってパッシベーション膜を形成して
もよい。(図2(C))
(インディウム錫酸化物)膜37を形成したガラス基板
(コーニング7059)36(対向基板)を作製し、対
向基板およびアクティブマトリクス側基板表面にラビン
グ処理して、これらを対向させ、間に液晶38を注入し
た液晶ディスプレーを完成させた。
板の画素電極として、トランジスタのドレイン26をそ
のまま用いた。これは、単結晶の極めて薄いシリコン膜
が光学的に透明であるという性質を利用したものであ
る。(図3) 本実施例では、アクティブマトリクス側の画素電極(=
ドレイン26)と液晶表面までの距離は酸化珪素層12
の厚さ2000〜5000Å(あるいはこれにパッシベ
ーション用窒化珪素膜を加えたもの)であるので、液晶
の駆動には何ら問題とならなかった。
路を歩留り良く作製することができた。特に本発明では
単結晶シリコン基板をエッチングする際にプラズマを用
いないので、回路の製造歩留りを向上させるだけでな
く、信頼性をも向上させることができた。上記実施例で
は、半導体集積回路としてアクティブマトリクス回路の
例を示したが、メモリー回路やCPU等をも同様に作製
することができる。このように本発明は工業上、有益な
発明である。
(断面図)を示す。
図)を示す。
(断面図)を示す。
Claims (4)
- 【請求項1】 (1)単結晶シリコン基板上に酸化珪素
を主成分とする層を形成する工程と、 (2)前記酸化珪素上に非単結晶シリコン被膜を形成す
る工程と、 (3)前記非単結晶シリコン被膜を、単結晶シリコン基
板をシードとして結晶化させる工程と、 (4)前記工程により結晶化したシリコン膜を用いて半
導体集積回路を形成する工程と、 (5)前記半導体集積回路の上面に絶縁基板を接着する
工程と、 (6)前記基板をフッ化ハロゲンを有する非プラズマ雰
囲気に放置することにより、前記単結晶シリコン基板を
エッチングする工程と、を有することを特徴とするSO
I型半導体集積回路の作製方法。 - 【請求項2】 請求項1において、フッ化ハロゲンは、
ClF、ClF3 、BrF、BrF3 、IF、IF3 の
いずれかであることを特徴とするSOI型半導体集積回
路の作製方法。 - 【請求項3】 請求項1において、工程(4)と工程
(5)の間に、単結晶シリコン基板を研磨することによ
り10〜100μmの厚さに成形する工程を有すること
を特徴とするSOI型半導体集積回路の作製方法。 - 【請求項4】 請求項1において、工程(3)と工程
(4)の間に、工程(3)によって結晶化したシリコン
膜のうち、シード開孔部を酸化する工程を有することを
特徴とするSOI型半導体集積回路の作製方法。
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