JPH08149418A - Synchronizing signal detector for disk reproducing device - Google Patents
Synchronizing signal detector for disk reproducing deviceInfo
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- JPH08149418A JPH08149418A JP6311092A JP31109294A JPH08149418A JP H08149418 A JPH08149418 A JP H08149418A JP 6311092 A JP6311092 A JP 6311092A JP 31109294 A JP31109294 A JP 31109294A JP H08149418 A JPH08149418 A JP H08149418A
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- synchronization signal
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- Signal Processing For Digital Recording And Reproducing (AREA)
- Synchronizing For Television (AREA)
- Television Signal Processing For Recording (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】この発明は、ディスク再生装置に
設けられる同期信号検出装置、特に、同期信号が欠落し
た場合に、その補償のための装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a sync signal detecting device provided in a disk reproducing device, and more particularly to a device for compensating for a missing sync signal.
【0002】[0002]
【従来の技術】光ディスク例えば記録可能な光ディスク
では、1セクタ毎にセクタ同期信号およびアドレスがデ
ィスク上にプリフォーマットされている。このセクタ同
期信号およびアドレスを再生することによって、ディス
クに対してデータを記録し、ディスクからデータを再生
する。セクタ同期信号の特定のビットパターンを再生信
号中から検出し、検出出力を再生同期信号として使用す
る。この再生同期信号によって、ディスク上の記録開始
位置を規定できる。2. Description of the Related Art In an optical disk such as a recordable optical disk, a sector synchronization signal and an address are preformatted on the disk for each sector. By reproducing the sector synchronization signal and the address, data is recorded on the disc and the data is reproduced from the disc. A specific bit pattern of the sector synchronization signal is detected from the reproduction signal, and the detected output is used as the reproduction synchronization signal. The recording start position on the disc can be defined by the reproduction synchronization signal.
【0003】ディスクの傷等によって、再生信号が消失
したり、再生信号にエラーが発生すると、セクタ同期信
号を検出できず、セクタ同期信号の欠落が生じる場合が
ある。この場合には、欠落したセクタ同期信号を補償
(補間あるいは内挿とも称される)する必要がある。従
来では、図12に示すように、16ビットのカウンタ3
とデコーダ51とによって、1セクタのデータ数をNビ
ットとする時に、N個のクロック(再生信号と同期した
ビットクロックの周波数)をカウントすると一巡するカ
ウント装置52によって、補償用の疑似同期信号DT´
を生成し、このDT´によって欠落したセクタ同期信号
を補間している。When the reproduction signal disappears or an error occurs in the reproduction signal due to a scratch on the disk, the sector synchronization signal cannot be detected and the sector synchronization signal may be lost. In this case, it is necessary to compensate (also called interpolation or interpolation) the missing sector synchronization signal. Conventionally, as shown in FIG. 12, a 16-bit counter 3
When the number of data in one sector is set to N bits by the decoder 51 and the decoder 51, a counter device 52 that counts N clocks (frequency of a bit clock synchronized with the reproduction signal) makes one round, and a pseudo synchronization signal DT for compensation ´
Is generated, and the missing sector synchronization signal is interpolated by this DT '.
【0004】すなわち、入力端子1に再生信号から検出
された同期信号SYNCが供給され、16ビットカウン
タ3が入力同期信号SYNCとデコーダ51の出力DT
´とが供給される合成回路6の出力信号でクリアされ、
入力同期信号SYNCと出力DT´が供給される合成回
路8から出力端子2に出力同期信号WSYNCが取り出
される。That is, the synchronizing signal SYNC detected from the reproduced signal is supplied to the input terminal 1, and the 16-bit counter 3 outputs the input synchronizing signal SYNC and the output DT of the decoder 51.
Is cleared by the output signal of the synthesis circuit 6 supplied with
The output synchronizing signal WSYNC is taken out to the output terminal 2 from the combining circuit 8 to which the input synchronizing signal SYNC and the output DT 'are supplied.
【0005】上述の構成において、合成回路6および8
は、先行して入力されたものを優先的に出力する構成と
されている。従って、図13に示すように、入力同期信
号SYNCに対して、デコーダ51の出力DT´が同
時、あるいは若干遅れて発生する時には、入力同期信号
SYNCによりカウンタ3がクリアされ、入力同期信号
SYNCが出力同期信号WSYNCとして出力される。In the above structure, the synthesis circuits 6 and 8
Is configured to preferentially output what was input in advance. Therefore, as shown in FIG. 13, when the output DT 'of the decoder 51 occurs at the same time as or slightly behind the input synchronization signal SYNC, the counter 3 is cleared by the input synchronization signal SYNC and the input synchronization signal SYNC is It is output as the output synchronization signal WSYNC.
【0006】[0006]
【発明が解決しようとする課題】カウンタ3がカウント
するクロックは、再生信号と同期するように、PLLで
形成されるが、PLLの性能や、トラックジャンプや、
回転ムラなどの外乱により完全に同期することができ
ず、クロックが時間的な揺らぎ(ジッター)を有してい
る。その結果、クロックをN個カウントした時に発生す
る出力DT´と入力同期信号SYNCとの間に位相ずれ
が生じる。例えばクロックの周波数が再生信号のビット
クロックの周波数よりも若干高く、図14に示すよう
に、入力同期信号SYNCのタイミングよりもデコーダ
51の出力DT´のタイミングが早いときには、DT´
によってカウンタ3がクリアされ、DT´が出力同期信
号WSYNCとして出力される。The clock counted by the counter 3 is formed by the PLL so as to be synchronized with the reproduction signal. However, the performance of the PLL, track jump, and
The clock cannot be perfectly synchronized due to disturbances such as uneven rotation, and the clock has temporal fluctuation (jitter). As a result, a phase shift occurs between the output DT 'and the input synchronization signal SYNC which are generated when N clocks are counted. For example, when the frequency of the clock is slightly higher than the frequency of the bit clock of the reproduction signal and the timing of the output DT 'of the decoder 51 is earlier than the timing of the input synchronization signal SYNC, as shown in FIG. 14, DT'.
Then, the counter 3 is cleared and DT 'is output as the output synchronization signal WSYNC.
【0007】このように、検出された本来の同期信号S
YNCが欠落してないにもかかわらず、無視されるため
に、出力同期信号WSYNCに基づいて、記録処理のタ
イミングを規定すると、記録するべき箇所と実際に記録
される箇所とのずれがディスク上に生じる。このずれを
吸収するために、フォーマット上で、記録されるデータ
単位(クラスターと称される)の間にギャップを規定し
ていた。ギャップが長いことは、記録密度の低下を招く
ので、なるべく短いことが好ましい。In this way, the detected original synchronization signal S
Even if YNC is not missing, it is ignored. Therefore, if the timing of the recording process is defined based on the output synchronization signal WSYNC, the discrepancy between the portion to be recorded and the portion to be actually recorded is on the disc. Occurs in In order to absorb this shift, a gap is defined between recorded data units (called clusters) in the format. Since a long gap leads to a decrease in recording density, it is preferable that the gap is as short as possible.
【0008】従って、この発明の目的は、検出された同
期信号と生成された補償用の同期信号との間の多少の時
間的なずれを許容して、検出された同期信号をなるべく
出力できるディスク再生装置の同期信号検出装置を提供
することにある。Therefore, an object of the present invention is to allow the detected sync signal to be outputted as much as possible while allowing a slight time difference between the detected sync signal and the generated sync signal for compensation. An object of the present invention is to provide a sync signal detecting device for a reproducing device.
【0009】[0009]
【課題を解決するための手段】この発明は、記録/再生
されるデータのN毎に同期信号が付加されたディジタル
信号が記録されたディスクの再生装置の同期信号検出装
置において、再生信号から同期信号を検出する同期信号
検出回路と、再生信号と同期したクロックをカウント
し、同期信号検出回路からの入力同期信号によりリセッ
トされ、N+K(Kは、任意の自然数)クロックで一巡
するカウント装置と、入力同期信号が欠落する時に、N
+K毎のタイミングでカウント装置が発生する信号によ
り欠落した入力同期信号を補間するための回路とからな
ることを特徴とするディスク再生装置の同期信号検出装
置である。SUMMARY OF THE INVENTION According to the present invention, in a sync signal detecting apparatus for a disk reproducing apparatus in which a digital signal to which a synchronizing signal is added for every N of data to be recorded / reproduced is recorded, synchronization is performed from the reproduced signal. A synchronization signal detection circuit for detecting a signal, a counting device for counting a clock synchronized with the reproduction signal, reset by an input synchronization signal from the synchronization signal detection circuit, and making a round with N + K (K is an arbitrary natural number) clocks, When the input sync signal is missing, N
And a circuit for interpolating an input synchronizing signal missing due to a signal generated by a counting device at a timing of every + K, which is a synchronizing signal detecting device for a disc reproducing apparatus.
【0010】[0010]
【作用】入力同期信号SYNCによりカウント装置がク
リアされ、N+Kのクロックをカウントすると、出力信
号DTを発生する。入力同期信号SYNCと出力信号D
Tとの合成した出力でカウント装置がクリアされる。従
って、同期信号に欠陥がない通常動作では、カウント装
置が入力同期信号SYNCでクリアされる。入力同期信
号SYNCがKクロック遅延されて、遅延されたSYN
Cと信号DTとが合成回路に供給され、合成回路から出
力同期信号WSYNCが得られる。通常動作時に、クロ
ックがジッタを有していても、Kクロックによりこのジ
ッタが吸収され、入力同期信号SYNCが出力される。The counter is cleared by the input synchronizing signal SYNC, and when the N + K clocks are counted, the output signal DT is generated. Input sync signal SYNC and output signal D
The output combined with T clears the counting device. Therefore, in the normal operation in which there is no defect in the synchronizing signal, the counting device is cleared by the input synchronizing signal SYNC. The input sync signal SYNC is delayed by K clocks, and the delayed SYNC
C and the signal DT are supplied to the synthesizing circuit, and the output synchronizing signal WSYNC is obtained from the synthesizing circuit. During normal operation, even if the clock has jitter, the K clock absorbs this jitter and outputs the input synchronization signal SYNC.
【0011】[0011]
【実施例】以下、この発明の一実施例について図面を参
照して説明する。図1は、この発明による同期信号検出
装置の基本的な構成を示す。1で示す入力端子からは、
ディスクを読み取った信号から検出された入力同期信号
SYNCが供給される。3は、読み取り信号から抽出さ
れたクロックをカウントする16ビットのカウンタであ
り、4は、カウンタ3のカウント値が供給されるデコー
ダである。カウンタ3およびデコーダ4が(N+K)回
で一巡するカウント装置5を構成する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 shows a basic configuration of a synchronizing signal detecting device according to the present invention. From the input terminal shown by 1,
An input synchronization signal SYNC detected from the signal read from the disc is supplied. Reference numeral 3 is a 16-bit counter that counts the clock extracted from the read signal, and reference numeral 4 is a decoder to which the count value of the counter 3 is supplied. The counter 3 and the decoder 4 constitute a counting device 5 that makes a cycle of (N + K) times.
【0012】入力同期信号SYNCとカウント装置5
(デコーダ4)の出力DTとが合成回路6に供給され、
合成回路6の出力によりカウンタ3がクリアされる。ま
た、入力同期信号SYNCがK段のシフトレジスタ7に
供給され、シフトレジスタ7によりKクロック遅延され
た信号が合成回路8に供給され、デコーダ4の出力DT
と合成される。合成回路8から出力端子2に出力同期信
号WSYNCが取り出される。合成回路6および8は、
時間的に先に入力されたものを優先して出力する。Input synchronization signal SYNC and counting device 5
The output DT of (decoder 4) is supplied to the synthesis circuit 6,
The output of the synthesis circuit 6 clears the counter 3. Further, the input synchronization signal SYNC is supplied to the K-stage shift register 7, the signal delayed by K clocks by the shift register 7 is supplied to the combining circuit 8, and the output DT of the decoder 4 is supplied.
Is synthesized with The output synchronizing signal WSYNC is taken out from the synthesizing circuit 8 to the output terminal 2. The synthesis circuits 6 and 8 are
The one input earlier in time is given priority and output.
【0013】図2に示すように、カウンタ3がカウント
するクロックの精度が高い場合には、出力DTが発生す
る前に入力同期信号SYNCがカウンタ3をクリアし、
出力同期信号WSYNCとして出力される。デコーダ4
は、Kクロック前でクリアされるので、DTが出力され
ない。また、図3に示すように、カウント装置5がカウ
ントするクロックがジッタを持つために、出力DTが発
生するタイミングが早くなる場合、言い換えると、入力
同期信号SYNCがDTに対して若干遅れた場合、入力
同期信号SYNCとDTとの位相差がKクロック以内で
あれば、カウンタ3が入力同期信号SYNCでクリアさ
れる。従って、図2の動作と同様に、デコーダ4から出
力DTが発生せず、シフトレジスタ7を介された入力同
期信号SYNCが出力同期信号WSYNCとして出力さ
れる。図2および図3において、破線の間隔は、クロッ
クのタイミングを表す。従って、ここでは、K=1(ク
ロック)としている。As shown in FIG. 2, when the accuracy of the clock counted by the counter 3 is high, the input synchronization signal SYNC clears the counter 3 before the output DT is generated.
It is output as the output synchronization signal WSYNC. Decoder 4
Is cleared before K clocks, so DT is not output. Further, as shown in FIG. 3, when the timing at which the output DT is generated is earlier because the clock counted by the counting device 5 has jitter, in other words, when the input synchronization signal SYNC is slightly behind the DT. If the phase difference between the input synchronization signal SYNC and DT is within K clocks, the counter 3 is cleared by the input synchronization signal SYNC. Therefore, similarly to the operation of FIG. 2, the output DT is not generated from the decoder 4, and the input synchronization signal SYNC that has passed through the shift register 7 is output as the output synchronization signal WSYNC. 2 and 3, the broken line intervals represent clock timings. Therefore, here, K = 1 (clock).
【0014】若し、クロックの持つジッタが大きく、入
力同期信号SYNCよりも、Kクロックを越える位相、
早くカウント装置5がDTを発生するときには、カウン
タ3が信号DTでクリアされ、また、信号DTが出力同
期信号WSYNCとして取り出される。さらに、入力同
期信号SYNCが欠落した場合にも、信号DTが出力同
期信号WSYNCとして採用される。Kの値は、任意に
選べるが、Kを大きくすることは、同期がはずれている
程度が大きいことを許容することになる。従って、実際
には、Kは、1クロックあるいは2クロック程度に選定
される。If the clock has a large jitter and the phase exceeds K clocks as compared with the input synchronizing signal SYNC,
When the counting device 5 quickly generates DT, the counter 3 is cleared by the signal DT, and the signal DT is taken out as the output synchronization signal WSYNC. Further, even when the input synchronization signal SYNC is missing, the signal DT is adopted as the output synchronization signal WSYNC. Although the value of K can be arbitrarily selected, increasing K allows a large degree of synchronization loss. Therefore, in practice, K is selected to be about 1 clock or 2 clocks.
【0015】この発明の一実施例についてより具体的に
説明する。図4において、11が例えばCLV(線速度
一定)方式の記録可能な光学式のディスク例えば光磁気
ディスクである。この発明は、CAV(角速度一定)、
ゾーンCAV(ゾーン毎にデータレートを可変するも
の)等の方式のディスクに対しても適用できる。An embodiment of the present invention will be described more specifically. In FIG. 4, reference numeral 11 denotes a recordable optical disc such as a CLV (constant linear velocity) system, such as a magneto-optical disc. This invention is a CAV (constant angular velocity),
It can also be applied to a disc of a system such as zone CAV (variable data rate for each zone).
【0016】ディスク11は、スピンドルモータ12に
より回転され、光学式のピックアップ13によって、デ
ィスク11にディジタルデータ(ディジタルオーディオ
データ、ディジタルビデオデータ、MPEG方式のビデ
オおよびオーディオデータ等)が記録/再生される。図
示しないが、スピンドルモータ12に対する制御回路が
設けられ、また、ディスク11の径方向において、ピッ
クアップ13が移動できるように、ディスク11あるい
はピックアップ13を移動させる機構が設けられてい
る。The disk 11 is rotated by a spindle motor 12, and an optical pickup 13 records / reproduces digital data (digital audio data, digital video data, MPEG type video and audio data, etc.) on the disk 11. . Although not shown, a control circuit for the spindle motor 12 is provided, and a mechanism for moving the disc 11 or the pickup 13 is provided so that the pickup 13 can move in the radial direction of the disc 11.
【0017】ディスク11上には、図5および図6に示
すように、ディスク基板を射出成形する工程において、
渦巻き状にプリグルーブGが形成されている。プリグル
ーブGのランド部あるいは溝内にデータが記録可能であ
る図5において、Rがディスク径方向、Sがディスク回
転方向である。プリグルーブGは、ディスク径方向Rに
おいて、すなわち、振幅方向にうねりを持つようにウォ
ーブリングされている。このうねりは、所定周波数の正
弦波信号により形成される。ウォーブリングされたプリ
グルーブを光スポットが走査することで得られる再生信
号の周波数が所定周波数となるように、スピンドルモー
タ12の回転が制御され、ディスク11がCLVで回転
される。On the disk 11, as shown in FIGS. 5 and 6, in the step of injection molding a disk substrate,
The pre-groove G is formed in a spiral shape. In FIG. 5, where data can be recorded in the land portion or groove of the pre-groove G, R is the disc radial direction, and S is the disc rotation direction. The pre-groove G is wobbled so as to have undulations in the disc radial direction R, that is, in the amplitude direction. This waviness is formed by a sine wave signal having a predetermined frequency. The rotation of the spindle motor 12 is controlled and the disk 11 is rotated at CLV so that the frequency of the reproduction signal obtained by scanning the wobbling pregroove with the light spot becomes a predetermined frequency.
【0018】さらに、プリグルーブGをウォーブリング
させる場合、セクタ同期信号およびアドレス信号により
FM変調され、さらにバイフェーズ変調された信号を正
弦波に重畳することにより、ディスクの全体にセクタ同
期信号およびアドレス信号を記録している。1セクタ
は、例えば98フレームとされ、セクタ周期で同期信号
が挿入される。セクタ同期信号によって、ディスク上の
記録エリアの開始および終端が指示される。また、記録
するデータ量の単位であるクラスタが36セクタとされ
ている。アドレス情報は、例えば時間コードであって、
ディスク上の位置を指示する。なお、図示が省略されて
いるが、ディジタル信号処理系、ピックアップのトラッ
キングサーボ回路、フォーカスサーボ回路、再生装置の
動作を制御するためのシステムコントローラ等が設けら
れている。Further, when wobbling the pre-groove G, the sector synchronization signal and the address signal are FM-modulated by the sector synchronization signal and the address signal, and the biphase-modulated signal is superposed on the sine wave so that the sector synchronization signal and the address are distributed over the entire disc. Recording the signal. One sector is, for example, 98 frames, and a synchronization signal is inserted at a sector cycle. The sector sync signal indicates the start and end of the recording area on the disc. Further, the cluster, which is a unit of the amount of data to be recorded, is 36 sectors. The address information is, for example, a time code,
Specify the position on the disc. Although not shown, a digital signal processing system, a tracking servo circuit of a pickup, a focus servo circuit, a system controller for controlling the operation of the reproducing apparatus, and the like are provided.
【0019】ピックアップ13で読み取られた再生信号
が他のRF処理系に供給されるとともに、バンドパスフ
ィルタ14およびリミッタ15を介してFM復調回路1
6に供給される。FM復調回路16によって、プリグル
ーブGのウォーブリング情報として重畳されるセクタ同
期信号およびアドレスが得られる。FM復調回路16に
対して、不要信号成分を取り除くためのローパスフィル
タ17が接続されている。ローパスフィルタ17から得
られるデータは、例えばバイフェーズ変調されている。The reproduced signal read by the pickup 13 is supplied to another RF processing system, and the FM demodulation circuit 1 is passed through the bandpass filter 14 and the limiter 15.
6. The FM demodulation circuit 16 can obtain a sector synchronization signal and an address to be superimposed as wobbling information of the pre-groove G. A low-pass filter 17 for removing unnecessary signal components is connected to the FM demodulation circuit 16. The data obtained from the low-pass filter 17 is, for example, biphase-modulated.
【0020】ローパスフィルタ17の出力信号がPLL
18および同期信号検出回路19に供給される。同期信
号検出回路19で検出された同期信号SYNCが補償回
路20に供給され、また、同期信号SYNCおよびデー
タが分離回路21に供給される。この分離回路21で
は、補償回路20から供給される出力同期信号WSYN
Cから形成されたウィンドウを使用して、ウィンドウの
幅内に含まれる次の周期の同期信号を正しいものとし、
また、データ(アドレス)と同期信号WSYNCとの分
離がなされる。The output signal of the low-pass filter 17 is a PLL.
18 and the synchronization signal detection circuit 19. The synchronization signal SYNC detected by the synchronization signal detection circuit 19 is supplied to the compensation circuit 20, and the synchronization signal SYNC and data are supplied to the separation circuit 21. In the separation circuit 21, the output synchronization signal WSYN supplied from the compensation circuit 20.
Use the window formed from C to correct the next period sync signal contained within the width of the window,
Further, the data (address) and the sync signal WSYNC are separated.
【0021】分離されたデータがバイフェーズ変調の復
調回路22に供給され、復調出力が取り出される。分離
された同期信号WSYNCがタイミング生成回路23に
供給される。タイミング生成回路23は、復調回路22
に対するタイミング信号、クロックWCLK等の再生信
号の処理に必要なタイミング信号を生成する。なお、P
LL18で形成されたクロックCLKが同期信号検出回
路19、補償回路20、復調回路22、タイミング生成
回路23に対して供給される。The separated data is supplied to the demodulation circuit 22 for biphase modulation, and the demodulation output is taken out. The separated synchronization signal WSYNC is supplied to the timing generation circuit 23. The timing generation circuit 23 includes the demodulation circuit 22.
To generate a timing signal necessary for processing a reproduction signal such as a timing signal and a clock WCLK. Note that P
The clock CLK formed by the LL 18 is supplied to the synchronization signal detection circuit 19, the compensation circuit 20, the demodulation circuit 22, and the timing generation circuit 23.
【0022】この発明は、同期信号検出回路19および
補償回路20に適用されるもので、(K=1)の場合の
より具体的な構成を図7に示す。同期信号検出回路19
は、比較回路31および32からなり、規定のビットパ
ターンをローパスフィルタ17からのFM復調出力から
検出する。一例として、比較回路31は、(11101
000)のビットパターンを検出し、比較回路32は、
(00010111)を検出する。これらのビットパタ
ーンは、バイフェーズ変調されたデータ中には、現れな
いものである。比較回路31および32の検出出力がA
NDゲート33に供給される。二つのビットパターンの
一方が検出されると、ANDゲート33から‘L’の検
出信号が発生する。The present invention is applied to the synchronizing signal detecting circuit 19 and the compensating circuit 20, and a more specific structure in the case of (K = 1) is shown in FIG. Sync signal detection circuit 19
Is composed of comparison circuits 31 and 32, and detects a prescribed bit pattern from the FM demodulation output from the low pass filter 17. As an example, the comparison circuit 31 uses (11101
000) bit pattern, and the comparison circuit 32 detects
(00010111) is detected. These bit patterns do not appear in the biphase-modulated data. The detection output of the comparison circuits 31 and 32 is A
It is supplied to the ND gate 33. When one of the two bit patterns is detected, the AND gate 33 generates a detection signal of'L '.
【0023】ANDゲート33の検出出力がDフリップ
フロップ34のデータ入力とされ、クロック(補償回路
20の各部は、PLL18からのクロックCLKで動作
する)に同期したデータとされる。Dフリップフロップ
34からの入力同期信号が補償回路20のDフリップフ
ロップ41およびANDゲート42に供給される。この
Dフリップフロップ41は、(K=1)クロックの遅延
を行なう。Dフリップフロップ41の出力がANDゲー
ト43を介して出力同期信号WSYNCとして取り出さ
れる。The detection output of the AND gate 33 is used as the data input of the D flip-flop 34, and the data is synchronized with the clock (each part of the compensation circuit 20 operates with the clock CLK from the PLL 18). The input synchronizing signal from the D flip-flop 34 is supplied to the D flip-flop 41 and the AND gate 42 of the compensation circuit 20. This D flip-flop 41 delays (K = 1) clocks. The output of the D flip-flop 41 is taken out via the AND gate 43 as the output synchronizing signal WSYNC.
【0024】44は、クロックCLKをカウントする1
6ビットカウンタである。このカウンタ44のカウント
値が比較回路45に供給される。比較回路45には、基
準入力として、(MSB(最上位ビット)・・・・LS
B(最下位ビット))が(011000QQ^)(QQ
^は、JKフリップフロップ47の出力Qおよびその反
転出力Q^を意味する)が供給される。カウンタ44の
カウント値がこの基準入力と一致すると、‘L’となる
出力が比較回路45から発生する。比較回路45は、デ
コーダ4に対応する。カウンタ44および比較回路45
によってカウント装置が構成される。Reference numeral 44 denotes 1 for counting the clock CLK.
It is a 6-bit counter. The count value of the counter 44 is supplied to the comparison circuit 45. The comparison circuit 45 receives (MSB (most significant bit) ... LS as a reference input.
B (least significant bit) is (011000QQ ^) (QQ
^ Means the output Q of the JK flip-flop 47 and its inverted output Q ^). When the count value of the counter 44 coincides with this reference input, an output of'L 'is generated from the comparison circuit 45. The comparison circuit 45 corresponds to the decoder 4. Counter 44 and comparison circuit 45
A counting device is constituted by the.
【0025】比較回路45の出力DTがインバータ46
を介してJKフリップフロップ47のJ入力とされる。
これと共に、インバータ46の出力がインバータ48を
介してANDゲート42に供給される。JKフリップフ
ロップ47のK入力として、入力同期信号SYNCがイ
ンバータ49を介して供給される。ANDゲート42の
出力がカウンタ44のクリア端子に供給され、ANDゲ
ート42の出力が‘L’となると、カウンタ44がクリ
アされる。。The output DT of the comparison circuit 45 is the inverter 46.
Is input to the JK flip-flop 47 via
At the same time, the output of the inverter 46 is supplied to the AND gate 42 via the inverter 48. The input synchronization signal SYNC is supplied as the K input of the JK flip-flop 47 via the inverter 49. The output of the AND gate 42 is supplied to the clear terminal of the counter 44, and when the output of the AND gate 42 becomes “L”, the counter 44 is cleared. .
【0026】上述の図7に示す補償回路20の動作を以
下に説明する。まず、同期信号検出回路19が検出した
入力同期信号SYNCに欠陥がない場合、補償回路20
が図8のタイミングチャートで示すように動作する。カ
ウンタ44は、以前にクリアされてからプリグルーブ信
号と同期したPLL18からのクロックCLKをカウン
トし、入力同期信号SYNCに欠陥がなければ、比較回
路45が出力DTを発生するカウント値〔Xc=98〕
より1クロック早いカウント値〔Xc=97〕で、AN
Dゲート42を介して次の入力同期信号SYNCによっ
てクリアされる。このようにカウント値Xcが〔98〕
に到達する前にカウンタ44がクリアされるので、比較
回路45の出力信号DTが発生しない。The operation of the compensation circuit 20 shown in FIG. 7 will be described below. First, when there is no defect in the input synchronization signal SYNC detected by the synchronization signal detection circuit 19, the compensation circuit 20
Operates as shown in the timing chart of FIG. The counter 44 counts the clock CLK from the PLL 18 which has been synchronized with the pre-groove signal since it was previously cleared, and if the input synchronization signal SYNC is not defective, the comparison circuit 45 generates a count value [Xc = 98. ]
AN with a count value [Xc = 97] one clock earlier than
It is cleared by the next input synchronization signal SYNC via the D gate 42. Thus, the count value Xc is [98]
Since the counter 44 is cleared before reaching, the output signal DT of the comparison circuit 45 is not generated.
【0027】この場合では、JKフリップフロップ47
の出力は、Q=‘L’、Q^=‘H’であり、比較回路
45には、基準入力として、(01100010)の8
ビット(すなわち、〔98〕)が与えられている。図1
0は、同期信号の欠陥がない場合におけるJKフリップ
フロップ47の動作を示す。フリップフロップ47は、
クロックCLKが反転されて供給されるので、クロック
の立ち下がりで動作する。インバータ46の出力(J入
力)が‘L’で、インバータ49の出力(K入力)が
‘L’では、(Q=‘L’、Q^=‘H’)の状態が変
化しない。同期信号SYNCが発生すると、K入力が
‘H’となり、(Q=‘L’、Q^=‘H’)となる。
これは、以前と同じである。以降は、JおよびK入力が
共に‘L’であり、出力が変化しない。In this case, the JK flip-flop 47
Output is Q = 'L', Q ^ = 'H', and the comparison circuit 45 receives 8 of (01100010) as a reference input.
Bits (ie, [98]) are given. FIG.
0 indicates the operation of the JK flip-flop 47 when there is no defect in the synchronization signal. The flip-flop 47 is
Since the clock CLK is inverted and supplied, it operates at the falling edge of the clock. When the output (J input) of the inverter 46 is'L 'and the output (K input) of the inverter 49 is'L', the state of (Q = 'L', Q ^ = 'H') does not change. When the synchronization signal SYNC is generated, the K input becomes'H 'and (Q =' L ', Q ^ =' H ').
This is the same as before. After that, the J and K inputs are both “L”, and the output does not change.
【0028】同期信号に欠陥があり、図9に示すよう
に、同期信号が検出できない場合には、カウンタ44の
カウント値Xcが基準入力の値〔98〕に達した時に、
比較回路45から出力DTが発生し、これによって、カ
ウンタ44がクリアされる。従って、ANDゲート43
からの出力同期信号WSYNCは、この比較回路45の
出力DTにより補間される。When the sync signal is defective and cannot be detected as shown in FIG. 9, when the count value Xc of the counter 44 reaches the reference input value [98],
The output DT is generated from the comparison circuit 45, which clears the counter 44. Therefore, the AND gate 43
The output synchronization signal WSYNC from is interpolated by the output DT of the comparison circuit 45.
【0029】補間が一旦なされて、次に、カウンタ44
がカウント動作を行なう時に、基準入力の値が〔98〕
のままであると、次の同期信号SYNCも欠落した時
に、カウンタ44が比較回路45の出力DTでクリアさ
れるタイミングが本来検出されるべき同期信号のタイミ
ングに対して、2クロック周期遅れる。同期信号SYN
Cの欠落が続いている期間、この遅れが累積し、補間出
力の位相のずれが大きくなる問題が生じる。この実施例
では、かかる問題を、JKフリップフロップ47の出力
を比較回路45の基準入力の下位2ビットに供給するこ
とによって解決する。Once the interpolation is done, then the counter 44
When the count operation is performed, the reference input value is [98].
If it is left as it is, when the next synchronization signal SYNC is also lost, the timing at which the counter 44 is cleared by the output DT of the comparison circuit 45 is delayed by two clock cycles with respect to the timing of the synchronization signal to be originally detected. Synchronization signal SYN
During the period in which the loss of C continues, this delay accumulates, causing a problem that the phase shift of the interpolation output becomes large. In this embodiment, such a problem is solved by supplying the output of the JK flip-flop 47 to the lower 2 bits of the reference input of the comparison circuit 45.
【0030】図11は、欠落した同期信号を補間する場
合のJKフリップフロップ47の動作を示す。J入力
(すなわち、インバータ46の出力)およびK入力(す
なわち、インバータ49の出力)がともに‘L’の状態
では、出力が変化せず、Q=‘L’、Q^=‘H’であ
る。そして、同期信号SYNCが欠落し、比較回路45
の出力DTが‘L’となると、J入力が‘H’となり、
それによりQ=‘H’、Q^=‘L’となる。これ以降
は、JおよびK入力が‘L’であり、状態が変化しな
い。但し、その後に同期信号SYNCが検出されると、
K入力が‘H’となり、出力Qが‘L’となる。FIG. 11 shows the operation of the JK flip-flop 47 when the missing sync signal is interpolated. When both the J input (that is, the output of the inverter 46) and the K input (that is, the output of the inverter 49) are'L ', the output does not change, and Q =' L 'and Q ^ =' H '. . Then, the synchronization signal SYNC is lost and the comparison circuit 45
When the output DT of becomes "L", the J input becomes "H",
As a result, Q = 'H' and Q ^ = 'L'. After this, the J and K inputs are'L 'and the state does not change. However, if the synchronization signal SYNC is detected after that,
The K input becomes'H 'and the output Q becomes'L'.
【0031】フリップフロップ47の出力が(Q=
‘H’、Q^=‘L’)となるので、比較回路45に対
する基準入力が(01100001)に変化し、上述し
たように、比較回路45の出力DTは、カウント値Xc
が変更された基準入力の値〔97〕に達すると、‘L’
となる。これによって、設定値が−1され、補間される
同期信号のタイミングが本来のタイミングから遅れるこ
とを防止することができる。さらに、このJKフリップ
フロップ47の出力Qを同期信号を補償したかどうかを
示すステータス信号WCOPとして出力している。この
ステータス信号WCOPによって、例えばディスクへの
記録を禁止する等の処理ができる。The output of the flip-flop 47 is (Q =
'H', Q ^ = 'L'), the reference input to the comparison circuit 45 changes to (01100001), and as described above, the output DT of the comparison circuit 45 has the count value Xc.
Reaches the changed reference input value [97], 'L'
Becomes As a result, the set value is decremented by 1, and the timing of the interpolated sync signal can be prevented from being delayed from the original timing. Further, the output Q of the JK flip-flop 47 is output as a status signal WCOP indicating whether or not the synchronization signal has been compensated. This status signal WCOP can be used to perform processing such as prohibiting recording on the disc.
【0032】なお、上述の一実施例は、同期信号がプリ
グルーブ信号としてディスクに記録されている例である
が、これに限らず、トラック上の所定位置にプリピット
として、プリフォーマットされているものでも良い。ま
た、この発明は、相変化型の光ディスクに対して適用で
き、さらに、光ディスクに限らず、磁気ディスクに対し
ても適用することができる。また、この発明は、ディス
クの再生系における同期信号検出装置としても適用でき
る。The above embodiment is an example in which the sync signal is recorded as a pregroove signal on the disc, but the present invention is not limited to this, and preformatted as prepits at predetermined positions on the track. But good. Further, the present invention can be applied to a phase-change type optical disc, and can be applied not only to an optical disc but also to a magnetic disc. The present invention can also be applied as a sync signal detecting device in a disc reproducing system.
【0033】[0033]
【発明の効果】この発明は、N+Kクロックで一巡する
カウント装置を設け、検出された同期信号とカウント装
置の出力とによりカウント装置をクリアしているので、
カウントするクロックがジッタを含んでいても、通常の
動作では、検出された同期信号が出力される割合を高く
することができる。従って、記録可能なディスクにおい
ては、同期信号の位相ずれを吸収するためのマージンを
より少なくでき、記録密度を向上できる。一例として、
K=1の例では、このマージンを10%ていど少なくす
ることができる。As described above, according to the present invention, the counting device that makes one cycle with N + K clocks is provided and the counting device is cleared by the detected synchronizing signal and the output of the counting device.
Even if the clock to be counted includes jitter, the ratio of the detected sync signal output can be increased in normal operation. Therefore, in the recordable disc, the margin for absorbing the phase shift of the synchronization signal can be further reduced, and the recording density can be improved. As an example,
In the example of K = 1, this margin can be reduced to 10%.
【図1】この発明に係る同期信号検出装置の基本的構成
を示すブロック図である。FIG. 1 is a block diagram showing a basic configuration of a synchronization signal detecting device according to the present invention.
【図2】この発明に係る同期信号検出装置の基本的構成
の動作説明のためのタイミングチャートである。FIG. 2 is a timing chart for explaining the operation of the basic configuration of the synchronization signal detection device according to the present invention.
【図3】この発明に係る同期信号検出装置の基本的構成
の動作説明のためのタイミングチャートである。FIG. 3 is a timing chart for explaining the operation of the basic configuration of the synchronization signal detecting device according to the present invention.
【図4】この発明の一実施例の全体的な構成を示すブロ
ック図である。FIG. 4 is a block diagram showing the overall configuration of an embodiment of the present invention.
【図5】この発明の一実施例におけるディスクに形成さ
れたプリグルーブの一部の拡大図である。FIG. 5 is an enlarged view of a part of the pre-groove formed on the disc in the embodiment of the present invention.
【図6】この発明の一実施例のディスクに形成されたプ
リグルーブを示す略線図である。FIG. 6 is a schematic diagram showing a pre-groove formed on a disc according to an embodiment of the present invention.
【図7】この発明の一実施例のブロック図である。FIG. 7 is a block diagram of an embodiment of the present invention.
【図8】この発明の一実施例において、同期信号が検出
できるときの動作を示すタイミングチャートである。FIG. 8 is a timing chart showing an operation when a sync signal can be detected in the embodiment of the present invention.
【図9】この発明の一実施例において、同期信号を補間
するときの動作を示すタイミングチャートである。FIG. 9 is a timing chart showing an operation when the synchronization signal is interpolated in the embodiment of the present invention.
【図10】この発明の一実施例のJKフリップフロップ
の動作を説明するためのタイミングチャートである。FIG. 10 is a timing chart for explaining the operation of the JK flip-flop according to the embodiment of the present invention.
【図11】この発明の一実施例のJKフリップフロップ
の動作を説明するためのタイミングチャートである。FIG. 11 is a timing chart for explaining the operation of the JK flip-flop according to the embodiment of the present invention.
【図12】従来の同期信号検出装置の基本的構成を示す
ブロック図である。FIG. 12 is a block diagram showing a basic configuration of a conventional synchronization signal detection device.
【図13】従来の同期信号検出装置の基本的構成の動作
を示すタイミングチャートである。FIG. 13 is a timing chart showing an operation of a basic configuration of a conventional synchronization signal detection device.
【図14】従来の同期信号検出装置の基本的構成の動作
を示すタイミングチャートである。FIG. 14 is a timing chart showing an operation of a basic configuration of a conventional synchronization signal detection device.
1 検出された同期信号の入力端子 2 補償された同期信号の出力端子 3 カウンタ 4 デコーダ 5 N+Kで一巡するカウンタ 7 シフトレジスタ 44 カウンタ 45 比較回路 47 JKフリップフロップ 1 Detected sync signal input terminal 2 Compensated sync signal output terminal 3 Counter 4 Decoder 5 Counter that makes a loop with N + K 7 Shift register 44 Counter 45 Comparison circuit 47 JK flip-flop
Claims (4)
号が付加されたディジタル信号が記録されたディスクの
再生装置の同期信号検出装置において、 再生信号から上記同期信号を検出する同期信号検出手段
と、 上記再生信号と同期したクロックをカウントし、上記同
期信号検出手段からの入力同期信号によりリセットさ
れ、N+K(Kは、任意の自然数)クロックで一巡する
カウント手段と、 上記入力同期信号が欠落する時に、上記N+K毎のタイ
ミングで上記カウント手段が発生する信号により欠落し
た入力同期信号を補間するための手段とからなることを
特徴とするディスク再生装置の同期信号検出装置。1. A synchronization signal detecting device for a reproduction device of a disc in which a digital signal to which a synchronization signal is added for every N of data to be recorded / reproduced is recorded, for detecting the synchronization signal from the reproduction signal. Means for counting clocks synchronized with the reproduction signal, resetting by an input synchronization signal from the synchronization signal detection means, and making a cycle of N + K (K is an arbitrary natural number) clock, and the input synchronization signal A synchronizing signal detecting device for a disc reproducing apparatus, comprising means for interpolating a missing input synchronizing signal by a signal generated by the counting means at the timing of every N + K when it is missing.
いて、 さらに、Kクロック遅延する遅延手段を介された入力同
期信号と、上記カウント手段の出力とを合成して出力す
る合成手段とを有することを特徴とする同期信号検出装
置。2. The synchronizing signal detecting device according to claim 1, further comprising a combining means for combining and outputting the input synchronizing signal that has passed through the delay means for delaying the K clock and the output of the counting means. A synchronization signal detecting device having.
いて、 さらに、上記同期信号の補間がされた時に、上記カウン
ト手段が一巡するクロックをNに変更するための手段を
有することを特徴とする同期信号検出装置。3. The synchronization signal detecting device according to claim 1, further comprising means for changing the number of clocks cycled by the counting means to N when the synchronization signal is interpolated. Sync signal detector.
いて、 ディスクが記録可能なディスクであり、上記同期信号が
予めディスク上に記録されていることを特徴とする装
置。4. The synchronization signal detecting device according to claim 1, wherein the disc is a recordable disc, and the synchronization signal is previously recorded on the disc.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6311092A JPH08149418A (en) | 1994-11-21 | 1994-11-21 | Synchronizing signal detector for disk reproducing device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6311092A JPH08149418A (en) | 1994-11-21 | 1994-11-21 | Synchronizing signal detector for disk reproducing device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08149418A true JPH08149418A (en) | 1996-06-07 |
Family
ID=18013042
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6311092A Pending JPH08149418A (en) | 1994-11-21 | 1994-11-21 | Synchronizing signal detector for disk reproducing device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08149418A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6339627B1 (en) | 1997-06-13 | 2002-01-15 | Nec Corporation | Synchronization detector capable of detecting location of frame without synchronization signal included in the frame |
JP2008181668A (en) * | 2008-04-21 | 2008-08-07 | Victor Co Of Japan Ltd | Reproducing device, reproducing method, and program |
-
1994
- 1994-11-21 JP JP6311092A patent/JPH08149418A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6339627B1 (en) | 1997-06-13 | 2002-01-15 | Nec Corporation | Synchronization detector capable of detecting location of frame without synchronization signal included in the frame |
JP2008181668A (en) * | 2008-04-21 | 2008-08-07 | Victor Co Of Japan Ltd | Reproducing device, reproducing method, and program |
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