JPH08148585A - Semiconductor device and its manufacture - Google Patents
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- JPH08148585A JPH08148585A JP6291731A JP29173194A JPH08148585A JP H08148585 A JPH08148585 A JP H08148585A JP 6291731 A JP6291731 A JP 6291731A JP 29173194 A JP29173194 A JP 29173194A JP H08148585 A JPH08148585 A JP H08148585A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は半導体装置及び半導体
装置の製造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.
【０００２】[0002]
【従来の技術】図３は、従来の半導体装置の製造方法を
示す工程断面図である。図において、１はシリコン基
板、２はシリコン基板１上の素子分離を行うためのフィ
ールド酸化膜、３はシリコン基板１上のゲート酸化膜、
４はゲート酸化膜３の上に形成されたゲートとなるポリ
シリコン膜、５はフォトレジストである。このような従
来の半導体装置の製造方法においては、シリコン基板１
上で素子分離を行い、ゲート酸化膜３、ポリシリコン膜
４を順次形成し、フォトレジスト５を用いてポリシリコ
ン膜４のエッチングを行い、ゲートを形成する。なお、
特開昭６３ー２２７０５９号公報には、ゲートを、主ゲ
ートとこの主ゲートの側壁に形成された副ゲートから構
成し、主ゲート下のゲート酸化膜を薄く、副ゲート下の
ゲート酸化膜を厚く形成し、さらに、副ゲートの下に低
濃度拡散層を形成し、副ゲートの外方に高濃度拡散層を
形成したＭＯＳＦＥＴを紹介している。2. Description of the Related Art FIG. 3 is a process sectional view showing a conventional method for manufacturing a semiconductor device. In the figure, 1 is a silicon substrate, 2 is a field oxide film for element isolation on the silicon substrate 1, 3 is a gate oxide film on the silicon substrate 1,
4 is a polysilicon film formed on the gate oxide film 3 to serve as a gate, and 5 is a photoresist. In such a conventional method of manufacturing a semiconductor device, the silicon substrate 1
Element isolation is performed on the upper surface, a gate oxide film 3 and a polysilicon film 4 are sequentially formed, and the polysilicon film 4 is etched using a photoresist 5 to form a gate. In addition,
In Japanese Patent Application Laid-Open No. 63-227059, a gate is composed of a main gate and a sub-gate formed on the side wall of the main gate. The gate oxide film under the main gate is thin and the gate oxide film under the sub-gate is thin. It introduces a MOSFET that is formed thick, a low-concentration diffusion layer is formed under the subgate, and a high-concentration diffusion layer is formed outside the subgate.
【０００３】[0003]
【発明が解決しようとする課題】上記のような従来の半
導体装置の製造方法によりゲートを形成すると、ゲート
酸化膜３はゲート電極下で一様の膜厚であるため、ゲー
トエッジ部で電界集中が発生し、ゲートエッジ部でゲー
ト酸化膜３の劣化が発生しやすいという欠点があった。
また、特開昭６３ー２２７０５９号公報のＭＯＳＦＥＴ
のチャネル長は、主ゲートのゲート電極長で決まり、必
要なチャネル長を実現するには、大きなゲート電極を必
要とし、微細化に不向きであった。この発明は、上述の
ような課題を解決するためになされたもので、ゲートエ
ッジ部での電界集中を緩和し、ゲート酸化膜の劣化を防
止すると共に、微細化に適した半導体装置を得ることを
目的にしている。また、フローティングゲートと基板と
の電子のやりとりを、ゲート酸化膜の中央部で行い、信
頼性の高い半導体装置を得ることを目的としている。When the gate is formed by the conventional method for manufacturing a semiconductor device as described above, since the gate oxide film 3 has a uniform film thickness under the gate electrode, electric field concentration occurs at the gate edge portion. And the gate oxide film 3 is apt to deteriorate at the gate edge portion.
In addition, the MOSFET disclosed in JP-A-63-227059
The channel length of is determined by the gate electrode length of the main gate, and a large gate electrode is required to realize the required channel length, which is not suitable for miniaturization. The present invention has been made in order to solve the above problems, and provides a semiconductor device suitable for miniaturization while alleviating the electric field concentration at the gate edge portion, preventing the deterioration of the gate oxide film. Is intended for. Another object is to exchange electrons between the floating gate and the substrate at the central portion of the gate oxide film to obtain a highly reliable semiconductor device.
【０００４】[0004]
【課題を解決するための手段】この発明に係わる半導体
装置の製造方法においては、素子分離された第一導電型
の基板上にゲート酸化膜を形成する第一の工程と、ゲー
ト酸化膜上に第一の導電膜を形成する第二の工程と、第
一の導電膜をエッチングすることによりゲートの一部を
形成する第三の工程と、第一の導電膜下のゲート酸化膜
の周りを、酸化することにより厚くする第四の工程と、
第一の導電膜上に第二の導電膜を形成する第五の工程
と、第一の導電膜と共にゲートを構成するよう、エッチ
ングすることにより、第一の導電膜の上部及び周囲を被
う形に第二の導電膜を形成する第六の工程と、この第六
の工程の後、イオン注入により基板に第二導電型の低濃
度拡散層を形成する第七の工程と、第二の導電膜の側壁
にサイドウォール絶縁膜を形成する第八の工程と、この
第八の工程の後、イオン注入により基板上に第二導電型
の高濃度拡散層を形成する第九の工程を含むものであ
る。In a method of manufacturing a semiconductor device according to the present invention, a first step of forming a gate oxide film on a substrate of element-isolated first conductivity type and a step of forming a gate oxide film on the gate oxide film are performed. The second step of forming the first conductive film, the third step of forming a part of the gate by etching the first conductive film, and the surrounding of the gate oxide film under the first conductive film , A fourth step of thickening by oxidation,
A fifth step of forming a second conductive film on the first conductive film, and etching to form a gate together with the first conductive film, thereby covering the upper part and the periphery of the first conductive film. A sixth step of forming a second conductive film in a rectangular shape, a seventh step of forming a second conductivity type low-concentration diffusion layer on the substrate by ion implantation after the sixth step, and a second step of An eighth step of forming a sidewall insulating film on the side wall of the conductive film, and a ninth step of forming a second-conductivity-type high-concentration diffusion layer on the substrate by ion implantation after the eighth step. It is a waste.
【０００５】また、この発明に係わる半導体装置におい
ては、フィールド酸化膜によって素子分離された第一導
電型の基板と、この基板上に形成される中央部が薄く、
周辺部が厚いゲート酸化膜と、このゲート酸化膜の薄い
部分の上に形成される第一の導電膜と、中央部が第一の
導電膜の上部を被うように形成され、周辺部が第一の導
電膜の周囲を被い、ゲート酸化膜の厚い部分と接するよ
うに形成された第二の導電膜からなるゲートと、このゲ
ートの下端面から外方向に広がるよう基板に形成された
第二導電型の低濃度拡散層と、第二の導電膜の側壁に形
成されたサイドウォール絶縁膜の下端面から外方向に広
がるよう基板に形成された第二導電型の高濃度拡散層を
備えたものである。Further, in the semiconductor device according to the present invention, the substrate of the first conductivity type, which is element-isolated by the field oxide film, and the central portion formed on the substrate are thin,
The peripheral portion is formed such that the peripheral portion has a thick gate oxide film, the first conductive film formed on the thin portion of the gate oxide film, and the central portion covers the upper portion of the first conductive film. A gate formed of a second conductive film which is formed so as to cover the periphery of the first conductive film and contact the thick portion of the gate oxide film, and a gate which is formed so as to spread outward from the lower end surface of the gate. A second conductivity type low concentration diffusion layer and a second conductivity type high concentration diffusion layer formed on the substrate so as to spread outward from the lower end surface of the sidewall insulating film formed on the side wall of the second conductive film. Be prepared.
【０００６】また、この発明に係わる半導体装置の製造
方法においては、素子分離された第一導電型の基板上に
ゲート酸化膜を形成する第一の工程と、ゲート酸化膜上
に第一の導電膜を形成する第二の工程と、第一の導電膜
をエッチングすることによりフローティングゲートの一
部を形成する第三の工程と、第一の導電膜下のゲート酸
化膜の周りを、酸化することにより厚くする第四の工程
と、第一の導電膜上に第二の導電膜を形成する第五の工
程と、第一の導電膜と共にフローティングゲートを構成
するよう、エッチングすることにより、第一の導電膜の
上部及び周囲を被う形に第二の導電膜を形成する第六の
工程と、第二の導電膜の上に層間絶縁膜を形成する第七
の工程と、層間絶縁膜の上に第三の導電膜を形成する第
八の工程と、層間絶縁膜及び第三の導電膜をエッチング
することにより、コントロールゲートを形成する第九の
工程と、この第九の工程の後、イオン注入により基板に
第二導電型の低濃度拡散層を形成する第十の工程と、第
二の導電膜及び層間絶縁膜及び第三の導電膜の側壁にサ
イドウォール絶縁膜を形成する第十一の工程と、この第
十一の工程の後、イオン注入により基板上に第二導電型
の高濃度拡散層を形成する第十二の工程を含むものであ
る。In the method of manufacturing a semiconductor device according to the present invention, the first step of forming a gate oxide film on the element-isolated substrate of the first conductivity type and the first conductivity on the gate oxide film. A second step of forming a film, a third step of forming a part of the floating gate by etching the first conductive film, and oxidation around the gate oxide film under the first conductive film. The fourth step of increasing the thickness of the first conductive film, the fifth step of forming the second conductive film on the first conductive film, and the etching by forming the floating gate together with the first conductive film. A sixth step of forming a second conductive film so as to cover the upper part and the periphery of the first conductive film, a seventh step of forming an interlayer insulating film on the second conductive film, and an interlayer insulating film Eighth step of forming a third conductive film on the A ninth step of forming a control gate by etching the edge film and the third conductive film, and after this ninth step, a second conductivity type low-concentration diffusion layer is formed on the substrate by ion implantation. A tenth step, an eleventh step of forming a sidewall insulating film on the sidewalls of the second conductive film, the interlayer insulating film, and the third conductive film, and ion implantation after the eleventh step. It includes a twelfth step of forming a high-concentration diffusion layer of the second conductivity type on the substrate.
【０００７】さらに、この発明に係わる半導体装置にお
いては、フィールド酸化膜によって素子分離された第一
導電型の基板と、この基板上に形成される中央部が薄
く、周辺部が厚いゲート酸化膜と、このゲート酸化膜の
薄い部分の上に形成される第一の導電膜と、中央部が第
一の導電膜の上部を被うように形成され、周辺部が第一
の導電膜の周囲を被い、ゲート酸化膜の厚い部分と接す
るように形成された第二の導電膜からなるフローティン
グゲートと、第二の導電膜の上に層間絶縁膜を介して形
成された第三の導電膜からなるコントロールゲートと、
フローティングゲートの下端面から外方向に広がるよう
基板に形成された第二導電型の低濃度拡散層と、第二の
導電膜及び層間絶縁膜及び第三の導電膜の側壁に形成さ
れたサイドウォール絶縁膜の下端面から外方向に広がる
よう基板に形成された第二導電型の高濃度拡散層を備え
たものである。また、第一の導電膜及び第二の導電膜
を、ポリシリコン膜としたものである。また、第三の導
電膜を、ポリシリコン膜としたものである。Further, in the semiconductor device according to the present invention, a substrate of the first conductivity type, which is element-isolated by a field oxide film, and a gate oxide film formed on this substrate are thin in the central portion and thick in the peripheral portion. , A first conductive film formed on the thin portion of the gate oxide film, a central portion formed so as to cover the upper portion of the first conductive film, and a peripheral portion surrounding the first conductive film. A floating gate formed of a second conductive film formed so as to cover the thick portion of the gate oxide film and a third conductive film formed on the second conductive film via an interlayer insulating film. Control gate,
A second conductivity type low-concentration diffusion layer formed on the substrate so as to extend outward from the lower end surface of the floating gate, and a sidewall formed on the sidewalls of the second conductive film, the interlayer insulating film, and the third conductive film. The second conductivity type high-concentration diffusion layer is formed on the substrate so as to extend outward from the lower end surface of the insulating film. Further, the first conductive film and the second conductive film are polysilicon films. Also, the third conductive film is a polysilicon film.
【０００８】[0008]
【作用】上記のような半導体装置または半導体装置の製
造方法においては、基板上に形成されるゲート酸化膜
を、中央部が薄く、周辺部が厚いゲート酸化膜とし、ゲ
ートエッジ部を厚いゲート酸化膜上に形成して、低濃度
拡散層をゲートエッジ部から外方向に広がるように形成
して、ゲートエッジ部での電界集中を緩和し、チャネル
長を長くする。また、基板上に形成されるゲート酸化膜
を、中央部が薄く、周辺部が厚いゲート酸化膜とし、フ
ローティングゲートのゲートエッジ部を厚いゲート酸化
膜上に形成して、書き込み、消去時のフローティングゲ
ートと基板との電子のやりとりが、ほとんど薄いゲート
酸化膜部分で行われるようにする。In the semiconductor device or the method of manufacturing a semiconductor device as described above, the gate oxide film formed on the substrate is a gate oxide film having a thin central portion and a thick peripheral portion, and a thick gate oxide film at the gate edge portion. A low-concentration diffusion layer is formed on the film so as to spread outward from the gate edge portion to relax electric field concentration at the gate edge portion and lengthen the channel length. In addition, the gate oxide film formed on the substrate is a thin gate oxide film in the central portion and a thick peripheral portion, and the gate edge portion of the floating gate is formed on the thick gate oxide film to allow floating during writing and erasing. Electrons are exchanged between the gate and the substrate almost at the gate oxide film portion.
【０００９】[0009]
【実施例】 実施例１．図１は、この発明の実施例１による半導体装
置の製造方法を示す工程断面図で、（ａ）（ｂ）（ｃ）
によって製造工程を示している。図において、２〜４は
上記従来装置と同一のものであり、その説明を省略す
る。７はｐ型シリコン基板、８はシリコン窒化膜、９
は、酸化によってゲート酸化膜３より厚く形成された酸
化膜、１０はポリシリコン膜４上に形成されるポリシリ
コン膜で、ポリシリコン膜４と共にゲートを形成する。
１１はフォトレジスト、１２はｐ型シリコン基板１に形
成されるｎ- 層、１３はゲートであるポリシリコン膜１
０の側壁に形成されたサイドウォール絶縁膜である。１
４はｐ型シリコン基板１に形成されたｎ+ 層である。EXAMPLES Example 1. 1A to 1C are process sectional views showing a method of manufacturing a semiconductor device according to a first embodiment of the invention.
The manufacturing process is shown by. In the figure, 2 to 4 are the same as the above-mentioned conventional device, and the description thereof is omitted. 7 is a p-type silicon substrate, 8 is a silicon nitride film, 9
Is an oxide film formed to be thicker than the gate oxide film 3 by oxidation, 10 is a polysilicon film formed on the polysilicon film 4, and forms a gate together with the polysilicon film 4.
11 is a photoresist, 12 is an n − layer formed on the p-type silicon substrate 1, and 13 is a polysilicon film 1 which is a gate.
0 is a side wall insulating film formed on the side wall. 1
Reference numeral 4 is an n + layer formed on the p-type silicon substrate 1.
【００１０】このような半導体装置の製造方法において
は、図１（ａ）のように、ｐ型シリコン基板７上にＬＯ
ＣＯＳ法等によりフィールド酸化膜２を形成し、ゲート
酸化膜３、ゲート電極となるポリシリコン膜４を順次形
成し、シリコン窒化膜８をマスクとして、ポリシリコン
膜４をエッチングする。このときポリシリコン膜４のゲ
ート長方向の長さは、実現しようとするトランジスタの
ゲート長より短くしておく。その後酸化を行い、ゲート
酸化膜３より厚い酸化膜９を形成する。この処理の前に
トランジスタのｎ- 層を形成すると、このとき形成され
る酸化膜９は、リン等の不純物を多く含んだ酸化膜とな
るので、ソース／ドレイン拡散層（ｎ-、ｎ+ 層）は、
酸化膜９を形成した後に形成する。次にシリコン窒化膜
８を除去し、図１（ｂ）に示すようにポリシリコン膜１
０を形成する。続いて、フォトレジスト１１をマスクと
して、ポリシリコン膜１０をエッチングする。このエッ
チング後のポリシリコン膜１０の大きさが、実現するト
ランジスタのゲート長、ゲート幅であり、図１（ｂ）の
ように、ポリシリコン膜１０のゲート端は酸化膜９上と
なる。その後図１（ｃ）のように、リン等のイオン注入
によりｎ- 層１２を形成し、フォトレジスト１１を除去
し、ＣＶＤ酸化膜を堆積してエッチングすることにより
サイドウォール絶縁膜１３を形成する。その後Ａｓ等の
イオン注入によりｎ+ 層１４を形成することにより、図
１（ｃ）のようなＬＤＤ構造のトランジスタを形成す
る。これにより、ゲート電極端で電界緩和されると共
に、薄いゲート酸化膜３の領域の面積が小さいために、
信頼性の高いゲート酸化膜３を有するトランジスタが形
成できる。In such a method of manufacturing a semiconductor device, as shown in FIG. 1A, LO is formed on the p-type silicon substrate 7.
The field oxide film 2 is formed by the COS method or the like, the gate oxide film 3 and the polysilicon film 4 to be the gate electrode are sequentially formed, and the polysilicon film 4 is etched using the silicon nitride film 8 as a mask. At this time, the length of the polysilicon film 4 in the gate length direction is set shorter than the gate length of the transistor to be realized. Then, oxidation is performed to form an oxide film 9 thicker than the gate oxide film 3. If the n − layer of the transistor is formed before this process, the oxide film 9 formed at this time becomes an oxide film containing a large amount of impurities such as phosphorus, and therefore the source / drain diffusion layers (n − , n + layers). ) Is
It is formed after forming the oxide film 9. Next, the silicon nitride film 8 is removed, and the polysilicon film 1 is removed as shown in FIG.
Form 0. Then, the polysilicon film 10 is etched using the photoresist 11 as a mask. The size of the polysilicon film 10 after this etching is the gate length and gate width of the transistor to be realized, and the gate end of the polysilicon film 10 is on the oxide film 9 as shown in FIG. Thereafter, as shown in FIG. 1C, an n − layer 12 is formed by ion implantation of phosphorus or the like, the photoresist 11 is removed, and a CVD oxide film is deposited and etched to form a sidewall insulating film 13. . Then, the n + layer 14 is formed by ion implantation of As or the like to form a transistor having an LDD structure as shown in FIG. As a result, the electric field is relaxed at the end of the gate electrode, and the area of the thin gate oxide film 3 is small,
A transistor having the gate oxide film 3 with high reliability can be formed.
【００１１】実施例２．図２はこの発明の実施例２によ
る半導体装置を示す断面図である。図において、２、
３、７、９、１２、１４は図１と同じものであり、その
説明を省略する。１５は、ゲート酸化膜３上に形成され
るポリシリコン膜、１６はポリシリコン膜１５上に形成
されるポリシリコン膜で、ポリシリコン膜１５と共にフ
ローティングゲートを形成する。１７はポリシリコン膜
１６上に形成されるフローティングゲート・コントロー
ルゲート間の層間絶縁膜、１８は層間絶縁膜１７上に形
成されるポリシリコン膜で、コントロールゲートを形成
する。１９はポリシリコン膜１６、層間絶縁膜１７及び
ポリシリコン膜１８の側壁に形成されるサイドウォール
絶縁膜である。Embodiment 2. Second Embodiment FIG. 2 is a sectional view showing a semiconductor device according to a second embodiment of the present invention. In the figure, 2,
3, 7, 9, 12, and 14 are the same as those in FIG. 1, and the description thereof will be omitted. Reference numeral 15 is a polysilicon film formed on the gate oxide film 3, and 16 is a polysilicon film formed on the polysilicon film 15, which together with the polysilicon film 15 form a floating gate. Reference numeral 17 is an interlayer insulating film between the floating gate and the control gate formed on the polysilicon film 16, and 18 is a polysilicon film formed on the interlayer insulating film 17 to form a control gate. Reference numeral 19 is a sidewall insulating film formed on the sidewalls of the polysilicon film 16, the interlayer insulating film 17, and the polysilicon film 18.
【００１２】次に、図１及び図２を用いて、実施例２に
よる半導体装置の製造方法を説明する。実施例１と同様
に図１（ｂ）の状態すなわち、ポリシリコン膜１５及び
ポリシリコン膜１６まで形成した後、フォトレジストを
除去し、ポリシリコン膜１６上に層間絶縁膜１７、ポリ
シリコン膜１８を順次形成し、フォトレジスト等を用い
エッチングする。続いて、実施例１と同様にｎ- 層１
２、サイドウォール絶縁膜１９、ｎ+ 層１４を形成すれ
ば、図２のようなポリシリコン膜１８をコントロールゲ
ート、ポリシリコン膜１５及び１６をフローティングゲ
ートとするフラッシュメモリのセルを実現できる。この
セルにおいて書き込み、消去時におけるｐ型シリコン基
板７とフローティングゲートとの電子のやりとりを、ゲ
ート酸化膜３及び酸化膜９の全面で行うと、電流のほと
んどは電界の大きなゲート酸化膜の薄い部分すなわちゲ
ート酸化膜３の領域で流れる。よってゲートエッジ部に
は、電流は流れない。またゲート酸化膜３の部分は通常
の作成方法で実現したセルより面積が小さいため、信頼
性が高くなる。Next, a method of manufacturing a semiconductor device according to the second embodiment will be described with reference to FIGS. Similar to the first embodiment, the state shown in FIG. 1B, that is, the polysilicon film 15 and the polysilicon film 16 are formed, the photoresist is removed, and the interlayer insulating film 17 and the polysilicon film 18 are formed on the polysilicon film 16. Are sequentially formed and are etched using a photoresist or the like. Then, as in Example 1, n − layer 1
2. By forming the side wall insulating film 19 and the n + layer 14, a flash memory cell having the polysilicon film 18 as a control gate and the polysilicon films 15 and 16 as floating gates can be realized as shown in FIG. When electrons are exchanged between the p-type silicon substrate 7 and the floating gate at the time of writing and erasing in the entire surface of the gate oxide film 3 and the oxide film 9 in this cell, most of the current is a portion where the electric field is large and the gate oxide film is thin. That is, it flows in the region of the gate oxide film 3. Therefore, no current flows in the gate edge portion. Further, since the area of the gate oxide film 3 is smaller than that of the cell realized by the usual manufacturing method, the reliability is improved.
【００１３】[0013]
【発明の効果】この発明は、以上説明したように構成さ
れているので、以下に示すような効果を奏する。基板上
に形成されるゲート酸化膜を、中央部が薄く、周辺部が
厚いゲート酸化膜とし、ゲートエッジ部を厚いゲート酸
化膜上に形成して、ゲートエッジ部での電界集中を緩和
するので、ゲートエッジ部でのゲート酸化膜の劣化が発
生せず、薄いゲート酸化膜の領域の面積が小さいため、
信頼性の高いゲート酸化膜とすることができるととも
に、低濃度拡散層をゲートエッジ部から外方向に広がる
ように形成したため、チャネル長を長くすることがで
き、チャネル長に対してゲート電極を大きくする必要が
なく、微細化に適した半導体装置とすることができる。Since the present invention is constructed as described above, it has the following effects. Since the gate oxide film formed on the substrate is a thin gate oxide film with a thin central part and a thick peripheral part and the gate edge part is formed on the thick gate oxide film, electric field concentration at the gate edge part is relaxed. , Because the gate oxide film does not deteriorate at the gate edge and the area of the thin gate oxide film area is small,
In addition to providing a highly reliable gate oxide film, since the low-concentration diffusion layer is formed so as to spread outward from the gate edge, the channel length can be lengthened and the gate electrode can be made larger than the channel length. Therefore, a semiconductor device suitable for miniaturization can be obtained.
【００１４】また、基板上に形成されるゲート酸化膜
を、中央部が薄く、周辺部が厚いゲート酸化膜とし、フ
ローティングゲートのゲートエッジ部を厚いゲート酸化
膜上に形成して、書き込み、消去時のフローティングゲ
ートと基板との電子のやりとりが、ほとんど薄いゲート
酸化膜部分で行われるようにしたので、ゲートエッジ部
に電流が流れず、しかも薄いゲート酸化膜の部分の面積
が小さくなり、信頼性が高くなる。Further, the gate oxide film formed on the substrate is a gate oxide film having a thin central portion and a thick peripheral portion, and the gate edge portion of the floating gate is formed on the thick gate oxide film for writing and erasing. At this time, electrons are exchanged between the floating gate and the substrate almost at the thin gate oxide film portion, so that current does not flow at the gate edge portion, and the area of the thin gate oxide film portion is small, which is reliable. Will be more likely.
【図１】 この発明の実施例１による半導体装置の製造
方法を示す工程断面図である。FIG. 1 is a process sectional view showing a method for manufacturing a semiconductor device according to a first embodiment of the present invention.
【図２】 この発明の実施例２による半導体装置の断面
図である。FIG. 2 is a sectional view of a semiconductor device according to a second embodiment of the present invention.
【図３】 従来の半導体装置の製造方法を示す工程断面
図である。3A to 3D are process cross-sectional views showing a conventional method for manufacturing a semiconductor device.
２ フィールド酸化膜、３ ゲート酸化膜、４，１０，
１５，１６，１８ ポリシリコン膜、７ ｐ型シリコン
基板、９ 酸化膜、１２ ｎ- 層、１３，１９ サイド
ウォール絶縁膜、１４ ｎ+ 層、１７ 層間絶縁膜2 field oxide film, 3 gate oxide film, 4, 10,
15, 16, 18 Polysilicon film, 7 p-type silicon substrate, 9 Oxide film, 12 n − layer, 13, 19 Sidewall insulating film, 14 n + layer, 17 Interlayer insulating film
Claims (7)
ート酸化膜を形成する第一の工程、上記ゲート酸化膜上
に第一の導電膜を形成する第二の工程、上記第一の導電
膜をエッチングすることによりゲートの一部を形成する
第三の工程、上記第一の導電膜下のゲート酸化膜の周り
を、酸化することにより厚くする第四の工程、上記第一
の導電膜上に第二の導電膜を形成する第五の工程、上記
第一の導電膜と共にゲートを構成するよう、エッチング
することにより、上記第一の導電膜の上部及び周囲を被
う形に上記第二の導電膜を形成する第六の工程、この第
六の工程の後、イオン注入により上記基板に第二導電型
の低濃度拡散層を形成する第七の工程、上記第二の導電
膜の側壁にサイドウォール絶縁膜を形成する第八の工
程、この第八の工程の後、イオン注入により上記基板上
に第二導電型の高濃度拡散層を形成する第九の工程を含
むことを特徴とする半導体装置の製造方法。1. A first step of forming a gate oxide film on a device-isolated first conductivity type substrate, a second step of forming a first conductive film on the gate oxide film, and the first step. The third step of forming a part of the gate by etching the conductive film of, the fourth step of thickening the periphery of the gate oxide film under the first conductive film by oxidizing, A fifth step of forming a second conductive film on the conductive film, by etching so as to form a gate together with the first conductive film, so as to cover the upper part and the periphery of the first conductive film. A sixth step of forming the second conductive film, a seventh step of forming a second conductivity type low-concentration diffusion layer on the substrate by ion implantation after the sixth step, and the second conductivity The eighth step of forming a sidewall insulating film on the side wall of the film, A method of manufacturing a semiconductor device, further comprising a ninth step of forming a second-conductivity-type high-concentration diffusion layer on the substrate by ion implantation.
た第一導電型の基板、この基板上に形成される中央部が
薄く、周辺部が厚いゲート酸化膜、このゲート酸化膜の
薄い部分の上に形成される第一の導電膜と、中央部が上
記第一の導電膜の上部を被うように形成され、周辺部が
上記第一の導電膜の周囲を被い、上記ゲート酸化膜の厚
い部分と接するように形成された第二の導電膜からなる
ゲート、このゲートの下端面から外方向に広がるよう上
記基板に形成された第二導電型の低濃度拡散層、上記第
二の導電膜の側壁に形成されたサイドウォール絶縁膜の
下端面から外方向に広がるよう上記基板に形成された第
二導電型の高濃度拡散層を備えたことを特徴とする半導
体装置。2. A substrate of the first conductivity type, which is element-isolated by a field oxide film, a gate oxide film formed on this substrate with a thin central portion and a thick peripheral portion, and a thin portion of the gate oxide film The first conductive film to be formed and the central part are formed so as to cover the upper part of the first conductive film, and the peripheral part covers the periphery of the first conductive film, and the gate oxide film is thick. A gate made of a second conductive film formed in contact with the portion, a second conductivity type low concentration diffusion layer formed on the substrate so as to spread outward from the lower end surface of the gate, the second conductive film A semiconductor device having a high-concentration diffusion layer of the second conductivity type formed on the substrate so as to extend outward from the lower end surface of the sidewall insulating film formed on the side wall of the semiconductor device.
ート酸化膜を形成する第一の工程、上記ゲート酸化膜上
に第一の導電膜を形成する第二の工程、上記第一の導電
膜をエッチングすることによりフローティングゲートの
一部を形成する第三の工程、上記第一の導電膜下のゲー
ト酸化膜の周りを、酸化することにより厚くする第四の
工程、上記第一の導電膜上に第二の導電膜を形成する第
五の工程、上記第一の導電膜と共にフローティングゲー
トを構成するよう、エッチングすることにより、上記第
一の導電膜の上部及び周囲を被う形に上記第二の導電膜
を形成する第六の工程、上記第二の導電膜の上に層間絶
縁膜を形成する第七の工程、上記層間絶縁膜の上に第三
の導電膜を形成する第八の工程、上記層間絶縁膜及び第
三の導電膜をエッチングすることにより、コントロール
ゲートを形成する第九の工程、この第九の工程の後、イ
オン注入により上記基板に第二導電型の低濃度拡散層を
形成する第十の工程、上記第二の導電膜及び層間絶縁膜
及び第三の導電膜の側壁にサイドウォール絶縁膜を形成
する第十一の工程、この第十一の工程の後、イオン注入
により上記基板上に第二導電型の高濃度拡散層を形成す
る第十二の工程を含むことを特徴とする半導体装置の製
造方法。3. A first step of forming a gate oxide film on a device-isolated first conductivity type substrate, a second step of forming a first conductive film on the gate oxide film, and the first step. The third step of forming a part of the floating gate by etching the conductive film of, the fourth step of thickening the periphery of the gate oxide film under the first conductive film by oxidizing, Fifth step of forming a second conductive film on the conductive film, and by etching so as to form a floating gate together with the first conductive film, the upper part and the periphery of the first conductive film are covered. Shape, the sixth step of forming the second conductive film, the seventh step of forming an interlayer insulating film on the second conductive film, and the third conductive film on the interlayer insulating film 8th step of etching, etching the interlayer insulating film and the third conductive film And a ninth step of forming a control gate, and a tenth step of forming a second-conductivity-type low-concentration diffusion layer on the substrate by ion implantation, and the second step after the ninth step. Eleventh step of forming a sidewall insulating film on the sidewalls of the conductive film, the interlayer insulating film, and the third conductive film, and after the eleventh step, ion implantation is performed to form a high-conductivity film of the second conductivity type on the substrate. A method of manufacturing a semiconductor device, comprising a twelfth step of forming a concentration diffusion layer.
た第一導電型の基板、この基板上に形成される中央部が
薄く、周辺部が厚いゲート酸化膜、このゲート酸化膜の
薄い部分の上に形成される第一の導電膜と、中央部が上
記第一の導電膜の上部を被うように形成され、周辺部が
上記第一の導電膜の周囲を被い、上記ゲート酸化膜の厚
い部分と接するように形成された第二の導電膜からなる
フローティングゲート、上記第二の導電膜の上に層間絶
縁膜を介して形成された第三の導電膜からなるコントロ
ールゲート、上記フローティングゲートの下端面から外
方向に広がるよう上記基板に形成された第二導電型の低
濃度拡散層、上記第二の導電膜及び層間絶縁膜及び第三
の導電膜の側壁に形成されたサイドウォール絶縁膜の下
端面から外方向に広がるよう上記基板に形成された第二
導電型の高濃度拡散層を備えたことを特徴とする半導体
装置。4. A substrate of the first conductivity type, which is element-isolated by a field oxide film, a gate oxide film formed on this substrate with a thin central portion and a thick peripheral portion, and on a thin portion of this gate oxide film. The first conductive film to be formed and the central part are formed so as to cover the upper part of the first conductive film, and the peripheral part covers the periphery of the first conductive film, and the gate oxide film is thick. A floating gate made of a second conductive film formed in contact with the portion, a control gate made of a third conductive film formed on the second conductive film via an interlayer insulating film, and a floating gate of the floating gate. A second conductivity type low-concentration diffusion layer formed on the substrate so as to extend outward from the lower end surface, a sidewall insulating film formed on the sidewalls of the second conductive film, the interlayer insulating film, and the third conductive film. Spread outward from the bottom edge of A semiconductor device comprising a second-conductivity-type high-concentration diffusion layer formed on the substrate so as to increase.
シリコン膜であることを特徴とする請求項２記載の半導
体装置。5. The semiconductor device according to claim 2, wherein the first conductive film and the second conductive film are polysilicon films.
シリコン膜であることを特徴とする請求項４記載の半導
体装置。6. The semiconductor device according to claim 4, wherein the first conductive film and the second conductive film are polysilicon films.
ことを特徴とする請求項４または請求項６記載の半導体
装置。7. The semiconductor device according to claim 4, wherein the third conductive film is a polysilicon film.
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|---|---|---|---|
| JP29173194A JP3526090B2 (en) | 1994-11-25 | 1994-11-25 | Method for manufacturing semiconductor device |
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|---|---|---|---|
| JP29173194A JP3526090B2 (en) | 1994-11-25 | 1994-11-25 | Method for manufacturing semiconductor device |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5986302A (en) * | 1997-02-04 | 1999-11-16 | Denso Corporation | Semiconductor memory device |
| US6236085B1 (en) | 1996-11-11 | 2001-05-22 | Denso Corporation | Semiconductor memory device having high-concentration region around electric-field moderating layer in substrate |
| JP2003289115A (en) * | 2002-01-04 | 2003-10-10 | Samsung Electronics Co Ltd | Non-volatile memory element and method for manufacturing the same |
-
1994
- 1994-11-25 JP JP29173194A patent/JP3526090B2/en not_active Expired - Fee Related
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| US6236085B1 (en) | 1996-11-11 | 2001-05-22 | Denso Corporation | Semiconductor memory device having high-concentration region around electric-field moderating layer in substrate |
| US5986302A (en) * | 1997-02-04 | 1999-11-16 | Denso Corporation | Semiconductor memory device |
| JP2003289115A (en) * | 2002-01-04 | 2003-10-10 | Samsung Electronics Co Ltd | Non-volatile memory element and method for manufacturing the same |
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