JPH08148573A - 半導体装置 - Google Patents
半導体装置Info
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- JPH08148573A JPH08148573A JP6309430A JP30943094A JPH08148573A JP H08148573 A JPH08148573 A JP H08148573A JP 6309430 A JP6309430 A JP 6309430A JP 30943094 A JP30943094 A JP 30943094A JP H08148573 A JPH08148573 A JP H08148573A
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- JP
- Japan
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- bus
- selectively
- semiconductor device
- modules
- power supply
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- Hardware Redundancy (AREA)
- Microcomputers (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】 (修正有)
【目的】 それぞれ論理的に独立して動作しうる複数の
マイクロプロセッサを同一チップ上に搭載する大規模集
積回路装置LSI等の製品歩留まりを高める。 【構成】 共通のシステムバスSBUSに結合されかつ
それぞれ論理的に独立して動作しうる複数のマイクロプ
ロセッサMPU1〜MPU8を搭載する大規模集積回路
装置LSI等において、各マイクロプロセッサに、対応
するマイクロプロセッサが正常動作しうるときそのマイ
クロプロセッサとシステムバスSBUSとの間を選択的
に論理結合するバスインタフェース回路BIを設けると
ともに、各マイクロプロセッサに対して最上層の金属配
線層からなる電源供給配線を介して動作電源を供給し、
この電源供給配線をフォーカスドイオンビーム等により
選択的に切断することで、その内部に回避できない障害
が生じたマイクロプロセッサをバスから切り離し非動作
状態とする。
マイクロプロセッサを同一チップ上に搭載する大規模集
積回路装置LSI等の製品歩留まりを高める。 【構成】 共通のシステムバスSBUSに結合されかつ
それぞれ論理的に独立して動作しうる複数のマイクロプ
ロセッサMPU1〜MPU8を搭載する大規模集積回路
装置LSI等において、各マイクロプロセッサに、対応
するマイクロプロセッサが正常動作しうるときそのマイ
クロプロセッサとシステムバスSBUSとの間を選択的
に論理結合するバスインタフェース回路BIを設けると
ともに、各マイクロプロセッサに対して最上層の金属配
線層からなる電源供給配線を介して動作電源を供給し、
この電源供給配線をフォーカスドイオンビーム等により
選択的に切断することで、その内部に回避できない障害
が生じたマイクロプロセッサをバスから切り離し非動作
状態とする。
Description
【0001】
【産業上の利用分野】この発明は半導体装置に関し、例
えば、1個のチップ(半導体基板)上に複数のマイクロ
プロセッサを搭載する高性能の大規模集積回路装置なら
びにその製品歩留まりの向上に利用して特に有効な技術
に関するものである。
えば、1個のチップ(半導体基板)上に複数のマイクロ
プロセッサを搭載する高性能の大規模集積回路装置なら
びにその製品歩留まりの向上に利用して特に有効な技術
に関するものである。
【0002】
【従来の技術】1個のチップ上にその中心部分となる中
央処理装置と例えばキャッシュメモリとなるランダムア
クセスメモリ等を搭載するマイクロプロセッサがある。
また、このようなマイクロプロセッサ等の処理能力を高
める一つの手段として、中央処理装置内に並列動作可能
な複数の処理ユニットを設け複数の命令を同時実行する
ことによりマイクロプロセッサ等のCPI(Cycle
Per Instruction)を小さくしうるい
わゆるスーパースカラー方式がある。
央処理装置と例えばキャッシュメモリとなるランダムア
クセスメモリ等を搭載するマイクロプロセッサがある。
また、このようなマイクロプロセッサ等の処理能力を高
める一つの手段として、中央処理装置内に並列動作可能
な複数の処理ユニットを設け複数の命令を同時実行する
ことによりマイクロプロセッサ等のCPI(Cycle
Per Instruction)を小さくしうるい
わゆるスーパースカラー方式がある。
【0003】スーパースカラー方式を採るマイクロプロ
セッサについて、例えば、『1994年度アイ・エス・
エス・シー・シー(ISSCC:Internatio
nal Solid State Circuits
Conference)ダイジェスト オブ テクニカ
ル ペーパーズ(Digest Of Technic
al Papers)』第212頁〜第213頁に記載
されている。
セッサについて、例えば、『1994年度アイ・エス・
エス・シー・シー(ISSCC:Internatio
nal Solid State Circuits
Conference)ダイジェスト オブ テクニカ
ル ペーパーズ(Digest Of Technic
al Papers)』第212頁〜第213頁に記載
されている。
【0004】
【発明が解決しようとする課題】近年、マイクロプロセ
ッサ等の高性能化は著しく、またそのさらなる高性能化
に対するニーズも大きい。このような中、1個のチップ
上に1個の中央処理装置を搭載した従来のマイクロプロ
セッサでは、このニーズに応える手段として、 (1)マイクロプロセッサ自体のサイクルタイムを高速
化する (2)上記スーパースカラー方式を採用し中央処理装置
内の処理ユニットを増設して同時実行できる命令の数を
増やす (3)個別のチップ上に形成された複数のマイクロプロ
セッサを論理結合しこれらのマイクロプロセッサによる
並列処理を行う 等の方法を採らざるを得ない。しかし、(1)の方法で
は、集積回路の微細化・高集積化技術が限界に近づきつ
つある現状からみて飛躍的な効果を期待できず、(3)
の方法では、チップ間信号の伝達遅延時間が大きくなる
ためにその効果に制約を受ける。また、(2)の方法で
は、処理ユニットの増設にともなって各処理ユニットに
命令を振り分けるための制御論理が複雑化するため、マ
イクロプロセッサのチップサイズが増大しその動作周波
数が低下するとともに、同時実行しうる命令の種類が少
ないことから期待した程の効果も得られない。
ッサ等の高性能化は著しく、またそのさらなる高性能化
に対するニーズも大きい。このような中、1個のチップ
上に1個の中央処理装置を搭載した従来のマイクロプロ
セッサでは、このニーズに応える手段として、 (1)マイクロプロセッサ自体のサイクルタイムを高速
化する (2)上記スーパースカラー方式を採用し中央処理装置
内の処理ユニットを増設して同時実行できる命令の数を
増やす (3)個別のチップ上に形成された複数のマイクロプロ
セッサを論理結合しこれらのマイクロプロセッサによる
並列処理を行う 等の方法を採らざるを得ない。しかし、(1)の方法で
は、集積回路の微細化・高集積化技術が限界に近づきつ
つある現状からみて飛躍的な効果を期待できず、(3)
の方法では、チップ間信号の伝達遅延時間が大きくなる
ためにその効果に制約を受ける。また、(2)の方法で
は、処理ユニットの増設にともなって各処理ユニットに
命令を振り分けるための制御論理が複雑化するため、マ
イクロプロセッサのチップサイズが増大しその動作周波
数が低下するとともに、同時実行しうる命令の種類が少
ないことから期待した程の効果も得られない。
【0005】これらのことから、今後は並列処理に関与
する複数のマイクロプロセッサを同一チップ上に形成
し、マイクロプロセッサ間信号の伝達遅延時間を短縮し
て、高性能の大規模集積回路装置を構築する方法が一般
的になると思われるが、微細化・高集積化技術には限界
があり、チップサイズの増大は否めない。また、同一チ
ップ上に形成されるマイクロプロセッサの数が増えるに
したがって、大規模集積回路装置の素子数が増大し、そ
の障害発生率が増大する。このため、動作可能なクロッ
ク周波数による分別出荷以外に確固たる救済技術が確立
されていないデジタル集積回路分野の現状では、大規模
集積回路装置の製品歩留まりが低下し、これによってそ
の低コスト化が妨げられるという問題が生じる。
する複数のマイクロプロセッサを同一チップ上に形成
し、マイクロプロセッサ間信号の伝達遅延時間を短縮し
て、高性能の大規模集積回路装置を構築する方法が一般
的になると思われるが、微細化・高集積化技術には限界
があり、チップサイズの増大は否めない。また、同一チ
ップ上に形成されるマイクロプロセッサの数が増えるに
したがって、大規模集積回路装置の素子数が増大し、そ
の障害発生率が増大する。このため、動作可能なクロッ
ク周波数による分別出荷以外に確固たる救済技術が確立
されていないデジタル集積回路分野の現状では、大規模
集積回路装置の製品歩留まりが低下し、これによってそ
の低コスト化が妨げられるという問題が生じる。
【0006】この発明の目的は、それぞれ論理的に独立
して動作しうるマイクロプロセッサ等の複数のモジュー
ルを同一チップ上に搭載する大規模集積回路装置等の製
品歩留まりを高め、その低コスト化を図ることにある。
して動作しうるマイクロプロセッサ等の複数のモジュー
ルを同一チップ上に搭載する大規模集積回路装置等の製
品歩留まりを高め、その低コスト化を図ることにある。
【0007】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。
【0008】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、共通のバスに結合されかつそ
れぞれ論理的に独立して動作しうるマイクロプロセッサ
等の複数のモジュールを同一チップ上に搭載する大規模
集積回路装置等において、各モジュールに、対応するモ
ジュールが正常に動作しうるときその出力信号を選択的
に有効レベルとするバスイネーブル回路と、このバスイ
ネーブル回路の出力信号に従って対応するモジュールと
バスとの間を選択的に論理結合するバスインタフェース
回路とを設けるとともに、各モジュールに対して最上層
の金属配線層からなる電源供給配線を介して動作電源を
供給し、この電源供給配線をフォーカスドイオンビーム
等により選択的に切断することで、その内部に回避でき
ない障害が生じたモジュールをバスから切り離し非動作
状態とする。また、このような非動作状態にあるモジュ
ールを含む大規模集積回路装置等を、比較的処理能力の
低い部分製品として出荷する。
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、共通のバスに結合されかつそ
れぞれ論理的に独立して動作しうるマイクロプロセッサ
等の複数のモジュールを同一チップ上に搭載する大規模
集積回路装置等において、各モジュールに、対応するモ
ジュールが正常に動作しうるときその出力信号を選択的
に有効レベルとするバスイネーブル回路と、このバスイ
ネーブル回路の出力信号に従って対応するモジュールと
バスとの間を選択的に論理結合するバスインタフェース
回路とを設けるとともに、各モジュールに対して最上層
の金属配線層からなる電源供給配線を介して動作電源を
供給し、この電源供給配線をフォーカスドイオンビーム
等により選択的に切断することで、その内部に回避でき
ない障害が生じたモジュールをバスから切り離し非動作
状態とする。また、このような非動作状態にあるモジュ
ールを含む大規模集積回路装置等を、比較的処理能力の
低い部分製品として出荷する。
【0009】
【作用】上記した手段によれば、大規模集積回路装置等
に搭載される複数のモジュールに回避できない障害を持
つモジュールが含まれる場合でも、これをバスつまりは
他のモジュールから切り離し部分製品として出荷できる
ため、大規模集積回路装置等の製品歩留まりを高め、そ
の低コスト化を図ることができる。
に搭載される複数のモジュールに回避できない障害を持
つモジュールが含まれる場合でも、これをバスつまりは
他のモジュールから切り離し部分製品として出荷できる
ため、大規模集積回路装置等の製品歩留まりを高め、そ
の低コスト化を図ることができる。
【0010】
【実施例】図1には、この発明が適用された大規模集積
回路装置LSI(半導体装置)の一実施例のシステム構
成図が示されている。また、図2には、図1の大規模集
積回路装置LSIに搭載されるマイクロプロセッサMP
U1の一実施例のブロック図が示されている。さらに、
図3には、図2のマイクロプロセッサMPU1に含まれ
るバスイネーブル回路BE及びバスインタフェース回路
BIの一実施例の回路図が示され、図4には、図1の大
規模集積回路装置LSIの電源供給配線の一実施例の部
分的な断面構造図が示されている。これらの図をもと
に、この実施例の大規模集積回路装置LSI,マイクロ
プロセッサMPU1〜MPU8ならびにバスイネーブル
回路BE及びバスインタフェース回路BIの構成及び動
作ならびにその特徴について説明する。なお、図3の各
回路素子ならびに図1及び図2の各ブロックを構成する
回路素子は、公知の半導体集積回路の製造技術により、
単結晶シリコンのような1個の半導体基板上に形成され
る。また、マイクロプロセッサMPU1〜MPU8に関
する具体的な説明は、図2のマイクロプロセッサMPU
1を例に進められるが、その他のマイクロプロセッサM
PU2〜MPU8についてはこれと同一構成とされるた
め、類推されたい。
回路装置LSI(半導体装置)の一実施例のシステム構
成図が示されている。また、図2には、図1の大規模集
積回路装置LSIに搭載されるマイクロプロセッサMP
U1の一実施例のブロック図が示されている。さらに、
図3には、図2のマイクロプロセッサMPU1に含まれ
るバスイネーブル回路BE及びバスインタフェース回路
BIの一実施例の回路図が示され、図4には、図1の大
規模集積回路装置LSIの電源供給配線の一実施例の部
分的な断面構造図が示されている。これらの図をもと
に、この実施例の大規模集積回路装置LSI,マイクロ
プロセッサMPU1〜MPU8ならびにバスイネーブル
回路BE及びバスインタフェース回路BIの構成及び動
作ならびにその特徴について説明する。なお、図3の各
回路素子ならびに図1及び図2の各ブロックを構成する
回路素子は、公知の半導体集積回路の製造技術により、
単結晶シリコンのような1個の半導体基板上に形成され
る。また、マイクロプロセッサMPU1〜MPU8に関
する具体的な説明は、図2のマイクロプロセッサMPU
1を例に進められるが、その他のマイクロプロセッサM
PU2〜MPU8についてはこれと同一構成とされるた
め、類推されたい。
【0011】図1において、この実施例の大規模集積回
路装置LSIは、それぞれ論理的に独立して動作しうる
8個のモジュールつまりマイクロプロセッサMPU1〜
MPU8を備え、これらのマイクロプロセッサに共通に
設けられる1個のバスコントローラBUSCを備える。
マイクロプロセッサMPU1〜MPU8は、バスインタ
フェース回路BIをそれぞれ含み、このバスインタフェ
ース回路を介してシステムバスSBUSに結合され、さ
らにバスコントローラBUSCに結合される。バスコン
トローラBUSCは、パワーオンリセット回路PORS
を含み、その下方において外部バスEBUSに結合され
る。外部バスEBUSには、図示されない記憶装置及び
入出力装置等が結合される。また、大規模集積回路装置
LSIには、図示されない外部の電源装置から、例えば
+5V(ボルト)の電源電圧VCCと0Vの接地電位V
SSが動作電源として供給される。このうち、電源電圧
VCCは、電源供給配線つまり電源電圧供給配線SLV
Cを介してマイクロプロセッサMPU1〜MPU8なら
びにバスコントローラBUSCに供給され、接地電位V
SSは、接地電位供給配線SLVSを介して各装置に供
給される。
路装置LSIは、それぞれ論理的に独立して動作しうる
8個のモジュールつまりマイクロプロセッサMPU1〜
MPU8を備え、これらのマイクロプロセッサに共通に
設けられる1個のバスコントローラBUSCを備える。
マイクロプロセッサMPU1〜MPU8は、バスインタ
フェース回路BIをそれぞれ含み、このバスインタフェ
ース回路を介してシステムバスSBUSに結合され、さ
らにバスコントローラBUSCに結合される。バスコン
トローラBUSCは、パワーオンリセット回路PORS
を含み、その下方において外部バスEBUSに結合され
る。外部バスEBUSには、図示されない記憶装置及び
入出力装置等が結合される。また、大規模集積回路装置
LSIには、図示されない外部の電源装置から、例えば
+5V(ボルト)の電源電圧VCCと0Vの接地電位V
SSが動作電源として供給される。このうち、電源電圧
VCCは、電源供給配線つまり電源電圧供給配線SLV
Cを介してマイクロプロセッサMPU1〜MPU8なら
びにバスコントローラBUSCに供給され、接地電位V
SSは、接地電位供給配線SLVSを介して各装置に供
給される。
【0012】バスコントローラBUSCは、システムバ
スSBUSに対するマイクロプロセッサMPU1〜MP
U8のアクセスを管理・統轄し、バスアクセス要求のあ
ったマイクロプロセッサに対して予め定められた優先順
位で選択的にバスアクセス権を与える。また、バスアク
セス権を得たマイクロプロセッサと外部バスEBUSと
の間を選択的に論理結合し、このマイクロプロセッサと
外部バスに結合された記憶装置又は入出力装置との間で
行われるデータ授受を仲介する。
スSBUSに対するマイクロプロセッサMPU1〜MP
U8のアクセスを管理・統轄し、バスアクセス要求のあ
ったマイクロプロセッサに対して予め定められた優先順
位で選択的にバスアクセス権を与える。また、バスアク
セス権を得たマイクロプロセッサと外部バスEBUSと
の間を選択的に論理結合し、このマイクロプロセッサと
外部バスに結合された記憶装置又は入出力装置との間で
行われるデータ授受を仲介する。
【0013】この実施例において、マイクロプロセッサ
MPU1〜MPU8は、後述するように、対応するバス
イネーブル回路BEのヒューズF1が切断されることで
それぞれ選択的にシステムバスSBUSから切り離され
るとともに、その電源電圧供給配線SLVCが例えば図
1の×印の部分で切断されることでそれぞれ選択的に非
動作状態とされる。また、マイクロプロセッサMPU1
〜MPU8は、それが正常に動作しうるとき、バスコン
トローラBUSCとの間で予め与えられた識別コードを
授受する機能を持ち、バスコントローラBUSCのパワ
ーオンリセット回路PORSは、電源投入時、識別コー
ドの授受によってマイクロプロセッサMPU1〜MPU
8の動作状態を識別し、正常に動作しうるマイクロプロ
セッサの数に応じて異なる処理能力のデジタル処理装置
を選択的に構築する機能を持つ。この結果、この実施例
の大規模集積回路装置LSIは、その内部に回避できな
い何等かの障害を持つマイクロプロセッサを含んだまま
部分製品として出荷でき、これによってその製品歩留ま
りが高められ、低コスト化が図られる。
MPU1〜MPU8は、後述するように、対応するバス
イネーブル回路BEのヒューズF1が切断されることで
それぞれ選択的にシステムバスSBUSから切り離され
るとともに、その電源電圧供給配線SLVCが例えば図
1の×印の部分で切断されることでそれぞれ選択的に非
動作状態とされる。また、マイクロプロセッサMPU1
〜MPU8は、それが正常に動作しうるとき、バスコン
トローラBUSCとの間で予め与えられた識別コードを
授受する機能を持ち、バスコントローラBUSCのパワ
ーオンリセット回路PORSは、電源投入時、識別コー
ドの授受によってマイクロプロセッサMPU1〜MPU
8の動作状態を識別し、正常に動作しうるマイクロプロ
セッサの数に応じて異なる処理能力のデジタル処理装置
を選択的に構築する機能を持つ。この結果、この実施例
の大規模集積回路装置LSIは、その内部に回避できな
い何等かの障害を持つマイクロプロセッサを含んだまま
部分製品として出荷でき、これによってその製品歩留ま
りが高められ、低コスト化が図られる。
【0014】ところで、この実施例の大規模集積回路装
置LSIでは、図4に例示されるように、チップ内の配
線経路の形成に供するために3層のアルミニウム配線層
(金属配線層)が用意される。このうち、半導体基板S
UBに最も近い最下層つまり第1層のアルミニウム配線
層AL1は、主に基板表面に形成されたMOSFET等
の素子を結合する素子間信号配線SLIDとして用いら
れる。また、第2層のアルミニウム配線層AL2は、主
にマイクロプロセッサMPU1〜MPU8に接地電位V
SSを供給するための接地電位供給配線SLVSとして
用いられ、最上層つまり第3層のアルミニウム配線層A
L3は、主にこれらのマイクロプロセッサに電源電圧V
CCを供給するための電源電圧供給配線SLVCとして
用いられる。つまり、この実施例の大規模集積回路装置
LSIでは、その内部に回避できない障害が発生したマ
イクロプロセッサを非動作状態とするために選択的に切
断される電源電圧供給配線SLVCが、フォーカスドイ
オンビームFIBにより切断しやすい最上層のアルミニ
ウム配線層AL3からなる訳であって、これによって電
源電圧供給配線SLVCの切断作業が効率化されるもの
となる。
置LSIでは、図4に例示されるように、チップ内の配
線経路の形成に供するために3層のアルミニウム配線層
(金属配線層)が用意される。このうち、半導体基板S
UBに最も近い最下層つまり第1層のアルミニウム配線
層AL1は、主に基板表面に形成されたMOSFET等
の素子を結合する素子間信号配線SLIDとして用いら
れる。また、第2層のアルミニウム配線層AL2は、主
にマイクロプロセッサMPU1〜MPU8に接地電位V
SSを供給するための接地電位供給配線SLVSとして
用いられ、最上層つまり第3層のアルミニウム配線層A
L3は、主にこれらのマイクロプロセッサに電源電圧V
CCを供給するための電源電圧供給配線SLVCとして
用いられる。つまり、この実施例の大規模集積回路装置
LSIでは、その内部に回避できない障害が発生したマ
イクロプロセッサを非動作状態とするために選択的に切
断される電源電圧供給配線SLVCが、フォーカスドイ
オンビームFIBにより切断しやすい最上層のアルミニ
ウム配線層AL3からなる訳であって、これによって電
源電圧供給配線SLVCの切断作業が効率化されるもの
となる。
【0015】次に、マイクロプロセッサMPU1〜MP
U8は、図2のマイクロプロセッサMPU1に代表して
示されるように、ストアドプログラム方式の中央処理装
置CPUをその基本構成要素とする。中央処理装置CP
Uには、上記のように、電源電圧供給配線SLVC及び
接地電位供給配線SLVSを介して動作電源となる電源
電圧VCC及び接地電位VSSが供給され、図示されな
いクロック発生回路から所定のクロック信号CLKが供
給される。また、中央処理装置CPUには、内部バスI
BUSを介してランダムアクセスメモリRAM,スペシ
ャルファンクションユニットSFU及びバスインタフェ
ース回路BIが結合され、このバスインタフェース回路
BIにはバスイネーブル回路BEが結合される。
U8は、図2のマイクロプロセッサMPU1に代表して
示されるように、ストアドプログラム方式の中央処理装
置CPUをその基本構成要素とする。中央処理装置CP
Uには、上記のように、電源電圧供給配線SLVC及び
接地電位供給配線SLVSを介して動作電源となる電源
電圧VCC及び接地電位VSSが供給され、図示されな
いクロック発生回路から所定のクロック信号CLKが供
給される。また、中央処理装置CPUには、内部バスI
BUSを介してランダムアクセスメモリRAM,スペシ
ャルファンクションユニットSFU及びバスインタフェ
ース回路BIが結合され、このバスインタフェース回路
BIにはバスイネーブル回路BEが結合される。
【0016】ランダムアクセスメモリRAMは、いわゆ
るキャッシュメモリとして機能し、中央処理装置CPU
の動作制御に必要なプログラム及び演算データ等を一時
的に保持する。また、中央処理装置CPUは、クロック
信号CLKに従って同期動作し、ランダムアクセスメモ
リRAMに保持されるプログラムに従ってステップ動作
して、所定の論理演算処理を行うとともに、マイクロプ
ロセッサMPU1の各部を制御・統轄する。一方、スペ
シャルファンクションユニットSFUは、中央処理装置
CPUの演算機能の一部を代行し、バスインタフェース
回路BIは、バスイネーブル回路BEから供給されるバ
スイネーブル信号BENに従って対応するマイクロプロ
セッサMPU1の内部バスIBUSとシステムバスSB
USとの間を選択的に論理結合する。さらに、バスイネ
ーブル回路BEは、マイクロプロセッサMPU1に回避
できない何等かの障害が発生したとき選択的に切断され
るヒューズF1を含み、このヒューズが切断状態にない
とき、言い換えるならばマイクロプロセッサMPU1が
正常に動作しうるとき、その出力信号つまりバスイネー
ブル信号BENを選択的に有効レベルつまりハイレベル
とする。
るキャッシュメモリとして機能し、中央処理装置CPU
の動作制御に必要なプログラム及び演算データ等を一時
的に保持する。また、中央処理装置CPUは、クロック
信号CLKに従って同期動作し、ランダムアクセスメモ
リRAMに保持されるプログラムに従ってステップ動作
して、所定の論理演算処理を行うとともに、マイクロプ
ロセッサMPU1の各部を制御・統轄する。一方、スペ
シャルファンクションユニットSFUは、中央処理装置
CPUの演算機能の一部を代行し、バスインタフェース
回路BIは、バスイネーブル回路BEから供給されるバ
スイネーブル信号BENに従って対応するマイクロプロ
セッサMPU1の内部バスIBUSとシステムバスSB
USとの間を選択的に論理結合する。さらに、バスイネ
ーブル回路BEは、マイクロプロセッサMPU1に回避
できない何等かの障害が発生したとき選択的に切断され
るヒューズF1を含み、このヒューズが切断状態にない
とき、言い換えるならばマイクロプロセッサMPU1が
正常に動作しうるとき、その出力信号つまりバスイネー
ブル信号BENを選択的に有効レベルつまりハイレベル
とする。
【0017】ここで、バスイネーブル回路BEは、図3
に示されるように、電源電圧VCCとインバータV1の
入力端子との間に設けられるヒューズF1と、インバー
タV1の入力端子と接地電位VSSとの間に設けられる
NチャンネルMOSFET(金属酸化物半導体型電界効
果トランジスタ。この明細書では、MOSFETをして
絶縁ゲート型電界効果トランジスタの総称とする)N1
とを含む。インバータV1の出力信号は、MOSFET
N1のゲートに供給されるとともに、インバータV2に
よって反転された後、バスイネーブル回路BEの出力信
号つまりバスイネーブル信号BENとしてバスインタフ
ェース回路BIに供給される。
に示されるように、電源電圧VCCとインバータV1の
入力端子との間に設けられるヒューズF1と、インバー
タV1の入力端子と接地電位VSSとの間に設けられる
NチャンネルMOSFET(金属酸化物半導体型電界効
果トランジスタ。この明細書では、MOSFETをして
絶縁ゲート型電界効果トランジスタの総称とする)N1
とを含む。インバータV1の出力信号は、MOSFET
N1のゲートに供給されるとともに、インバータV2に
よって反転された後、バスイネーブル回路BEの出力信
号つまりバスイネーブル信号BENとしてバスインタフ
ェース回路BIに供給される。
【0018】マイクロプロセッサMPU1が正常に動作
しヒューズF1が切断状態にないとき、バスイネーブル
回路BEでは、ヒューズF1を介してインバータV1の
入力端子が電源電圧VCCに結合され、その出力信号が
接地電位VSSのようなロウレベルとされる。このた
め、MOSFETN1がオフ状態とされるとともに、バ
スイネーブル回路BEの出力信号つまりバスイネーブル
信号BENが有効レベルつまり電源電圧VCCのような
ハイレベルとされる。
しヒューズF1が切断状態にないとき、バスイネーブル
回路BEでは、ヒューズF1を介してインバータV1の
入力端子が電源電圧VCCに結合され、その出力信号が
接地電位VSSのようなロウレベルとされる。このた
め、MOSFETN1がオフ状態とされるとともに、バ
スイネーブル回路BEの出力信号つまりバスイネーブル
信号BENが有効レベルつまり電源電圧VCCのような
ハイレベルとされる。
【0019】一方、マイクロプロセッサMPU1に回避
できない何等かの障害が発生しヒューズF1が切断状態
にあるとき、バスイネーブル回路BEでは、電源投入を
受けてMOSFETN1がオン状態とされ、これによっ
てインバータV1の出力信号が電源電圧VCCのような
ハイレベルとされる。また、このインバータV1の出力
信号のハイレベルを受けてMOSFETN1がオン状態
を継続してインバータV1とラッチ形態とされ、バスイ
ネーブル回路BEの出力信号つまりバスイネーブル信号
BENは接地電位VSSのようなロウレベルとされる。
このように、バスイネーブル回路BEの出力信号つまり
バスイネーブル信号BENは、マイクロプロセッサMP
U1が正常に動作しうる状態にありヒューズF1が切断
状態にないとき選択的に有効レベルつまりハイレベルと
されるものとなる。
できない何等かの障害が発生しヒューズF1が切断状態
にあるとき、バスイネーブル回路BEでは、電源投入を
受けてMOSFETN1がオン状態とされ、これによっ
てインバータV1の出力信号が電源電圧VCCのような
ハイレベルとされる。また、このインバータV1の出力
信号のハイレベルを受けてMOSFETN1がオン状態
を継続してインバータV1とラッチ形態とされ、バスイ
ネーブル回路BEの出力信号つまりバスイネーブル信号
BENは接地電位VSSのようなロウレベルとされる。
このように、バスイネーブル回路BEの出力信号つまり
バスイネーブル信号BENは、マイクロプロセッサMP
U1が正常に動作しうる状態にありヒューズF1が切断
状態にないとき選択的に有効レベルつまりハイレベルと
されるものとなる。
【0020】次に、バスインタフェース回路BIは、シ
ステムバスSBUSのビットBA1〜BAiに対応して
設けられるそれぞれi個のバスレシーバBR及びバスド
ライバBDと、ビットBB1〜BBjに対応して設けら
れるj個のバスレシーバBRならびにビットBC1〜B
Ckに対応して設けられるk個のバスドライバBDとを
含む。このうち、バスレシーバBRは、いわゆるアンド
(AND)型のレシーバからなり、その一方の入力端子
は、システムバスSBUSの対応するビットBA1〜B
AiならびにBB1〜BBjにそれぞれ結合される。ま
た、その他方の入力端子には、バスイネーブル回路BE
からバスイネーブル信号BENが共通に供給され、その
出力信号は、バス入力信号IBA1〜IBAiならびに
IBB1〜IBBjとして内部バスIBUSの対応する
ビットに出力される。
ステムバスSBUSのビットBA1〜BAiに対応して
設けられるそれぞれi個のバスレシーバBR及びバスド
ライバBDと、ビットBB1〜BBjに対応して設けら
れるj個のバスレシーバBRならびにビットBC1〜B
Ckに対応して設けられるk個のバスドライバBDとを
含む。このうち、バスレシーバBRは、いわゆるアンド
(AND)型のレシーバからなり、その一方の入力端子
は、システムバスSBUSの対応するビットBA1〜B
AiならびにBB1〜BBjにそれぞれ結合される。ま
た、その他方の入力端子には、バスイネーブル回路BE
からバスイネーブル信号BENが共通に供給され、その
出力信号は、バス入力信号IBA1〜IBAiならびに
IBB1〜IBBjとして内部バスIBUSの対応する
ビットに出力される。
【0021】これにより、バスレシーバBRのそれぞれ
は、バスイネーブル信号BENがハイレベルとされるこ
とで選択的に伝達状態とされ、システムバスSBUSの
対応するビットBA1〜BAiならびにBB1〜BBj
を介して供給される入力信号を選択的に取り込み、バス
入力信号IBA1〜IBAiならびにIBB1〜IBB
jとして内部バスIBUSの対応するビットに伝達す
る。
は、バスイネーブル信号BENがハイレベルとされるこ
とで選択的に伝達状態とされ、システムバスSBUSの
対応するビットBA1〜BAiならびにBB1〜BBj
を介して供給される入力信号を選択的に取り込み、バス
入力信号IBA1〜IBAiならびにIBB1〜IBB
jとして内部バスIBUSの対応するビットに伝達す
る。
【0022】一方、バスインタフェース回路BIの各バ
スドライバBDは、トライステート出力型のドライバか
らなり、その入力端子には、内部バスIBUSの対応す
るビットからバス出力信号OBA1〜OBAiならびに
OBC1〜OBCkがそれぞれ供給される。また、その
非反転制御端子には、バスイネーブル信号BENが共通
に供給され、その反転制御端子には、アンドゲートAG
1の出力信号つまり出力イネーブル信号OEのインバー
タV3による反転信号つまり反転出力イネーブル信号O
Bが共通に供給される。各バスドライバBDの出力端子
は、システムバスSBUSの対応するビットBA1〜B
AiならびにBC1〜BCkにそれぞれ結合される。ア
ンドゲートAG1の一方の入力端子には、バスイネーブ
ル回路BEからバスイネーブル信号BENが供給され、
その他方の入力端子には、図示されない制御回路から出
力制御信号OCが供給される。
スドライバBDは、トライステート出力型のドライバか
らなり、その入力端子には、内部バスIBUSの対応す
るビットからバス出力信号OBA1〜OBAiならびに
OBC1〜OBCkがそれぞれ供給される。また、その
非反転制御端子には、バスイネーブル信号BENが共通
に供給され、その反転制御端子には、アンドゲートAG
1の出力信号つまり出力イネーブル信号OEのインバー
タV3による反転信号つまり反転出力イネーブル信号O
Bが共通に供給される。各バスドライバBDの出力端子
は、システムバスSBUSの対応するビットBA1〜B
AiならびにBC1〜BCkにそれぞれ結合される。ア
ンドゲートAG1の一方の入力端子には、バスイネーブ
ル回路BEからバスイネーブル信号BENが供給され、
その他方の入力端子には、図示されない制御回路から出
力制御信号OCが供給される。
【0023】これらのことから、アンドゲートAG1の
出力信号つまり出力イネーブル信号OEは、バスイネー
ブル信号BEN及び出力制御信号OCがともにハイレベ
ルとされるとき、言い換えるならばマイクロプロセッサ
MPU1が正常に動作しうる状態にありかつシステムバ
スSBUSに対するアクセス権を有するとき、選択的に
ハイレベルとされ、反転出力イネーブル信号OBは、こ
れと相補的な条件で選択的にハイレベルとされる。ま
た、各バスドライバBDは、出力イネーブル信号OEが
ハイレベルとされ反転出力イネーブル信号OBがロウレ
ベルとされることで選択的に伝達状態とされ、内部バス
IBUSの対応するビットを介して供給されるバス出力
信号OBA1〜OBAiならびにOBC1〜OBCkを
システムバスSBUSの対応するビットに出力する。な
お、出力イネーブル信号OEがロウレベルとされ反転出
力イネーブル信号OBがハイレベルとされるとき、各バ
スドライバBDの出力はハイインピーダンス状態とされ
る。
出力信号つまり出力イネーブル信号OEは、バスイネー
ブル信号BEN及び出力制御信号OCがともにハイレベ
ルとされるとき、言い換えるならばマイクロプロセッサ
MPU1が正常に動作しうる状態にありかつシステムバ
スSBUSに対するアクセス権を有するとき、選択的に
ハイレベルとされ、反転出力イネーブル信号OBは、こ
れと相補的な条件で選択的にハイレベルとされる。ま
た、各バスドライバBDは、出力イネーブル信号OEが
ハイレベルとされ反転出力イネーブル信号OBがロウレ
ベルとされることで選択的に伝達状態とされ、内部バス
IBUSの対応するビットを介して供給されるバス出力
信号OBA1〜OBAiならびにOBC1〜OBCkを
システムバスSBUSの対応するビットに出力する。な
お、出力イネーブル信号OEがロウレベルとされ反転出
力イネーブル信号OBがハイレベルとされるとき、各バ
スドライバBDの出力はハイインピーダンス状態とされ
る。
【0024】以上の結果、バスインタフェース回路BI
は、バスイネーブル回路BEの出力信号つまりバスイネ
ーブル信号BENが有効レベルつまりハイレベルとされ
ることで、対応するマイクロプロセッサMPU1とシス
テムバスSBUSとの間を選択的に論理結合し、言い換
えるならばバスイネーブル信号BENがロウレベルとさ
れることで、対応するマイクロプロセッサMPU1をシ
ステムバスSBUSつまりは他のマイクロプロセッサM
PU2〜MPU8から選択的に切り離すものとなる。こ
のとき、マイクロプロセッサMPU1の電源電圧供給配
線SLVCは、前述のように、対応する最上層の電源電
圧供給配線SLVCが切断されることで選択的に非動作
状態とされ、大規模集積回路装置LSIは、非動作状態
とされるマイクロプロセッサMPU1を含んだまま処理
能力の低い部分製品として出荷される。これにより、大
規模集積回路装置LSIの実質的な製品歩留まりを高め
ることができ、その低コスト化を図ることができるもの
である。
は、バスイネーブル回路BEの出力信号つまりバスイネ
ーブル信号BENが有効レベルつまりハイレベルとされ
ることで、対応するマイクロプロセッサMPU1とシス
テムバスSBUSとの間を選択的に論理結合し、言い換
えるならばバスイネーブル信号BENがロウレベルとさ
れることで、対応するマイクロプロセッサMPU1をシ
ステムバスSBUSつまりは他のマイクロプロセッサM
PU2〜MPU8から選択的に切り離すものとなる。こ
のとき、マイクロプロセッサMPU1の電源電圧供給配
線SLVCは、前述のように、対応する最上層の電源電
圧供給配線SLVCが切断されることで選択的に非動作
状態とされ、大規模集積回路装置LSIは、非動作状態
とされるマイクロプロセッサMPU1を含んだまま処理
能力の低い部分製品として出荷される。これにより、大
規模集積回路装置LSIの実質的な製品歩留まりを高め
ることができ、その低コスト化を図ることができるもの
である。
【0025】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 (1)共通のバスに結合されかつそれぞれ論理的に独立
して動作しうるマイクロプロセッサ等の複数のモジュー
ルを同一チップ上に搭載する大規模集積回路装置等にお
いて、各モジュールに、対応するモジュールが正常に動
作しうるときその出力信号を選択的に有効レベルとする
バスイネーブル回路と、このバスイネーブル回路の出力
信号に従って対応するモジュールとバスとの間を選択的
に論理結合するバスインタフェース回路とを設けるとと
もに、各モジュールに対して最上層の金属配線層からな
る電源供給配線を介して動作電源を供給し、この電源供
給配線をフォーカスドイオンビーム等により選択的に切
断することで、その内部に回避できない障害が生じたモ
ジュールをバスつまりは他のモジュールから選択的に切
り離し、非動作状態とすることができるという効果が得
られる。 (2)上記(1)項により、大規模集積回路装置等に搭
載される複数のモジュールに回避できない障害を持つモ
ジュールが含まれる場合でも、この大規模集積回路装置
等を部分製品として出荷できるという効果が得られる。 (3)上記(1)項及び(2)項により、大規模集積回
路装置等の製品歩留まりを高め、その低コスト化を図る
ことができるという効果が得られる。
記の通りである。すなわち、 (1)共通のバスに結合されかつそれぞれ論理的に独立
して動作しうるマイクロプロセッサ等の複数のモジュー
ルを同一チップ上に搭載する大規模集積回路装置等にお
いて、各モジュールに、対応するモジュールが正常に動
作しうるときその出力信号を選択的に有効レベルとする
バスイネーブル回路と、このバスイネーブル回路の出力
信号に従って対応するモジュールとバスとの間を選択的
に論理結合するバスインタフェース回路とを設けるとと
もに、各モジュールに対して最上層の金属配線層からな
る電源供給配線を介して動作電源を供給し、この電源供
給配線をフォーカスドイオンビーム等により選択的に切
断することで、その内部に回避できない障害が生じたモ
ジュールをバスつまりは他のモジュールから選択的に切
り離し、非動作状態とすることができるという効果が得
られる。 (2)上記(1)項により、大規模集積回路装置等に搭
載される複数のモジュールに回避できない障害を持つモ
ジュールが含まれる場合でも、この大規模集積回路装置
等を部分製品として出荷できるという効果が得られる。 (3)上記(1)項及び(2)項により、大規模集積回
路装置等の製品歩留まりを高め、その低コスト化を図る
ことができるという効果が得られる。
【0026】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図1において、大規模集積回路装置LSIに搭載さ
れるモジュールつまりマイクロプロセッサの数は、任意
に設定できる。また、電源投入時、バスコントローラB
USCのパワーオンリセット回路PORSによって行わ
れるマイクロプロセッサMPU1〜MPU8の動作状態
の識別は、例えば各マイクロプロセッサのバスイネーブ
ル信号BENの論理レベルをもとに行うことができる。
大規模集積回路装置LSIは、記憶装置及び入出力制御
装置等をその内部に含むことができるし、そのシステム
構成や電源電圧の極性及び絶対値等は、種々の実施形態
を採りうる。
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図1において、大規模集積回路装置LSIに搭載さ
れるモジュールつまりマイクロプロセッサの数は、任意
に設定できる。また、電源投入時、バスコントローラB
USCのパワーオンリセット回路PORSによって行わ
れるマイクロプロセッサMPU1〜MPU8の動作状態
の識別は、例えば各マイクロプロセッサのバスイネーブ
ル信号BENの論理レベルをもとに行うことができる。
大規模集積回路装置LSIは、記憶装置及び入出力制御
装置等をその内部に含むことができるし、そのシステム
構成や電源電圧の極性及び絶対値等は、種々の実施形態
を採りうる。
【0027】図2において、マイクロプロセッサMPU
1〜MPU8は、リードオンリーメモリや一部の周辺装
置を含むことができるし、スペシャルファンクションユ
ニットSFUを含むことを必須条件ともしない。また、
バスイネーブル回路BEは、バスインタフェース回路B
Iに含まれるものとしてもよいし、マイクロプロセッサ
MPU1〜MPU8のブロック構成は、この実施例によ
る制約を受けない。図3において、バスイネーブル信号
BENは、バスインタフェース回路BIの論理条件が整
合されることを条件に、ロウレベルをその有効レベルと
することができる。また、ヒューズF1は、例えば選択
的に切断される最上層のアルミニウム配線層に置き換え
てもよいし、バスイネーブル回路BE及びバスインタフ
ェース回路BIの具体的構成は、種々の実施形態を採り
うる。図4において、第1層ないし第3層のアルミニウ
ム配線層AL1〜AL3の用途は、この実施例による制
約を受けない。また、大規模集積回路装置LSIは、2
層以下又は4層以上の金属配線層を備えることができる
し、その切断方法も任意である。
1〜MPU8は、リードオンリーメモリや一部の周辺装
置を含むことができるし、スペシャルファンクションユ
ニットSFUを含むことを必須条件ともしない。また、
バスイネーブル回路BEは、バスインタフェース回路B
Iに含まれるものとしてもよいし、マイクロプロセッサ
MPU1〜MPU8のブロック構成は、この実施例によ
る制約を受けない。図3において、バスイネーブル信号
BENは、バスインタフェース回路BIの論理条件が整
合されることを条件に、ロウレベルをその有効レベルと
することができる。また、ヒューズF1は、例えば選択
的に切断される最上層のアルミニウム配線層に置き換え
てもよいし、バスイネーブル回路BE及びバスインタフ
ェース回路BIの具体的構成は、種々の実施形態を採り
うる。図4において、第1層ないし第3層のアルミニウ
ム配線層AL1〜AL3の用途は、この実施例による制
約を受けない。また、大規模集積回路装置LSIは、2
層以下又は4層以上の金属配線層を備えることができる
し、その切断方法も任意である。
【0028】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野である複数
のマイクロプロセッサを搭載する大規模集積回路装置に
適用した場合について説明したが、それに限定されるも
のではなく、少なくともそれぞれ論理的に独立して動作
しうる複数のモジュールを備える半導体装置ならびにこ
のような半導体装置を含むシステムに広く適用できる。
てなされた発明をその背景となった利用分野である複数
のマイクロプロセッサを搭載する大規模集積回路装置に
適用した場合について説明したが、それに限定されるも
のではなく、少なくともそれぞれ論理的に独立して動作
しうる複数のモジュールを備える半導体装置ならびにこ
のような半導体装置を含むシステムに広く適用できる。
【0029】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、共通のバスに結合されかつ
それぞれ論理的に独立して動作しうるマイクロプロセッ
サ等の複数のモジュールを同一チップ上に搭載する大規
模集積回路装置等において、各モジュールに、対応する
モジュールが正常に動作しうるときその出力信号を選択
的に有効レベルとするバスイネーブル回路と、バスイネ
ーブル回路の出力信号に従って対応するモジュールとバ
スとの間を選択的に論理結合するバスインタフェース回
路とを設けるとともに、各モジュールに対して最上層の
金属配線層からなる電源供給配線を介して動作電源を供
給し、この電源供給配線をフォーカスドイオンビーム等
により選択的に切断することで、その内部に回避できな
い障害が生じたモジュールをバスから切り離し非動作状
態とする。また、このような非動作状態にあるモジュー
ルを含む大規模集積回路装置等を、比較的処理能力の低
い部分製品として出荷する。これにより、大規模集積回
路装置等に搭載される複数のモジュールに回避できない
障害を持つモジュールが含まれる場合でも、これをバス
つまりは他のモジュールから切り離し、部分製品として
出荷できるため、大規模集積回路装置等の製品歩留まり
を高め、その低コスト化を図ることができる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、共通のバスに結合されかつ
それぞれ論理的に独立して動作しうるマイクロプロセッ
サ等の複数のモジュールを同一チップ上に搭載する大規
模集積回路装置等において、各モジュールに、対応する
モジュールが正常に動作しうるときその出力信号を選択
的に有効レベルとするバスイネーブル回路と、バスイネ
ーブル回路の出力信号に従って対応するモジュールとバ
スとの間を選択的に論理結合するバスインタフェース回
路とを設けるとともに、各モジュールに対して最上層の
金属配線層からなる電源供給配線を介して動作電源を供
給し、この電源供給配線をフォーカスドイオンビーム等
により選択的に切断することで、その内部に回避できな
い障害が生じたモジュールをバスから切り離し非動作状
態とする。また、このような非動作状態にあるモジュー
ルを含む大規模集積回路装置等を、比較的処理能力の低
い部分製品として出荷する。これにより、大規模集積回
路装置等に搭載される複数のモジュールに回避できない
障害を持つモジュールが含まれる場合でも、これをバス
つまりは他のモジュールから切り離し、部分製品として
出荷できるため、大規模集積回路装置等の製品歩留まり
を高め、その低コスト化を図ることができる。
【図1】この発明が適用された大規模集積回路装置の一
実施例を示すシステム構成図である。
実施例を示すシステム構成図である。
【図2】図1の大規模集積回路装置に含まれるマイクロ
プロセッサの一実施例を示すブロック図である。
プロセッサの一実施例を示すブロック図である。
【図3】図2のマイクロプロセッサに含まれるバスイネ
ーブル回路及びバスインタフェース回路の一実施例を示
す回路図である。
ーブル回路及びバスインタフェース回路の一実施例を示
す回路図である。
【図4】図1の大規模集積回路装置の電源供給配線の一
実施例を示す部分的な断面構造図である。
実施例を示す部分的な断面構造図である。
LSI・・・大規模集積回路装置、MPU1〜MPU8
・・・マイクロプロセッサ、BI・・・バスインタフェ
ース回路、SBUS・・・システムバス、BUSC・・
・バスコントローラ、PORS・・・パワーオンリセッ
ト回路、EBUS・・・外部バス、VCC・・・電源電
圧、VSS・・・接地電位、SLVC・・・電源電圧供
給配線、SLVS・・・接地電位供給配線。CPU・・
・中央処理装置、IBUS・・・内部バス、SFU・・
・スペシャルファンクションユニット、RAM・・・ラ
ンダムアクセスメモリ、BE・・・バスイネーブル回
路、CLK・・・クロック信号。F1・・・ヒューズ、
N1・・・NチャンネルMOSFET、V1〜V3・・
・インバータ、AG1・・・アンド(AND)ゲート、
BR・・・アンド型バスレシーバ、BD・・・バスドラ
イバ、BA1〜BAi,BB1〜BBj,BC1〜BC
k・・・システムバスの各ビット、IBA1〜IBA
i,IBB1〜IBBj・・・バス入力信号、OBA1
〜OBAi,OBC1〜OBCk・・・バス出力信号、
BEN・・・バスイネーブル信号、OC・・・出力制御
信号、OE・・・出力イネーブル信号、OB・・・反転
出力イネーブル信号。SUB・・・半導体基板、AL1
・・・第1層アルミニウム配線層、AL2・・・第2層
アルミニウム配線層、AL3・・・第3層アルミニウム
配線層、SLID・・・素子間信号配線、FIB・・・
フォーカスドイオンビーム。
・・・マイクロプロセッサ、BI・・・バスインタフェ
ース回路、SBUS・・・システムバス、BUSC・・
・バスコントローラ、PORS・・・パワーオンリセッ
ト回路、EBUS・・・外部バス、VCC・・・電源電
圧、VSS・・・接地電位、SLVC・・・電源電圧供
給配線、SLVS・・・接地電位供給配線。CPU・・
・中央処理装置、IBUS・・・内部バス、SFU・・
・スペシャルファンクションユニット、RAM・・・ラ
ンダムアクセスメモリ、BE・・・バスイネーブル回
路、CLK・・・クロック信号。F1・・・ヒューズ、
N1・・・NチャンネルMOSFET、V1〜V3・・
・インバータ、AG1・・・アンド(AND)ゲート、
BR・・・アンド型バスレシーバ、BD・・・バスドラ
イバ、BA1〜BAi,BB1〜BBj,BC1〜BC
k・・・システムバスの各ビット、IBA1〜IBA
i,IBB1〜IBBj・・・バス入力信号、OBA1
〜OBAi,OBC1〜OBCk・・・バス出力信号、
BEN・・・バスイネーブル信号、OC・・・出力制御
信号、OE・・・出力イネーブル信号、OB・・・反転
出力イネーブル信号。SUB・・・半導体基板、AL1
・・・第1層アルミニウム配線層、AL2・・・第2層
アルミニウム配線層、AL3・・・第3層アルミニウム
配線層、SLID・・・素子間信号配線、FIB・・・
フォーカスドイオンビーム。
Claims (5)
- 【請求項1】 それぞれ論理的に独立して動作しかつそ
の内部に回避できない障害が生じたときそれぞれ選択的
に他から切り離され非動作状態とされる複数のモジュー
ルを具備することを特徴とする半導体装置。 - 【請求項2】 上記半導体装置は、非動作状態のモジュ
ールを含んだまま部分製品として出荷されることを特徴
とする請求項1の半導体装置。 - 【請求項3】 上記半導体装置は、複数層の金属配線層
を備え、上記モジュールのそれぞれは、最上層の金属配
線層からなる電源供給配線を介して動作電源の供給を受
けるものであって、その内部に回避できない障害が生じ
たモジュールは、上記電源供給配線が切断されることに
より選択的に非動作状態とされるものであることを特徴
とする請求項1又は請求項2の半導体装置。 - 【請求項4】 上記複数のモジュールは、バスを介して
互いに結合されるものであって、上記モジュールのそれ
ぞれは、対応するモジュールが正常に動作しうるときそ
の出力信号を選択的に有効レベルとするバスイネーブル
回路と、上記バスイネーブル回路の出力信号に従って対
応するモジュールと上記バスとの間を選択的に論理結合
するバスインタフェース回路とを備えるものであること
を特徴とする請求項1,請求項2又は請求項3の半導体
装置。 - 【請求項5】 上記モジュールは、マイクロプロセッサ
であって、上記半導体装置は、上記バスに結合されかつ
正常に動作しうるマイクロプロセッサの数に応じて選択
的に処理能力の異なるデジタル処理装置を構築するバス
コントローラを具備するものであることを特徴とする請
求項4の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6309430A JPH08148573A (ja) | 1994-11-21 | 1994-11-21 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6309430A JPH08148573A (ja) | 1994-11-21 | 1994-11-21 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08148573A true JPH08148573A (ja) | 1996-06-07 |
Family
ID=17992917
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6309430A Pending JPH08148573A (ja) | 1994-11-21 | 1994-11-21 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08148573A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100363057B1 (ko) * | 1999-01-22 | 2002-11-30 | 가부시끼가이샤 도시바 | 반도체 장치 |
WO2005026975A1 (ja) * | 2003-09-12 | 2005-03-24 | Fujitsu Limited | 集積回路およびその設定方法 |
JP2009514064A (ja) * | 2005-08-08 | 2009-04-02 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | 半導体回路のコンフィギュレーション装置およびコンフィギュレーション方法 |
JP2010079923A (ja) * | 2001-09-19 | 2010-04-08 | Pact Xpp Technologies Ag | 処理チップ、チップを含むシステム、マルチプロセッサ装置およびマルチコアプロセッサ装置 |
JP2010272876A (ja) * | 2005-07-28 | 2010-12-02 | Sony Computer Entertainment Inc | モジュール設計方法及び装置 |
-
1994
- 1994-11-21 JP JP6309430A patent/JPH08148573A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100363057B1 (ko) * | 1999-01-22 | 2002-11-30 | 가부시끼가이샤 도시바 | 반도체 장치 |
JP2010079923A (ja) * | 2001-09-19 | 2010-04-08 | Pact Xpp Technologies Ag | 処理チップ、チップを含むシステム、マルチプロセッサ装置およびマルチコアプロセッサ装置 |
WO2005026975A1 (ja) * | 2003-09-12 | 2005-03-24 | Fujitsu Limited | 集積回路およびその設定方法 |
JP2010272876A (ja) * | 2005-07-28 | 2010-12-02 | Sony Computer Entertainment Inc | モジュール設計方法及び装置 |
JP2009514064A (ja) * | 2005-08-08 | 2009-04-02 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | 半導体回路のコンフィギュレーション装置およびコンフィギュレーション方法 |
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