JPH08148573A - 半導体装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 それぞれ論理的に独立して動作しうる複数の
マイクロプロセッサを同一チップ上に搭載する大規模集
積回路装置ＬＳＩ等の製品歩留まりを高める。 【構成】 共通のシステムバスＳＢＵＳに結合されかつ
それぞれ論理的に独立して動作しうる複数のマイクロプ
ロセッサＭＰＵ１〜ＭＰＵ８を搭載する大規模集積回路
装置ＬＳＩ等において、各マイクロプロセッサに、対応
するマイクロプロセッサが正常動作しうるときそのマイ
クロプロセッサとシステムバスＳＢＵＳとの間を選択的
に論理結合するバスインタフェース回路ＢＩを設けると
ともに、各マイクロプロセッサに対して最上層の金属配
線層からなる電源供給配線を介して動作電源を供給し、
この電源供給配線をフォーカスドイオンビーム等により
選択的に切断することで、その内部に回避できない障害
が生じたマイクロプロセッサをバスから切り離し非動作
状態とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体装置に関し、例
えば、１個のチップ（半導体基板）上に複数のマイクロ
プロセッサを搭載する高性能の大規模集積回路装置なら
びにその製品歩留まりの向上に利用して特に有効な技術
に関するものである。

【０００２】

【従来の技術】１個のチップ上にその中心部分となる中
央処理装置と例えばキャッシュメモリとなるランダムア
クセスメモリ等を搭載するマイクロプロセッサがある。
また、このようなマイクロプロセッサ等の処理能力を高
める一つの手段として、中央処理装置内に並列動作可能
な複数の処理ユニットを設け複数の命令を同時実行する
ことによりマイクロプロセッサ等のＣＰＩ（Ｃｙｃｌｅ
Ｐｅｒ Ｉｎｓｔｒｕｃｔｉｏｎ）を小さくしうるい
わゆるスーパースカラー方式がある。

【０００３】スーパースカラー方式を採るマイクロプロ
セッサについて、例えば、『１９９４年度アイ・エス・
エス・シー・シー（ＩＳＳＣＣ：Ｉｎｔｅｒｎａｔｉｏ
ｎａｌ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ
Ｃｏｎｆｅｒｅｎｃｅ）ダイジェスト オブ テクニカ
ル ペーパーズ（Ｄｉｇｅｓｔ Ｏｆ Ｔｅｃｈｎｉｃ
ａｌ Ｐａｐｅｒｓ）』第２１２頁〜第２１３頁に記載
されている。

【０００４】

【発明が解決しようとする課題】近年、マイクロプロセ
ッサ等の高性能化は著しく、またそのさらなる高性能化
に対するニーズも大きい。このような中、１個のチップ
上に１個の中央処理装置を搭載した従来のマイクロプロ
セッサでは、このニーズに応える手段として、 （１）マイクロプロセッサ自体のサイクルタイムを高速
化する （２）上記スーパースカラー方式を採用し中央処理装置
内の処理ユニットを増設して同時実行できる命令の数を
増やす （３）個別のチップ上に形成された複数のマイクロプロ
セッサを論理結合しこれらのマイクロプロセッサによる
並列処理を行う 等の方法を採らざるを得ない。しかし、（１）の方法で
は、集積回路の微細化・高集積化技術が限界に近づきつ
つある現状からみて飛躍的な効果を期待できず、（３）
の方法では、チップ間信号の伝達遅延時間が大きくなる
ためにその効果に制約を受ける。また、（２）の方法で
は、処理ユニットの増設にともなって各処理ユニットに
命令を振り分けるための制御論理が複雑化するため、マ
イクロプロセッサのチップサイズが増大しその動作周波
数が低下するとともに、同時実行しうる命令の種類が少
ないことから期待した程の効果も得られない。

【０００５】これらのことから、今後は並列処理に関与
する複数のマイクロプロセッサを同一チップ上に形成
し、マイクロプロセッサ間信号の伝達遅延時間を短縮し
て、高性能の大規模集積回路装置を構築する方法が一般
的になると思われるが、微細化・高集積化技術には限界
があり、チップサイズの増大は否めない。また、同一チ
ップ上に形成されるマイクロプロセッサの数が増えるに
したがって、大規模集積回路装置の素子数が増大し、そ
の障害発生率が増大する。このため、動作可能なクロッ
ク周波数による分別出荷以外に確固たる救済技術が確立
されていないデジタル集積回路分野の現状では、大規模
集積回路装置の製品歩留まりが低下し、これによってそ
の低コスト化が妨げられるという問題が生じる。

【０００６】この発明の目的は、それぞれ論理的に独立
して動作しうるマイクロプロセッサ等の複数のモジュー
ルを同一チップ上に搭載する大規模集積回路装置等の製
品歩留まりを高め、その低コスト化を図ることにある。

【０００７】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、共通のバスに結合されかつそ
れぞれ論理的に独立して動作しうるマイクロプロセッサ
等の複数のモジュールを同一チップ上に搭載する大規模
集積回路装置等において、各モジュールに、対応するモ
ジュールが正常に動作しうるときその出力信号を選択的
に有効レベルとするバスイネーブル回路と、このバスイ
ネーブル回路の出力信号に従って対応するモジュールと
バスとの間を選択的に論理結合するバスインタフェース
回路とを設けるとともに、各モジュールに対して最上層
の金属配線層からなる電源供給配線を介して動作電源を
供給し、この電源供給配線をフォーカスドイオンビーム
等により選択的に切断することで、その内部に回避でき
ない障害が生じたモジュールをバスから切り離し非動作
状態とする。また、このような非動作状態にあるモジュ
ールを含む大規模集積回路装置等を、比較的処理能力の
低い部分製品として出荷する。

【０００９】

【作用】上記した手段によれば、大規模集積回路装置等
に搭載される複数のモジュールに回避できない障害を持
つモジュールが含まれる場合でも、これをバスつまりは
他のモジュールから切り離し部分製品として出荷できる
ため、大規模集積回路装置等の製品歩留まりを高め、そ
の低コスト化を図ることができる。

【００１０】

【実施例】図１には、この発明が適用された大規模集積
回路装置ＬＳＩ（半導体装置）の一実施例のシステム構
成図が示されている。また、図２には、図１の大規模集
積回路装置ＬＳＩに搭載されるマイクロプロセッサＭＰ
Ｕ１の一実施例のブロック図が示されている。さらに、
図３には、図２のマイクロプロセッサＭＰＵ１に含まれ
るバスイネーブル回路ＢＥ及びバスインタフェース回路
ＢＩの一実施例の回路図が示され、図４には、図１の大
規模集積回路装置ＬＳＩの電源供給配線の一実施例の部
分的な断面構造図が示されている。これらの図をもと
に、この実施例の大規模集積回路装置ＬＳＩ，マイクロ
プロセッサＭＰＵ１〜ＭＰＵ８ならびにバスイネーブル
回路ＢＥ及びバスインタフェース回路ＢＩの構成及び動
作ならびにその特徴について説明する。なお、図３の各
回路素子ならびに図１及び図２の各ブロックを構成する
回路素子は、公知の半導体集積回路の製造技術により、
単結晶シリコンのような１個の半導体基板上に形成され
る。また、マイクロプロセッサＭＰＵ１〜ＭＰＵ８に関
する具体的な説明は、図２のマイクロプロセッサＭＰＵ
１を例に進められるが、その他のマイクロプロセッサＭ
ＰＵ２〜ＭＰＵ８についてはこれと同一構成とされるた
め、類推されたい。

【００１１】図１において、この実施例の大規模集積回
路装置ＬＳＩは、それぞれ論理的に独立して動作しうる
８個のモジュールつまりマイクロプロセッサＭＰＵ１〜
ＭＰＵ８を備え、これらのマイクロプロセッサに共通に
設けられる１個のバスコントローラＢＵＳＣを備える。
マイクロプロセッサＭＰＵ１〜ＭＰＵ８は、バスインタ
フェース回路ＢＩをそれぞれ含み、このバスインタフェ
ース回路を介してシステムバスＳＢＵＳに結合され、さ
らにバスコントローラＢＵＳＣに結合される。バスコン
トローラＢＵＳＣは、パワーオンリセット回路ＰＯＲＳ
を含み、その下方において外部バスＥＢＵＳに結合され
る。外部バスＥＢＵＳには、図示されない記憶装置及び
入出力装置等が結合される。また、大規模集積回路装置
ＬＳＩには、図示されない外部の電源装置から、例えば
＋５Ｖ（ボルト）の電源電圧ＶＣＣと０Ｖの接地電位Ｖ
ＳＳが動作電源として供給される。このうち、電源電圧
ＶＣＣは、電源供給配線つまり電源電圧供給配線ＳＬＶ
Ｃを介してマイクロプロセッサＭＰＵ１〜ＭＰＵ８なら
びにバスコントローラＢＵＳＣに供給され、接地電位Ｖ
ＳＳは、接地電位供給配線ＳＬＶＳを介して各装置に供
給される。

【００１２】バスコントローラＢＵＳＣは、システムバ
スＳＢＵＳに対するマイクロプロセッサＭＰＵ１〜ＭＰ
Ｕ８のアクセスを管理・統轄し、バスアクセス要求のあ
ったマイクロプロセッサに対して予め定められた優先順
位で選択的にバスアクセス権を与える。また、バスアク
セス権を得たマイクロプロセッサと外部バスＥＢＵＳと
の間を選択的に論理結合し、このマイクロプロセッサと
外部バスに結合された記憶装置又は入出力装置との間で
行われるデータ授受を仲介する。

【００１３】この実施例において、マイクロプロセッサ
ＭＰＵ１〜ＭＰＵ８は、後述するように、対応するバス
イネーブル回路ＢＥのヒューズＦ１が切断されることで
それぞれ選択的にシステムバスＳＢＵＳから切り離され
るとともに、その電源電圧供給配線ＳＬＶＣが例えば図
１の×印の部分で切断されることでそれぞれ選択的に非
動作状態とされる。また、マイクロプロセッサＭＰＵ１
〜ＭＰＵ８は、それが正常に動作しうるとき、バスコン
トローラＢＵＳＣとの間で予め与えられた識別コードを
授受する機能を持ち、バスコントローラＢＵＳＣのパワ
ーオンリセット回路ＰＯＲＳは、電源投入時、識別コー
ドの授受によってマイクロプロセッサＭＰＵ１〜ＭＰＵ
８の動作状態を識別し、正常に動作しうるマイクロプロ
セッサの数に応じて異なる処理能力のデジタル処理装置
を選択的に構築する機能を持つ。この結果、この実施例
の大規模集積回路装置ＬＳＩは、その内部に回避できな
い何等かの障害を持つマイクロプロセッサを含んだまま
部分製品として出荷でき、これによってその製品歩留ま
りが高められ、低コスト化が図られる。

【００１４】ところで、この実施例の大規模集積回路装
置ＬＳＩでは、図４に例示されるように、チップ内の配
線経路の形成に供するために３層のアルミニウム配線層
（金属配線層）が用意される。このうち、半導体基板Ｓ
ＵＢに最も近い最下層つまり第１層のアルミニウム配線
層ＡＬ１は、主に基板表面に形成されたＭＯＳＦＥＴ等
の素子を結合する素子間信号配線ＳＬＩＤとして用いら
れる。また、第２層のアルミニウム配線層ＡＬ２は、主
にマイクロプロセッサＭＰＵ１〜ＭＰＵ８に接地電位Ｖ
ＳＳを供給するための接地電位供給配線ＳＬＶＳとして
用いられ、最上層つまり第３層のアルミニウム配線層Ａ
Ｌ３は、主にこれらのマイクロプロセッサに電源電圧Ｖ
ＣＣを供給するための電源電圧供給配線ＳＬＶＣとして
用いられる。つまり、この実施例の大規模集積回路装置
ＬＳＩでは、その内部に回避できない障害が発生したマ
イクロプロセッサを非動作状態とするために選択的に切
断される電源電圧供給配線ＳＬＶＣが、フォーカスドイ
オンビームＦＩＢにより切断しやすい最上層のアルミニ
ウム配線層ＡＬ３からなる訳であって、これによって電
源電圧供給配線ＳＬＶＣの切断作業が効率化されるもの
となる。

【００１５】次に、マイクロプロセッサＭＰＵ１〜ＭＰ
Ｕ８は、図２のマイクロプロセッサＭＰＵ１に代表して
示されるように、ストアドプログラム方式の中央処理装
置ＣＰＵをその基本構成要素とする。中央処理装置ＣＰ
Ｕには、上記のように、電源電圧供給配線ＳＬＶＣ及び
接地電位供給配線ＳＬＶＳを介して動作電源となる電源
電圧ＶＣＣ及び接地電位ＶＳＳが供給され、図示されな
いクロック発生回路から所定のクロック信号ＣＬＫが供
給される。また、中央処理装置ＣＰＵには、内部バスＩ
ＢＵＳを介してランダムアクセスメモリＲＡＭ，スペシ
ャルファンクションユニットＳＦＵ及びバスインタフェ
ース回路ＢＩが結合され、このバスインタフェース回路
ＢＩにはバスイネーブル回路ＢＥが結合される。

【００１６】ランダムアクセスメモリＲＡＭは、いわゆ
るキャッシュメモリとして機能し、中央処理装置ＣＰＵ
の動作制御に必要なプログラム及び演算データ等を一時
的に保持する。また、中央処理装置ＣＰＵは、クロック
信号ＣＬＫに従って同期動作し、ランダムアクセスメモ
リＲＡＭに保持されるプログラムに従ってステップ動作
して、所定の論理演算処理を行うとともに、マイクロプ
ロセッサＭＰＵ１の各部を制御・統轄する。一方、スペ
シャルファンクションユニットＳＦＵは、中央処理装置
ＣＰＵの演算機能の一部を代行し、バスインタフェース
回路ＢＩは、バスイネーブル回路ＢＥから供給されるバ
スイネーブル信号ＢＥＮに従って対応するマイクロプロ
セッサＭＰＵ１の内部バスＩＢＵＳとシステムバスＳＢ
ＵＳとの間を選択的に論理結合する。さらに、バスイネ
ーブル回路ＢＥは、マイクロプロセッサＭＰＵ１に回避
できない何等かの障害が発生したとき選択的に切断され
るヒューズＦ１を含み、このヒューズが切断状態にない
とき、言い換えるならばマイクロプロセッサＭＰＵ１が
正常に動作しうるとき、その出力信号つまりバスイネー
ブル信号ＢＥＮを選択的に有効レベルつまりハイレベル
とする。

【００１７】ここで、バスイネーブル回路ＢＥは、図３
に示されるように、電源電圧ＶＣＣとインバータＶ１の
入力端子との間に設けられるヒューズＦ１と、インバー
タＶ１の入力端子と接地電位ＶＳＳとの間に設けられる
ＮチャンネルＭＯＳＦＥＴ（金属酸化物半導体型電界効
果トランジスタ。この明細書では、ＭＯＳＦＥＴをして
絶縁ゲート型電界効果トランジスタの総称とする）Ｎ１
とを含む。インバータＶ１の出力信号は、ＭＯＳＦＥＴ
Ｎ１のゲートに供給されるとともに、インバータＶ２に
よって反転された後、バスイネーブル回路ＢＥの出力信
号つまりバスイネーブル信号ＢＥＮとしてバスインタフ
ェース回路ＢＩに供給される。

【００１８】マイクロプロセッサＭＰＵ１が正常に動作
しヒューズＦ１が切断状態にないとき、バスイネーブル
回路ＢＥでは、ヒューズＦ１を介してインバータＶ１の
入力端子が電源電圧ＶＣＣに結合され、その出力信号が
接地電位ＶＳＳのようなロウレベルとされる。このた
め、ＭＯＳＦＥＴＮ１がオフ状態とされるとともに、バ
スイネーブル回路ＢＥの出力信号つまりバスイネーブル
信号ＢＥＮが有効レベルつまり電源電圧ＶＣＣのような
ハイレベルとされる。

【００１９】一方、マイクロプロセッサＭＰＵ１に回避
できない何等かの障害が発生しヒューズＦ１が切断状態
にあるとき、バスイネーブル回路ＢＥでは、電源投入を
受けてＭＯＳＦＥＴＮ１がオン状態とされ、これによっ
てインバータＶ１の出力信号が電源電圧ＶＣＣのような
ハイレベルとされる。また、このインバータＶ１の出力
信号のハイレベルを受けてＭＯＳＦＥＴＮ１がオン状態
を継続してインバータＶ１とラッチ形態とされ、バスイ
ネーブル回路ＢＥの出力信号つまりバスイネーブル信号
ＢＥＮは接地電位ＶＳＳのようなロウレベルとされる。
このように、バスイネーブル回路ＢＥの出力信号つまり
バスイネーブル信号ＢＥＮは、マイクロプロセッサＭＰ
Ｕ１が正常に動作しうる状態にありヒューズＦ１が切断
状態にないとき選択的に有効レベルつまりハイレベルと
されるものとなる。

【００２０】次に、バスインタフェース回路ＢＩは、シ
ステムバスＳＢＵＳのビットＢＡ１〜ＢＡｉに対応して
設けられるそれぞれｉ個のバスレシーバＢＲ及びバスド
ライバＢＤと、ビットＢＢ１〜ＢＢｊに対応して設けら
れるｊ個のバスレシーバＢＲならびにビットＢＣ１〜Ｂ
Ｃｋに対応して設けられるｋ個のバスドライバＢＤとを
含む。このうち、バスレシーバＢＲは、いわゆるアンド
（ＡＮＤ）型のレシーバからなり、その一方の入力端子
は、システムバスＳＢＵＳの対応するビットＢＡ１〜Ｂ
ＡｉならびにＢＢ１〜ＢＢｊにそれぞれ結合される。ま
た、その他方の入力端子には、バスイネーブル回路ＢＥ
からバスイネーブル信号ＢＥＮが共通に供給され、その
出力信号は、バス入力信号ＩＢＡ１〜ＩＢＡｉならびに
ＩＢＢ１〜ＩＢＢｊとして内部バスＩＢＵＳの対応する
ビットに出力される。

【００２１】これにより、バスレシーバＢＲのそれぞれ
は、バスイネーブル信号ＢＥＮがハイレベルとされるこ
とで選択的に伝達状態とされ、システムバスＳＢＵＳの
対応するビットＢＡ１〜ＢＡｉならびにＢＢ１〜ＢＢｊ
を介して供給される入力信号を選択的に取り込み、バス
入力信号ＩＢＡ１〜ＩＢＡｉならびにＩＢＢ１〜ＩＢＢ
ｊとして内部バスＩＢＵＳの対応するビットに伝達す
る。

【００２２】一方、バスインタフェース回路ＢＩの各バ
スドライバＢＤは、トライステート出力型のドライバか
らなり、その入力端子には、内部バスＩＢＵＳの対応す
るビットからバス出力信号ＯＢＡ１〜ＯＢＡｉならびに
ＯＢＣ１〜ＯＢＣｋがそれぞれ供給される。また、その
非反転制御端子には、バスイネーブル信号ＢＥＮが共通
に供給され、その反転制御端子には、アンドゲートＡＧ
１の出力信号つまり出力イネーブル信号ＯＥのインバー
タＶ３による反転信号つまり反転出力イネーブル信号Ｏ
Ｂが共通に供給される。各バスドライバＢＤの出力端子
は、システムバスＳＢＵＳの対応するビットＢＡ１〜Ｂ
ＡｉならびにＢＣ１〜ＢＣｋにそれぞれ結合される。ア
ンドゲートＡＧ１の一方の入力端子には、バスイネーブ
ル回路ＢＥからバスイネーブル信号ＢＥＮが供給され、
その他方の入力端子には、図示されない制御回路から出
力制御信号ＯＣが供給される。

【００２３】これらのことから、アンドゲートＡＧ１の
出力信号つまり出力イネーブル信号ＯＥは、バスイネー
ブル信号ＢＥＮ及び出力制御信号ＯＣがともにハイレベ
ルとされるとき、言い換えるならばマイクロプロセッサ
ＭＰＵ１が正常に動作しうる状態にありかつシステムバ
スＳＢＵＳに対するアクセス権を有するとき、選択的に
ハイレベルとされ、反転出力イネーブル信号ＯＢは、こ
れと相補的な条件で選択的にハイレベルとされる。ま
た、各バスドライバＢＤは、出力イネーブル信号ＯＥが
ハイレベルとされ反転出力イネーブル信号ＯＢがロウレ
ベルとされることで選択的に伝達状態とされ、内部バス
ＩＢＵＳの対応するビットを介して供給されるバス出力
信号ＯＢＡ１〜ＯＢＡｉならびにＯＢＣ１〜ＯＢＣｋを
システムバスＳＢＵＳの対応するビットに出力する。な
お、出力イネーブル信号ＯＥがロウレベルとされ反転出
力イネーブル信号ＯＢがハイレベルとされるとき、各バ
スドライバＢＤの出力はハイインピーダンス状態とされ
る。

【００２４】以上の結果、バスインタフェース回路ＢＩ
は、バスイネーブル回路ＢＥの出力信号つまりバスイネ
ーブル信号ＢＥＮが有効レベルつまりハイレベルとされ
ることで、対応するマイクロプロセッサＭＰＵ１とシス
テムバスＳＢＵＳとの間を選択的に論理結合し、言い換
えるならばバスイネーブル信号ＢＥＮがロウレベルとさ
れることで、対応するマイクロプロセッサＭＰＵ１をシ
ステムバスＳＢＵＳつまりは他のマイクロプロセッサＭ
ＰＵ２〜ＭＰＵ８から選択的に切り離すものとなる。こ
のとき、マイクロプロセッサＭＰＵ１の電源電圧供給配
線ＳＬＶＣは、前述のように、対応する最上層の電源電
圧供給配線ＳＬＶＣが切断されることで選択的に非動作
状態とされ、大規模集積回路装置ＬＳＩは、非動作状態
とされるマイクロプロセッサＭＰＵ１を含んだまま処理
能力の低い部分製品として出荷される。これにより、大
規模集積回路装置ＬＳＩの実質的な製品歩留まりを高め
ることができ、その低コスト化を図ることができるもの
である。

【００２５】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）共通のバスに結合されかつそれぞれ論理的に独立
して動作しうるマイクロプロセッサ等の複数のモジュー
ルを同一チップ上に搭載する大規模集積回路装置等にお
いて、各モジュールに、対応するモジュールが正常に動
作しうるときその出力信号を選択的に有効レベルとする
バスイネーブル回路と、このバスイネーブル回路の出力
信号に従って対応するモジュールとバスとの間を選択的
に論理結合するバスインタフェース回路とを設けるとと
もに、各モジュールに対して最上層の金属配線層からな
る電源供給配線を介して動作電源を供給し、この電源供
給配線をフォーカスドイオンビーム等により選択的に切
断することで、その内部に回避できない障害が生じたモ
ジュールをバスつまりは他のモジュールから選択的に切
り離し、非動作状態とすることができるという効果が得
られる。 （２）上記（１）項により、大規模集積回路装置等に搭
載される複数のモジュールに回避できない障害を持つモ
ジュールが含まれる場合でも、この大規模集積回路装置
等を部分製品として出荷できるという効果が得られる。 （３）上記（１）項及び（２）項により、大規模集積回
路装置等の製品歩留まりを高め、その低コスト化を図る
ことができるという効果が得られる。

【００２６】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、大規模集積回路装置ＬＳＩに搭載さ
れるモジュールつまりマイクロプロセッサの数は、任意
に設定できる。また、電源投入時、バスコントローラＢ
ＵＳＣのパワーオンリセット回路ＰＯＲＳによって行わ
れるマイクロプロセッサＭＰＵ１〜ＭＰＵ８の動作状態
の識別は、例えば各マイクロプロセッサのバスイネーブ
ル信号ＢＥＮの論理レベルをもとに行うことができる。
大規模集積回路装置ＬＳＩは、記憶装置及び入出力制御
装置等をその内部に含むことができるし、そのシステム
構成や電源電圧の極性及び絶対値等は、種々の実施形態
を採りうる。

【００２７】図２において、マイクロプロセッサＭＰＵ
１〜ＭＰＵ８は、リードオンリーメモリや一部の周辺装
置を含むことができるし、スペシャルファンクションユ
ニットＳＦＵを含むことを必須条件ともしない。また、
バスイネーブル回路ＢＥは、バスインタフェース回路Ｂ
Ｉに含まれるものとしてもよいし、マイクロプロセッサ
ＭＰＵ１〜ＭＰＵ８のブロック構成は、この実施例によ
る制約を受けない。図３において、バスイネーブル信号
ＢＥＮは、バスインタフェース回路ＢＩの論理条件が整
合されることを条件に、ロウレベルをその有効レベルと
することができる。また、ヒューズＦ１は、例えば選択
的に切断される最上層のアルミニウム配線層に置き換え
てもよいし、バスイネーブル回路ＢＥ及びバスインタフ
ェース回路ＢＩの具体的構成は、種々の実施形態を採り
うる。図４において、第１層ないし第３層のアルミニウ
ム配線層ＡＬ１〜ＡＬ３の用途は、この実施例による制
約を受けない。また、大規模集積回路装置ＬＳＩは、２
層以下又は４層以上の金属配線層を備えることができる
し、その切断方法も任意である。

【００２８】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野である複数
のマイクロプロセッサを搭載する大規模集積回路装置に
適用した場合について説明したが、それに限定されるも
のではなく、少なくともそれぞれ論理的に独立して動作
しうる複数のモジュールを備える半導体装置ならびにこ
のような半導体装置を含むシステムに広く適用できる。

【００２９】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、共通のバスに結合されかつ
それぞれ論理的に独立して動作しうるマイクロプロセッ
サ等の複数のモジュールを同一チップ上に搭載する大規
模集積回路装置等において、各モジュールに、対応する
モジュールが正常に動作しうるときその出力信号を選択
的に有効レベルとするバスイネーブル回路と、バスイネ
ーブル回路の出力信号に従って対応するモジュールとバ
スとの間を選択的に論理結合するバスインタフェース回
路とを設けるとともに、各モジュールに対して最上層の
金属配線層からなる電源供給配線を介して動作電源を供
給し、この電源供給配線をフォーカスドイオンビーム等
により選択的に切断することで、その内部に回避できな
い障害が生じたモジュールをバスから切り離し非動作状
態とする。また、このような非動作状態にあるモジュー
ルを含む大規模集積回路装置等を、比較的処理能力の低
い部分製品として出荷する。これにより、大規模集積回
路装置等に搭載される複数のモジュールに回避できない
障害を持つモジュールが含まれる場合でも、これをバス
つまりは他のモジュールから切り離し、部分製品として
出荷できるため、大規模集積回路装置等の製品歩留まり
を高め、その低コスト化を図ることができる。

【図面の簡単な説明】

【図１】この発明が適用された大規模集積回路装置の一
実施例を示すシステム構成図である。

【図２】図１の大規模集積回路装置に含まれるマイクロ
プロセッサの一実施例を示すブロック図である。

【図３】図２のマイクロプロセッサに含まれるバスイネ
ーブル回路及びバスインタフェース回路の一実施例を示
す回路図である。

【図４】図１の大規模集積回路装置の電源供給配線の一
実施例を示す部分的な断面構造図である。

【符号の説明】

ＬＳＩ・・・大規模集積回路装置、ＭＰＵ１〜ＭＰＵ８
・・・マイクロプロセッサ、ＢＩ・・・バスインタフェ
ース回路、ＳＢＵＳ・・・システムバス、ＢＵＳＣ・・
・バスコントローラ、ＰＯＲＳ・・・パワーオンリセッ
ト回路、ＥＢＵＳ・・・外部バス、ＶＣＣ・・・電源電
圧、ＶＳＳ・・・接地電位、ＳＬＶＣ・・・電源電圧供
給配線、ＳＬＶＳ・・・接地電位供給配線。ＣＰＵ・・
・中央処理装置、ＩＢＵＳ・・・内部バス、ＳＦＵ・・
・スペシャルファンクションユニット、ＲＡＭ・・・ラ
ンダムアクセスメモリ、ＢＥ・・・バスイネーブル回
路、ＣＬＫ・・・クロック信号。Ｆ１・・・ヒューズ、
Ｎ１・・・ＮチャンネルＭＯＳＦＥＴ、Ｖ１〜Ｖ３・・
・インバータ、ＡＧ１・・・アンド（ＡＮＤ）ゲート、
ＢＲ・・・アンド型バスレシーバ、ＢＤ・・・バスドラ
イバ、ＢＡ１〜ＢＡｉ，ＢＢ１〜ＢＢｊ，ＢＣ１〜ＢＣ
ｋ・・・システムバスの各ビット、ＩＢＡ１〜ＩＢＡ
ｉ，ＩＢＢ１〜ＩＢＢｊ・・・バス入力信号、ＯＢＡ１
〜ＯＢＡｉ，ＯＢＣ１〜ＯＢＣｋ・・・バス出力信号、
ＢＥＮ・・・バスイネーブル信号、ＯＣ・・・出力制御
信号、ＯＥ・・・出力イネーブル信号、ＯＢ・・・反転
出力イネーブル信号。ＳＵＢ・・・半導体基板、ＡＬ１
・・・第１層アルミニウム配線層、ＡＬ２・・・第２層
アルミニウム配線層、ＡＬ３・・・第３層アルミニウム
配線層、ＳＬＩＤ・・・素子間信号配線、ＦＩＢ・・・
フォーカスドイオンビーム。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 それぞれ論理的に独立して動作しかつそ
   の内部に回避できない障害が生じたときそれぞれ選択的
   に他から切り離され非動作状態とされる複数のモジュー
   ルを具備することを特徴とする半導体装置。
2. 【請求項２】 上記半導体装置は、非動作状態のモジュ
   ールを含んだまま部分製品として出荷されることを特徴
   とする請求項１の半導体装置。
3. 【請求項３】 上記半導体装置は、複数層の金属配線層
   を備え、上記モジュールのそれぞれは、最上層の金属配
   線層からなる電源供給配線を介して動作電源の供給を受
   けるものであって、その内部に回避できない障害が生じ
   たモジュールは、上記電源供給配線が切断されることに
   より選択的に非動作状態とされるものであることを特徴
   とする請求項１又は請求項２の半導体装置。
4. 【請求項４】 上記複数のモジュールは、バスを介して
   互いに結合されるものであって、上記モジュールのそれ
   ぞれは、対応するモジュールが正常に動作しうるときそ
   の出力信号を選択的に有効レベルとするバスイネーブル
   回路と、上記バスイネーブル回路の出力信号に従って対
   応するモジュールと上記バスとの間を選択的に論理結合
   するバスインタフェース回路とを備えるものであること
   を特徴とする請求項１，請求項２又は請求項３の半導体
   装置。
5. 【請求項５】 上記モジュールは、マイクロプロセッサ
   であって、上記半導体装置は、上記バスに結合されかつ
   正常に動作しうるマイクロプロセッサの数に応じて選択
   的に処理能力の異なるデジタル処理装置を構築するバス
   コントローラを具備するものであることを特徴とする請
   求項４の半導体装置。