JPH08147187A

JPH08147187A - エミュレータ

Info

Publication number: JPH08147187A
Application number: JP6309873A
Authority: JP
Inventors: Tatsuya Suzuki; 達也鈴木; Giichi Aoto; 義一青砥
Original assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Current assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Priority date: 1994-11-18
Filing date: 1994-11-18
Publication date: 1996-06-07

Abstract

(57)【要約】【目的】本発明の目的は、エミュレーション用マイク
ロプロセッサによるユーザプログラムの実行を停止させ
ること無く、エミュレーション用マイクロプロセッサに
よって取扱われるデータを参照可能とすることにある。【構成】エミュレーションバス２を介して伝達される
情報を取得可能に結合されたデータモニタ用メモリ２０
と、モニタ対象とされる情報がエミュレーションバス２
を介して伝達される期間に、データモニタ用メモリ２０
を書込み状態とし、モニタ対象とされる情報がエミュレ
ーションバス２を介して転送されない期間に、データモ
ニタ用メモリ２０を読出し状態とするためのゲート２８
とを設け、エミュレーション用マイクロプロセッサによ
るユーザプログラムの実行を停止させること無く、そこ
で取扱われるデータの参照を可能とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データのモニタ技術に
関し、例えばターゲットプログラムをマイクロプロセッ
サに実行させることにより、ユーザシステム上で動作す
るソフトウェアの開発支援を可能とするインサーキット
・エミュレータに適用して有効な技術に関する。

【０００２】

【従来の技術】マイクロプロセッサ（マイクロコンピュ
ータ）応用機器の開発において、その応用システムのデ
バッグやそのシステムの詳細な評価を行うため、エミュ
レータが使用されている。例えばインサーキット・エミ
ュレータは、ソフトウェア開発用のホストコンピュータ
と、開発中のユーザシステムとの間に接続され、そのユ
ーザシステムに含まれるマイクロプロセッサ（ターゲッ
トプロセッサ）の機能を代行する一方でデバッガとして
の機能をもち、詳細なシステムデバッグを支援する。か
かるインサーキット・エミュレータは、その本体から延
長されたケーブルの先端部が、ＩＣソケットなどの接栓
を介してユーザシステムに結合可能とされ、さらに、エ
ミュレーション実行中に各種データやステータス信号な
どを実時間でサンプリングし、それをトレースメモリ部
などに格納する実時間トレース機能や、エミュレーショ
ン動作を実質的に停止させるブレーク機能などの各種デ
バッグ機能が備えられている。

【０００３】尚、インサーキット・エミュレータについ
て記載された文献の例としては、昭和６３年１０月１日
に日立マイクロコンピュータエンジニアリング株式会社
より発行された「日立マイコン技報（第２巻、第２
号）」や、平成２年３月に（株）日立製作所より発行さ
れた「Ｈ８／５２０ＡＳＥｍｏｄｅｌ−１ユーザ
ーズマニュアル」がある。

【０００４】

【発明が解決しようとする課題】エミュレータにおいて
は、ユーザシステムに含まれるデータメモリや、プログ
ラムメモリを代行するためのエミュレーションメモリ
（貸出しメモリとも称される）が設けられる。そして、
エミュレーション対象とされるユーザプログラムの実行
中に、その実行を停止すること無しに、上記エミュレー
ションメモリの内容の参照が可能とされる。また、ユー
ザシステム上のメモリに対するアクセス状態は、ユーザ
プログラムの実行を一瞬停止し、所定のユーザシステム
メモリをアクセスするエミュレータプログラムを実行さ
せることで実現している。

【０００５】マイクロプロセッサの高集積化が進むにつ
れ、種々の機能がチップ内に取り込まれるようになって
きている。これにより、マイクロプロセッサ応用機器に
おいては、１つのマイクロプロセッサによって、種々の
周辺Ｉ／Ｏ機器が直接制御されるようになってきてい
る。このようなマイクロプロセッサ用エミュレータにお
いては、ユーザプログラムの実行を停止させること無
く、各種のデバッグ用機能を使用可能にするよう要求が
高まってきている。これは、マイクロプロセッサが周辺
Ｉ／Ｏ機器の動作制御を直接行っている関係で、そのユ
ーザプログラム（制御プログラム）の実行を停止する
と、制御対象である周辺機器を破壊したり、最悪の場合
には災害が発生することがあるためである。そのため、
ユーザシステム上のメモリに対するアクセス状態を、ユ
ーザプログラムの実行を停止させないでモニタできるこ
とが望まれる。

【０００６】本発明の目的は、エミュレーション用マイ
クロプロセッサによるユーザプログラムの実行を停止さ
せること無く、エミュレーション用マイクロプロセッサ
によって取扱われるデータを参照可能とすることにあ
る。

【０００７】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００９】すなわち、エミュレーションバスを介して
伝達される情報を取得可能に結合された記憶手段と、モ
ニタ対象とされる情報が上記エミュレーションバスを介
して伝達される期間に、上記エミュレーション用マイク
ロプロセッサのアクセスサイクルに同期して上記記憶手
段を書込み状態とし、モニタ対象とされる情報が上記エ
ミュレーションバスを介して転送されない期間に、上記
エミュレション用マイクロプロセッサのアクセスサイク
ルに同期して上記記憶手段を読出し状態とするための第
１ゲート回路とを含んでエミュレータを構成する。

【００１０】

【作用】上記した手段によれば、上記第１ゲート回路
は、モニタ対象とされる情報が上記エミュレーションバ
スを介して伝達される期間に、上記エミュレーション用
マイクロプロセッサのアクセスサイクルに同期して上記
記憶手段を書込み状態とし、モニタ対象とされる情報が
上記エミュレーションバスを介して転送されない期間
に、上記エミュレション用マイクロプロセッサのアクセ
スサイクルに同期して上記記憶手段を読出し状態とす
る。このことが、エミュレーション用マイクロプロセッ
サによるユーザプログラムの実行を停止させること無
く、エミュレーション用マイクロプロセッサによって取
扱われるデータの参照を可能とする。

【００１１】

【実施例】図２には本発明の一実施例であるインサーキ
ット・エミュレータシステムの全体的な構成が示され
る。

【００１２】図２に示されるように、このインサーキッ
ト・エミュレータシステム（以下、単に「エミュレー
タ」という）は、特に制限されないが、エミュレータ本
体２００と、このエミュレータ本体２００の動作制御可
能なホストシステム２０１とを含む。

【００１３】エミュレータ本体２００は、ホストシステ
ム２０１と、開発中のユーザシステム１１との間に接続
され、そのユーザシステム１１に含まれるマイクロプロ
セッサ（ターゲットプロセッサ）の機能を代行する一方
でデバッガとしての機能をもち、詳細なシステムデバッ
グを支援する。そのようなエミュレータ本体２００には
ホストシステム２０１に結合され、このホストシステム
２０１との間で各種制御信号や必要データのやり取りが
可能とされ、また、ユーザインタフェースプローブ１０
を介してユーザシステム１１に結合される。ユーザイン
タフェースプローブ１０の先端部に設けられた接続器具
は、ユーザシステム１１に設けられたターゲットプロセ
ッサ取付け用ソケット（ＩＣソケットなどと称され
る）、若しくはユーザシステム１１のボードに形成され
たターゲットプロセッサ取付け部に対して着脱自在とさ
れる。通常、エミュレーションは、上記ユーザインタフ
ェースプローブ１０の先端部に設けられた接続器具をユ
ーザシステム１１のターゲットプロセッサ取付け用ソケ
ットに結合させた状態で行われる。

【００１４】上記エミュレータ本体２００は、特に制限
されないが、エミュレーションバス２を含み、このエミ
ュレーションバス２には、マイクロプロセッサ１がター
ゲットマイクロプロセッサの機能を代行する際に当該プ
ロセッサ１の所定の状態切換えを行うためのエミュレー
ション制御部３、エミュレーション動作制御時に使用さ
れる制御用メモリ４、マイクロプロセッサ１の制御状態
やエミュレーションバス２の状態を監視することによっ
て、ターゲットプログラムの実行を実質的に停止させる
ためのブレーク検出回路６、エミュレーションバス２に
与えられるアドレスやデータ並びに制御信号を逐次トレ
ースして蓄えるトレースメモリ５、ユーザシステム１１
に含まれるべきデータメモリやプログラムメモリを代行
するためのエミュレーションメモリ７、マイクロプロセ
ッサ１によるプログラムの実行を停止させることなく、
エミュレーションバス２のデータや各種信号の参照を可
能とするためのデータモニタ回路８、及びユーザシステ
ム１１との結合のためのユーザインタフェース部９が結
合される。

【００１５】また、上記ホストシステム２０１は、シス
テムバス１２を含み、このシステムバス１２には、ホス
トＣＰＵ１３、システムメモリ１４や、Ｉ／Ｏインタフ
ェース部１５、さらには、上記エミュレーション制御部
３、制御用メモリ４、ブレーク検出回路６、トレースメ
モリ５、エミュレーションメモリ７、データモニタ回路
８が結合される。そして、上記Ｉ／Ｏインタフェース部
１５には、情報表示のためのＣＲＴディスプレイ１７
や、情報の記録再生を可能とする磁気ディスク装置１６
などが結合されている。

【００１６】エミュレーション実行時において、マイク
ロプロセッサ１は、ユーザシステム１１、あるいはエミ
ュレーションメモリ７内のユーザプログラムを実行す
る。

【００１７】本実施例では、エミュレーションメモリ７
はマイクロプロセッサ１がユーザプログラムを実行中で
あっても、ホストＣＰＵ１３によりリード・ライト可能
となっている。このとき、エミュレーションメモリ７へ
のアクセスは、マイクロプロセッサ１によるバスサイク
ルを分割することで実現している。

【００１８】図１には上記データモニタ回路８の構成例
が示される。また、図３には主要部の動作タイミングが
示される

【００１９】本実施例では、特に制限されないが、マイ
クロプロセッサ１のアドレス空間は６４ＫＢ、データバ
スは８ビットとされる。そのようなマイクロプロセッサ
１に結合されたエミュレーションバス２は、アドレスバ
ス２ａ、コントロールバス２ｂ，データバス２ｃを含
み、アドレスバス２ａによってアドレスＥＡ１５〜０の
伝達が可能とされ、コントロールバス２ｂによってデー
タストローブ信号／ＤＳ（／は当該信号がローアクティ
ブであることを意味する）の伝達が可能とされ、データ
バス２ｃによってデータＥＤ７〜０の伝達が可能とされ
る。

【００２０】特に制限されないが、アドレスＥＡ１５〜
０の下位ビット（７〜０）は、バッファ１８を介してデ
ータモニタ用メモリ２０のアドレス端子Ａｄｄｒに、そ
れのアドレス信号として供給される。また、アドレスＥ
Ａ１５〜０の上位ビット（１５〜８）は、コンパレータ
（ＣＭＰ）２６に、アドレス比較のために入力される。

【００２１】エミュレーションバス２におけるデータバ
ス２ｃは、バッファ２１を介してデータモニタ用メモリ
２０のデータ端子Ｄａｔａに結合されている。それによ
り、データＥＤ７〜０は、バッファ２１を介することに
より、データモニタ用メモリ２０に、それの書込みデー
タとして入力される。

【００２２】データの有効性を示すデータストローブ信
号／ＤＳは、ゲート２７，２８の一方の入力端子、及び
フリップフロップ２５に供給されるようになっている。
このデータストローブ信号／ＤＳがローレベルにアサー
トされた場合に、ゲート２７，２８が活性化状態とされ
る。また、フリップフロップ２５では、それのデータ端
子Ｄの論理レベルが、上記データストローブ信号／ＤＳ
に同期して、出力端子Ｑからコンパレータ２６に伝達さ
れる。コンパレータ２６での比較において、エミュレー
ションバス２におけるアドレスＥＡ１５〜０の上位ビッ
ト（１５〜８）とフリップフロップ２５の出力アドレス
とが一致した場合には、それの出力信号ＡＧＲＥＥがハ
イレベルとされ、また、上記アドレスが不一致の場合に
は、それの出力信号ＡＧＲＥＥがローレベルとされる。
コンパレータ２６の出力信号ＡＧＲＥＥがハイレベルの
場合、ゲート２８の出力信号であるライトイネーブル信
号／ＷＥがローレベルにアサートされる。それに対し
て、コンパレータ２６の出力信号ＡＧＲＥＥがローレベ
ルの場合、ゲート２７の出力信号であるセット信号／Ｓ
ＥＴがローレベルにアサートされる。ライトイネーブル
信号／ＷＥは、データモニタ用メモリ２０の／ＷＥ端子
に供給されるようになっており、このライトイネーブル
信号／ＷＥが、ローレベルにアサートされた状態で、デ
ータモニタ用メモリ２０へのデータ書込みが可能とされ
る。また、セット信号／ＳＥＴがローレベルにアサート
された状態では、ライトイネーブル信号／ＷＥがハイレ
ベルとされ、データモニタ用メモリ２０からのデータ読
出し状態とされ、このとき、データモニタ用メモリ２０
から読出されたデータがレジスタ２２にセットされるよ
うになっている。

【００２３】また、システムバス１２は、アドレス（７
〜０）を伝達するためのアドレスバス１２ａ、データＳ
Ｄ７〜０を伝達するためのデータバス１２ｂ、リード／
ライト信号Ｒ／Ｗやアドレスストローブ信号／ＡＳを伝
達するためのコントロールバス１２ｃ，１２ｄを含む。
上記アドレスＳＡ１５〜０、リード／ライト信号Ｒ／
Ｗ、アドレスストローブ信号／ＡＳをデコードすること
によって、各レジスタのセレクト信号／ＷＲ１，／ＷＲ
２，／ＲＤ３，／ＲＤ４を生成するためのデコーダ２３
が設けられる。このセレクト信号／ＷＲ１，／ＷＲ２，
／ＲＤ３，／ＲＤ４は、それぞれレジスタ１９，２４，
２２，２９に入力されるようになっている。つまり、ア
ドレスＳＡ１５〜０、アドレスストローブ信号／ＡＳ、
及びリード／ライト信号Ｒ／Ｗが、アドレスデコーダ２
３でデコードされることによって、ホストＣＰＵ１３か
らアクセス可能なレジスタレジスタ１９、レジスタ２
４、レジスタ２２、レジスタ２９のセレクト信号／ＷＲ
１、／ＷＲ２、／ＲＤ３、／ＲＤ４が生成されるように
なっている。

【００２４】上記レジスタ１９とレジスタ２４とはライ
ト専用とされ、レジスタ２２とレジスタ２９はリード専
用とされる。レジスタ１９の出力値は、データモニタ用
メモリ２０の読出しアドレスとして、また、レジスタ２
４の出力値はフリップフロップ２５にてデータストロー
ブ信号／ＤＳに同期されてからコンパレータ２６の比較
データとして使用される。さらに、レジスタ２２の入力
端子Ｄには、データモニタ用メモリ２０のデータ入出力
端子Ｄｏｕｔが接続され、データモニタ用メモリ２０の
記憶情報が、レジスタ２２に転送可能となっている。

【００２５】特に制限されないが、図１に示される構成
例では、データモニタ用メモリ２０は、２５６バイトの
データを取得するようになっており、その場合のモニタ
上位アドレスが、レジスタ２４により指定可能とされ
る。レジスタ２４の出力値は、後段のフリップフロップ
２５を介することにより、データストローブ信号／ＤＳ
に同期されてコンパレータ２６に入力され、アドレスＥ
Ａ１５〜０の上位ビットと比較されるようになってい
る。エミュレーション実行中に指定領域アドレスと一致
すれば、コンパレータ２６出力信号ＡＧＲＥＥがハイレ
ベルとなる。それにより、バッファ１８、及びバッファ
２１が有効となり、アドレス、及びアクセスデータが、
データモニタ用メモリ２０に供給される。このとき、ゲ
ート２８によりライトイネーブル信号／ＷＥがローレベ
ルにアサートされて、データモニタ用メモリ２０が書込
み状態とされる。

【００２６】上記ゲート２８の出力信号であるライトイ
ネーブル信号／ＷＥがローレベルにアサートされた状態
では、データモニタ用メモリ２０は書込み状態とされ、
また、ライトイネーブル信号／ＷＥがハイレベルにネゲ
ートされた状態では、データモニタ用メモリ２０は読出
し状態とされる。データモニタ用メモリ２０への書込み
は、データストローブ信号／ＤＳに同期して行われるよ
うになっている。しかも、データモニタ用メモリ２０へ
の書込は、マイクロプロセッサ１によって所定のメモリ
から読出されるもの、及び所定のメモリへ書込まれるも
のの双方が対象とされる。つまり、マイクロプロセッサ
１によって取扱われる情報の全てが対象となり得る。そ
れにより、リードサイクルしか発生しないＲＯＭ領域の
データ、あるいはライト後にマイクロプロセッサ１以外
により変更されたデータのモニタも可能となる。

【００２７】データモニタ用メモリ２０の読出しは、指
定領域アドレス外へのアクセスサイクル、つまりコンパ
レータ２６の出力信号ＡＧＲＥＥがローレベルのサイク
ルで行われる。読出しアドレスは、データバス１２ｂを
介してホストＣＰＵ１３によりレジスタ１９に設定され
る。コンパレータ２６の出力信号ＡＧＲＥＥがローレベ
ルになると、バッファ１８、及びバッファ２１が無効と
なり、レジスタ１９出力が有効となる。このときライト
イネーブル信号／ＷＥがハイレベルとなることで、デー
タモニタ用メモリ２０の内容が読出され、ゲート２７か
ら出力されるセット信号／ＳＥＴにより、その値がレジ
スタ２２に保持される。さらに、これと同時にレジスタ
２９の値が、”１”にセットされる。そのようにレジス
タ２９がセットされることにより、ホストＣＰＵ１３
は、このレジスタ２９の値をチェックすることで、デー
タモニタ用メモリ２０からレジスタ２２へのデータ転送
が行われたか否かを把握することができる。つまり、ホ
ストＣＰＵ１３により、レジスタ２９の保持値が、”
１”であることが確認された後に、当該ホストＣＰＵ１
３によって、レジスタ２２の保持情報が読出される。こ
のレジスタ２２からの保持情報の読出しは、マイクロプ
ロセッサ１とは非同期で行われるから、レジスタ２２か
らの保持情報読出しは、マイクロプロセッサ１によるユ
ーザプログラム実行には全く支障を与えない。

【００２８】上記実施例によれば、以下の作用効果を得
ることができる。

【００２９】（１）エミュレーションバス２を介して伝
達される情報を取得可能に結合されたデータモニタ用メ
モリ２０と、モニタ対象とされる情報が上記エミュレー
ションバス２を介して伝達される期間に、上記エミュレ
ーション用マイクロプロセッサ１のアクセスサイクルに
同期して上記データモニタ用メモリ２０を書込み状態と
し、モニタ対象とされる情報が上記エミュレーションバ
ス２を介して転送されない期間に、上記エミュレション
用マイクロプロセッサ１のアクセスサイクルに同期して
上記データモニタ用メモリ２０を読出し状態とするため
のゲート２８とを有することにより、モニタ対象とされ
る情報が上記エミュレーションバス２を介して転送され
ない期間に、上記エミュレション用マイクロプロセッサ
１のアクセスサイクルに同期して上記データモニタ用メ
モリ２０が読出し状態とされ、モニタ対象とされる情報
の読出しが可能とされるので、エミュレーション用マイ
クロプロセッサ１によるユーザプログラムの実行を停止
させること無く、当該エミュレーション用マイクロプロ
セッサ１によって取扱われるデータの参照が可能とな
る。

【００３０】（２）モニタ対象情報をアドレス指定可能
なレジスタ１９，２４と、エミュレーションバス２のア
ドレスを取込むためのバッファ１８と、上記レジスタ２
４の保持アドレスと、上記エミュレーションバス２のア
ドレスとを比較するためのコンパレータ２６と、このコ
ンパレータ２６の比較結果に基づいて、上記レジスタ１
９及びバッファ１８の動作が制御されることによりデー
タモニタ用メモリ２０の書込みアドレス、及び読出しア
ドレスの切換えが行われることにより、データモニタ用
メモリ２０へのデータ書込み、及びデータモニタ用メモ
リ２０からのデータ読出しの切換えを円滑に行うことが
できる。

【００３１】（３）エミュレーション用マイクロプロセ
ッサ１とは異なるプロセッサであるホストＣＰＵ１３に
よってアクセス可能なレジスタ２９が設けられ、上記レ
ジスタ２１へのデータ転送状態が、上記第レジスタ２９
に保持可能に構成されることにより、レジスタ２９の保
持内容をチェックすれば、レジスタ２２への転送が行わ
れたか否かを判別することができるので、ユーザプログ
ラムの実行を停止させること無く行われるデータ参照の
的確化を図ることができる。

【００３２】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００３３】例えば、データモニタ用メモリの容量を増
やしたり、アドレス比較も１エリアではなく複数用意し
てもよいし、エリアサイズを限定せず範囲指定できるよ
うにしてもよい。その場合図１の構成ではマイクロプ
ロセッサ１のリード／ライトサイクルにてデータモニタ
用メモリ２０への書込みを行っているため、モニタする
アドレス範囲が大きくなると、常にライトサイクルにな
ってしまい、データモニタ用メモリ２０の読出しがなか
なかできない場合が考えられる。それを回避するには、
図４に示されるように構成するとよい。図４では、図１
に示されるゲート２７，２８に代えてレジスタ２８´，
２９´を設けている。ゲート２８´は３入力とされる。
このゲート２８´，２９´へは、データストローブ信号
／ＤＳの他に、書込み制御信号／ＷＲＩＴＥを入力する
ようにしている。書込み制御信号／ＷＲＩＴＥは、エミ
ュレーションバス２に含まれるコントロールバス２ｄに
よって伝達される。書込み制御信号／ＷＲＩＴＥがロー
レベルにアサートされることによって書込み状態が示さ
れる。この場合、コンパレータ２６の出力信号ＡＧＲＥ
Ｅがゲート２９´に入力されていない。データモニタ用
メモリ２０への書込みは、ライトサイクルのみとされる
ので、リードサイクルで読出しが可能とされる。

【００３４】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるインサ
ーキット・エミュレータに適用した場合について説明し
たが、本発明はそれに限定されるものではなく、各種エ
ミュレータに適用することができる。

【００３５】本発明は、少なくともエミュレーションバ
スを含むことを条件に適用することができる。

【００３６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００３７】すなわち、モニタ対象とされる情報が上記
エミュレーションバスを介して伝達される期間に、上記
エミュレーション用マイクロプロセッサのアクセスサイ
クルに同期して上記記憶手段を書込み状態とされ、モニ
タ対象とされる情報が上記エミュレーションバスを介し
て転送されない期間に、上記エミュレション用マイクロ
プロセッサのアクセスサイクルに同期して上記記憶手段
を読出し状態とされるので、エミュレーション用マイク
ロプロセッサによるユーザプログラムの実行を停止させ
ること無く、エミュレーション用マイクロプロセッサに
よって取扱われるデータの参照が可能となる。

【図面の簡単な説明】

【図１】本発明の一実施例であるエミュレータにおける
主要部の詳細な構成例ブロック図である。

【図２】上記エミュレータの全体的な構成例ブロック図
である。

【図３】上記エミュレータにおける主要部の動作タイミ
ング図である。

【図４】上記エミュレータにおける主要部の他の構成例
回路図である。

【符号の説明】

１エミュレーション用マイクロプロセッサ２エミュレーションバス３エミュレーション制御部４制御用メモリ５トレースメモリ６ブレーク検出回路７エミュレーションメモリ８データモニタ回路９ユーザインタフェース部１０ユーザインタフェースプローブ１１ユーザシステム１２システムバス１３ホストＣＰＵ１４システムメモリ１５Ｉ／Ｏインタフェース部１６磁気ディスク装置１７ＣＲＴディスプレイ１８，２１バッファ１９，２２，２４，２９レジスタ２０データモニタ用メモリ２３アドレスデコーダ２５フリップフロップ２６コンパレータ２７，２８ゲート

Claims

【特許請求の範囲】

【請求項１】エミュレーションの対象とされるプログ
ラムを実行するためのエミュレーション用マイクロプロ
セッサと、このエミュレーション用マイクロプロセッサ
に結合されたエミュレーションバスとを含むエミュレー
タにおいて、エミュレーションバスを介して伝達される
情報を取得可能に結合された記憶手段と、モニタ対象と
される情報が上記エミュレーションバスを介して伝達さ
れる期間に、上記エミュレーション用マイクロプロセッ
サのアクセスサイクルに同期して上記記憶手段を書込み
状態とし、モニタ対象とされる情報が上記エミュレーシ
ョンバスを介して転送されない期間に、上記エミュレシ
ョン用マイクロプロセッサのアクセスサイクルに同期し
て上記記憶手段を読出し状態とするための第１ゲート回
路とを含むことを特徴とするエミュレータ。
【請求項２】モニタ対象情報をアドレス指定可能な第
１レジスタと、上記エミュレーションバスのアドレスを
取込むためのバッファと、上記第１レジスタの保持アド
レスと、上記エミュレーションバスのアドレスとを比較
するための比較手段と、この比較手段の比較結果に基づ
いて、上記第１レジスタ及びバッファの動作が制御され
ることにより上記記憶手段の書込みアドレス、及び読出
しアドレスの切換えが行われるようにされて成る請求項
１記載のエミュレータ。
【請求項３】上記エミュレーション用マイクロプロセ
ッサとは異なるプロセッサによってアクセス可能な第２
レジスタと、上記エミュレーション用マイクロプロセッ
サのアクセスサイクルに同期して上記記憶手段の記憶情
報を上記第２レジスタに転送制御するための第２ゲート
回路とを含む請求項２記載のエミュレータ。