JP2746804B2 - 集積回路試験方法および集積回路試験装置 - Google Patents

集積回路試験方法および集積回路試験装置

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は集積回路の試験方法に関
する。
【０００２】
【従来の技術】ディジタル集積回路は、通常多数の個々
の回路エレメントからできており、これらは例えばゲー
トのように事実上組合せエレメントや例えばフリップフ
ロップのように事実上逐次エレメントである。集積回路
におけるこの組合せと逐次の両方の回路エレメントの試
験は、試験ベクトルのパターンを生成し、続いてこのベ
クトルをこの集積回路の入力に加えることにより行われ
る。加えられた試験ベクトルのパターンによりこのベク
トルに対する集積回路の応答を存在する可能性のある不
良点の非常に正確な表示とすることができる。
【０００３】試験ベクトル選択は、試験パターン生成と
よく呼ばれるものであるが、これは組合せ回路エレメン
トに対する直接のタスクである。しかし、逐次回路エレ
メントに対しては、試験パターン生成はさらにもっと複
雑であり、というのは時間上エレメントからエレメント
へ既知の値を広げる必要があるからである。多数の逐次
エレメントを含有する集積回路を試験するタスクを単純
化するために、“部分走査試験”として知られる方法が
開発されたが、これについては米国特許第５，０４３，
９８６号、１９９１年８月２７日発行、ブイ・ディ・ア
グラワル（Ｖ．Ｄ．Ａｇｒａｗａｌ）ら、現在譲受人米
国電話電信会社ベル研究所、に開示されており参照のこ
と。
【０００４】この特許に開示のように、集積回路の部分
走査試験の実施は、まずこの集積回路内のメモリエレメ
ント（例えば、フリップフロップ）の選択された集まり
を分離し、そしてそれらのエレメントを連鎖に結合する
ことにより行われる。各メモリエレメントは次のように
して選択される。それは集積回路を試験モードにしてお
いてその間、選択されたメモリエレメントの出力からそ
の入力へ実質上すべてのフィードバックパスがその連鎖
におけるメモリエレメントの数により限定ずみの選択さ
れたサイクル長より小さくなるように行われる。試験モ
ードにしておいてその間、試験データをこの集積回路の
選択されたメモリエレメントの連鎖に走査する。
【０００５】いったん試験データを入力すると、この集
積回路は非試験モードに戻され、そのため選択されたメ
モリエレメントは通常の方法で先に受信された試験デー
タに応答することができる。ある時間間隔の後に、試験
モードは再入力され、選択されたメモリエレメントの応
答は分析用に収集される。アグラワルらの前記特許に記
載の部分走査方法により、不良点のカバー範囲は非常に
高度で、説明の方法でメモリエレメントのわずか１０な
いし３０パーセントが試験（走査）された場合でも、非
常に高いものである。ところが、回路基板により担持さ
れる個々の集積回路の部分走査試験の実施は、広いレベ
ルで、または高いレベルで、例えばシステムやフィール
ドのレベルでは難しいものである。
【０００６】
【発明が解決しようとする課題】そこで、不良点のカバ
ー範囲が高度で、さらに回路基板レベル以上で組込み自
己試験モードで実施できる集積回路試験方法が要望され
ている。
【０００７】
【課題を解決するための手段】簡潔に言えば、本発明の
試験する集積回路には複数のフリップフロップがあり、
その選択されたグループ（すなわち、走査フリップフロ
ップの集まり）は部分走査試験をするために少なくとも
１つの連鎖で配置されている。本発明の試験方法は、各
自己ループする非走査フリップフロップを初期化できる
（例えばリセットできる）フリップフロップで置換する
ことにより行われる。自己ループするフリップフロップ
とは非走査フリップフロップであって、その出力がその
入力にフィードバックされるが、ここでは直接かまたは
１つ以上の組合せエレメントを通りフィードバックされ
るが、フリップフロップのいずれかを通るものではな
い。
【０００８】試験を開始するには、まず集積回路を既知
の状態に初期化し、次に非操作（試験）モードに入れ
る。この集積回路を試験モードにしながらその間、第１
の試験ベクトルのビットをこの集積回路内の第１のレジ
スタから走査フリップフロップへ走査する。同時に、そ
の走査フリップフロップに先に記憶されたビットをこの
集積回路内に設けられた第２のレジスタに記憶するよう
にシフトし出す。いったん第１の試験ベクトルビットが
走査フリップフロップへ走査され、そして先に記憶され
たビットがそこから走査されると、この集積回路は通常
の操作モードに入れられる。その後、第２の試験ベクト
ルを第１のレジスタから集積回路の入力へ加える。
【０００９】集積回路の入力における第２の試験ベクト
ルに応答しておよび走査フリップフロップへシフトされ
た第１の試験ベクトルのビットに応答し、この集積回路
は出力信号を生成するが、それはこの集積回路の非走査
部分に出力に現れ、一方同時に非走査部分からのビット
は各走査フリップフロップへラッチされる。この集積回
路の出力信号はその走査フリップフロップから先に走査
されたビットで圧縮される。次のステップは所定サイク
ル数の間繰返される。それは（ａ）走査フリップフロッ
プの連鎖へ連続する第１の試験ベクトルのビットを走査
するステップと、（ｂ）この集積回路の入力に連続する
第２の試験ベクトルを加えるステップと、（ｃ）その走
査フリップフロップから先に走査されたビットでこの集
積回路を圧縮するステップとである。
【００１０】所定サイクル数の終わりに、この圧縮され
たデータを分析して、この集積回路（走査フリップフロ
ップの連鎖を含め）における不良点を求め、それがある
場合にはそれを決める。本発明の試験方法は、回路基板
レベル以上で重複する集積回路の試験を容易に行うため
に組込み自己試験モードで実施することのできる集積回
路の部分走査試験を考慮するものである。組込み自己試
験の機能は、この集積回路が既知状態に初期化されるこ
とができるようにこの集積回路における自己ループする
非走査フリップフロップの各々を初期化可能のフリップ
フロップで置換することにより容易に実施される。
【００１１】
【実施例】図１は、本発明の関連する既知の集積回路１
０の試験方法を示すが、ここで集積回路１０は複数の組
合せエレメント（すなわち、ゲート）１２1、１２2、１
２3・・・１２mと逐次エレメント（フリップフロップ）
１４1、１４2、１４3・・・１４n（ただしｍとｎは整
数）からできている。好ましい実施例では、それぞれｍ
は４に、ｎは８に等しいが、それ以上または以下である
場合もありうる。１つ以上のフリップフロップ、例えば
フリップフロップ１４6は自己ループしているものであ
り、すなわちその出力はその入力にフィードバックさ
れ、ここで直接または１つ以上の組合せエレメント（図
示せず）を通りフィードバックされるがフリップフロッ
プのいずれかを通りフィードバックされることは決して
ないものである。
【００１２】組合せエレメント１２1ないし１２mおよび
逐次エレメント１４1ないし１４nのそれぞれの数ならび
にエレメントが相互接続される方法は、集積回路１０に
より行われる特定の機能により左右される。しかし、後
述のように本発明の試験方法は集積回路１０の特定の配
置には左右されないことを付記する。図２に示すように
集積回路１０は、前記米国特許第５，０４３，９８６号
の示す方法でその部分走査試験を容易に実施できるよう
に再配置できる。図２の好ましい実施例では、走査フリ
ップフロップ１６1、１６2・・・１６kの集まり各々は
図１のフリップフロップ１４1、１４2・・・１４kの対
応するものの代りに置換されたもので（ただしｋはｍよ
り小さい整数）、好ましい実施例ではｋは４に等しい。
【００１３】図２にほとんどみられるように、各走査フ
リップフロップ、例えば走査フリップフロップ１６1、
はＤ型フリップフロップ１８からできており、そのＤ入
力はマルチプレクサ２０の出力信号で与えられる。この
マルチプレクサ２０にはその第１の入力で信号データ
（ＤＡＴＡ）が入るが、これは走査フリップフロップよ
り置換されたフリップフロップの入力に通常入れられる
信号を表す。マルチプレクサ２０の第２の入力には信号
走査データ（ＳＣＡＮＤＡＴＡ）が入れられるが、これ
は第１の試験ベクトルの連続するビットを有するもので
ある。フリップフロップ１８にマルチプレクサ２０によ
り送られる２つの入力信号のうちの特定の１つはこのマ
ルチプレクサに加えられた制御信号ＳＭＣＮの状態に左
右される。
【００１４】図２において、走査試験を行うためには、
走査フリップフロップ１６1ないし１６kは示されるよう
に少なくとも１つの連鎖で結合される。（ここで多重走
査連鎖もまた可能である。）実際の走査試験中に、ＳＭ
ＣＮ信号（図３参照）が現れ、そして次に第１の試験ベ
クトルのビットは連続するクロックサイクルの間走査フ
リップフロップ１６1ないし１６kの連鎖を通り逐次シフ
トされる。試験ベクトル・ビットが走査フリップフロッ
プ１６1ないし１６kの連鎖に走査されていた間集積回路
１０は非操作モードに入れられていたのであるが、前記
逐次シフトの後に、この集積回路１０は、操作モードに
入れられ、そのためこの集積回路はその試験ベクトルの
ビットに応答する。
【００１５】集積回路１０が走査フリップフロップ１６
1ないし１６kに先に走査された試験ベクトルビットに応
答する間ビットは集積回路の残りの部分から各走査フリ
ップフロップに走査される。操作モード中走査フリップ
フロップ１６1ないし１６kへシフトされたビットは、集
積回路１０の動作を示すものであり、そしてシフトし出
されて集積回路における不良点を求め、不良点がある場
合にはそれを決めることができる。わずか１０ないし３
０パーセントのフリップフロップ１４1ないし１４4を前
記のように走査フリップフロップ１６1ないし１６kの対
応するものと置換することにより行われるこの部分走査
試験は高度に不良点カバーができるが、この部分走査試
験方法は回路基板レベル以上で実施するのは非常に難し
い。
【００１６】図４に示すシステム２６は、本発明により
回路基板レベル以上で試験を容易に実施するのに集積回
路１０内に導入され、組込み自己試験でこの集積回路の
部分走査試験を行うシステムである。このシステム２６
には第１の記憶装置２８があるが、これは線形フィード
バックシフトレジスタ（ＬＦＳＲと略す）の形で集積回
路１０内にあり、走査フリップフロップ１６1ないし１
６kの連鎖へマルチプレクサ２９を通り信号走査データ
（すなわち、第１の試験ベクトル）を送るものである。
マルチプレクサ２９は、ＬＦＳＲ２８から送られた信号
走査データを外部送付の試験データにより多重化する役
目をするが、ここでそのデータは通常米国電気電子学会
１１４９．１境界走査試験標準規格に従い動作する外部
境界走査システム３０からの試験データ入力（ＴＤＩと
略す）信号の形を取るものである。
【００１７】またＬＦＳＲ２８は、集積回路の非走査部
分（すなわち、図２に示す組合せエレメント１２1ない
し１２mおよび非走査フリップフロップ１４4ないし１４
n）へ別の試験ベクトルを送るために集積回路１０のプ
ライマリ入力にマルチプレクサ３１を通り結合される。
説明のために、集積回路１０の非走査部分を図４ではブ
ロック３２で示す。マルチプレクサ３１は、ＬＦＳＲ２
８からの試験ベクトルかまたは通常の動作データかのい
ずれかを選択的に非走査部分３２へ通す。別のエレメン
トとして示されているが、米国電気電子学会１１４９．
１境界走査試験標準規格に従い境界走査試験を容易に実
施するのに集積回路内に設けられた境界走査セル３３の
選択されたグループによりＬＦＳＲ２８は実際上再配置
されることもある。
【００１８】試験システム２６にはまた集積回路１０内
に設けられた第２のレジスタ３４があり、このレジスタ
は、多重入力シフトレジスタ（ＭＩＳＲと略す）の形を
取り、これは走査フリップフロップ１６1ないし１６kの
連鎖の出力信号や試験中集積回路１０のプライマリ出力
で生成されたデータ（非走査部分３２の出力で示され
る）を圧縮（すなわち、論理的に結合）する役目をする
ものであり、これらについては後述する。ＬＦＳＲ２８
と同様に、ＭＩＳＲ３４も境界走査セル３３の集まりに
より再配置することができる。走査フリップフロップ１
６1ないし１６kの連鎖の出力信号は、ＭＩＳＲ３４へ送
られ、これはまたマルチプレクサ３６の第１の入力へ送
られるが、その第２の入力は境界走査セル３３の連鎖の
出力により入れられる。
【００１９】マルチプレクサ３６は、境界走査試験のた
めに集積回路１０の試験データ出力（ＴＤＯと略す）信
号としての役目をはたす出力信号を生成する。このＴＤ
Ｏ信号は外部試験システム３０へ送られる。試験システ
ム２６の中心部にはコントローラ３８があり、これは外
部試験システム３０から送られた試験モード選択信号
（ＴＭＳと略す）と試験クロック信号（ＴＣＫと略す）
に応答し組込み自己試験モードで集積回路１０の部分走
査試験を始動し制御するものである。このＴＭＳ信号と
ＴＣＫ信号は、集積回路１０内の試験アクセス・ポート
（ＴＡＰと略す）３９を通りコントローラ３８に結合さ
れるが、このＴＡＰは米国電気電子学会１１４９．１試
験標準規格に従い構成されている。ＴＭＳ信号に応答し
て、ＴＡＰ３９は信号スタートＢＩＳＴを生成してコン
トローラ３８に試験を始動させる。
【００２０】図５にコントローラ３８のブロック略図を
示す。コントローラ３８内にはクロック制御回路４０が
あり、これは１組のクロック信号ＮＳＴＣＫとＳＴＣＫ
を生成する。信号ＮＳＴＣＫは図２の非走査フリップフ
ロップ１４4ないし１４nをクロックするクロック信号と
しての役目をし、一方信号ＳＴＣＫは図４の走査フリッ
プフロップ１６1ないし１６kおよび図４のＬＳＦＲ２８
とＭＩＳＲ３４をクロックする役目をする。図５のクロ
ック制御回路４０には３入力ＯＲゲート４２があり、こ
れにその３つの入力の各々において外部で生成されたリ
セット（ＲＥＳＥＴ）信号、通常（ＮＯＲＭＡＬ）信号
および初期化（ＩＮＩＡＬＩＺＡＴＩＯＮ）信号の集ま
りの中の別々の１つが入れられる。
【００２１】リセット信号は非走査フリップフロップ１
４4ないし１４nの各々のリセット中に発行され、初期化
信号は初期化目的のために発行されるがこれについては
後に詳述する。一方通常信号は集積回路１０の通常（非
試験）動作を行うために発行される。ＯＲゲート４２の
出力はＡＮＤゲート４４の第１の入力に入る。このＡＮ
Ｄゲート４４ではその第２の入力はマルチプレクサ４６
の出力が入るが、ここでその第１の入力はシステムクロ
ック信号ＣＫで、その第２の入力は試験クロック信号
（ＴＣＫと略す）がそれぞれ入る。このシステムクロッ
ク信号ＣＫは集積回路１０の外部で動作するクロック
（図示せず）により生成され、一方ＴＣＫ信号は外部境
界走査試験システム３０により生成される。
【００２２】ＡＮＤゲート４４により生成される出力信
号は図２の非走査フリップフロップ１４4ないし１４nを
クロックする信号ＮＳＴＣＫを形成し、一方マルチプレ
クサ４６の出力信号は図４の走査フリップフロップ１６
1ないし１６kをクロックするＳＴＣＫ信号としての役目
をする。図５のコントローラ３８内には有限状態機械４
８があり、これは３つの別々のカウンタ５０、５２、５
４を制御するがこれらの信号は動作のシーケンスを指示
するものである。実際には、有限状態機械４８は５状態
機械を有し、これは周知の方法を用いてつくることがで
きる。有限状態機械４８の状態は図６にほぼ例示されて
いる。
【００２３】図６にみられるように、図５の状態機械４
８は、（図６のステップ５６により示されるが）初期化
状態の間に試験を開始するようにアクティブとなる。初
期化状態５６は図４のＴＡＰ３９から信号スタート（Ｓ
ＴＡＲＴ）＿ＢＩＳＴを状態機械４８が受信すると入力
される。図６の初期化状態５６の間には図５のカウンタ
５４は図５の状態機械４８からの信号Ｃ１＿スタートに
より初期化され、所定の間隔でカウントし始める。この
時に、有限状態機械４８は信号ＳＭＣＮを生成して図４
の走査フリップフロップ１６1ないし１６kを初期化しか
つ非走査部分３２をリセットする（図２参照）。またＬ
ＦＳＲ２８とＭＩＳＲ３４も（ともに図４の）リセット
される。通常ＬＦＳＲ２８が第１に後述のように初期化
される。
【００２４】次に、走査フリップフロップ１６1ないし
１６kの連鎖は、まずＳＭＣＮ信号を論理“０”にセッ
トし、その後にＳ回（ただしＳは走査フリップフロップ
の数を示す）、走査フリップフロップをクロックして既
知の値の一連のビットを走査することにより初期化され
る。次に、非走査部分３２は下記のようにリセットされ
る。それは信号ＳＭＣＮを論理“０”にセットし、ＮＴ
ＣＫとＳＴＣＫの両信号をＤサイクルの間クロックする
ことによりリセットされるが、ここでＤは自己ループし
ないフリップフロップ１４4ないし１４nの最大の数を示
し、いずれも向けられたパスは図４の非走査部分３２の
プライマリ入力からプライマリ出力までトラバースでき
るものである。このようにして、Ｄサイクルの後、非走
査フリップフロップ１４4ないし１４nは初期化されるこ
とができる。
【００２５】最後に、ＭＩＳＲ３４は下記のように初期
化される。初期化所要合計時間（クロックのサイクルの
項で）はＬ＋Ｓ＋Ｄ＋Ｍの和に等しく、ここでＬはＬＳ
ＦＲ２８の長さでありＭはＭＩＳＲの長さである。図４
のＬＳＦＲ２８を初期化する方法にはいくつか可能であ
るが、１つの特に有効な方法を図７に示す。実際には、
図７のＬＳＦＲ２８はフリップフロップ５７1、５７2・
・・５７L（ここでＬは整数である）の連鎖からできて
おり、その各個の出力はその連鎖の次に続くフリップフ
ロップの入力に入れられる。連鎖の最後のフリップフロ
ップ（フリップフロップ５７L）の出力は、最初のフリ
ップフロップ５７1へフィードバックされる。
【００２６】一連の排他的ＯＲ（ＸＯＲ）ゲート５
８1、５８2・・・５８p（ここでｐはＬより小さい整数
である）の各々は、最後のフリップフロップ５７Lから
の出力信号に対するものは除き、フリップフロップ５７
2・・・５７Lの中から選択された個別の１つへそれぞれ
先行するフリップフロップ５７1ないし５７L-1の中の対
応する１つから送られた入力信号を有する。ＸＯＲゲー
ト５８1ないし５８pの数と配置はＬＦＳＲ２８と関係付
けられた特定の多項式に左右される。図７のＬＦＳＲ２
８の初期化を有効に行うために、２入力ＯＲゲート５９
がそのＬＳＦＲのフィードバックパスに入れられるが、
ここで、最後のフリップフロップ５７Lの出力が２ＯＲ
ゲート入力の１つに入れ、一方その出力がＸＯＲゲート
５８1ないし５８pの対応する第１の入力に入るように行
われる。
【００２７】ＯＲゲート５９の第２の入力には図５のコ
ントローラ３８から信号ＩＮＩＴ＿ＣＴＬが入る。初期
化状態５６の間には信号ＩＮＩＴ＿ＣＴＬが発行され、
クロック信号ＳＴＣＫはＬサイクルの間クロックされ
る。このようにして、一連の既知の値はフリップフロッ
プ５７1ないし５７Lへラッチされる。図８においては、
ＭＩＳＲ３４を、図７のＬＦＳＲ２８と本質的に同じよ
うに初期化することができる。図８にみられるように、
ＭＩＳＲ３４はフリップフロップ６０1ないし６０M（た
だしＭは整数である）の連鎖からできており、ここでそ
の各個の出力はその連鎖の次に続くフリップフロップの
入力に入れられる。一連の排他的ＯＲ（ＸＯＲ）ゲート
６１1、６１2・・・６１q（ただしｑはＭより小さい整
数である）の各々は、最後のフリップフロップ６０Mか
らの出力信号に対するものは除き、ＭＩＳＲ３４への入
力信号の対応する１つとフリップフロップ６１2・・・
６１Mから選択された個別の１つへそれぞれ先行するフ
リップフロップ６１1ないし６１M-1の中の対応する１つ
から送られた入力信号を有する。
【００２８】ＸＯＲゲート６１1ないし６１qの数と配置
はＭＩＳＲ３４と関係付けられた特定の多項式に左右さ
れる。ＭＩＳＲ３４の有効な初期化ができるように、２
入力ＯＲゲート６２をこのＭＩＳＲのフィードバックル
ープに設けるが、ここでこれは最後のフリップフロップ
６０Mの出力は第１のＯＲゲート出力へ入り、一方その
出力はＸＯＲゲート６１1ないし６１qの各々の入力へ入
るように行う。ＯＲゲート６２の第２の入力には、図５
のコントローラ３８からＩＮＩＴ＿ＣＴＬ信号が入る。
初期化の間には、ＩＮＩＴ＿ＣＴＬ信号が現れ、一方Ｓ
ＴＣＫ信号はＭ回クロックされ既知のビットをフリップ
フロップ６０1ないし６０Mの別々の１つにラッチする。
【００２９】図６において、図５のカウンタ５４がいっ
たんカウントするのを完了すると、このカウンタは信号
Ｃ１＿エンド（ＥＮＤ）を生成し、これは図５の状態機
械４８へ入り、それによりこの機械が走査状態６２を入
力する。（図６の初期化状態６２はＣ１＿エンド信号が
現れない限りその間アクティブのままであるが、この状
態を初期化状態の上にＣ１＿エンドの表示を有するルー
プ矢印で示す。）走査状態６２のエントリの際、図５の
状態機械４８は信号Ｃ２＿スタートを生成し、これによ
り図５のカウンタ５２がカウントするのを開始する。状
態機械４８は、カウンタ５２がカウントしている間には
図６の走査状態６２のままである。
【００３０】走査状態にある間には、図４の走査フリッ
プフロップ１６1ないし１６kは信号ＳＴＣＫによりクロ
ックされる。同時にＳＣＭＮ信号を発行しそのため第１
の試験ベクトル（信号走査データを有する）の連続する
ビットが走査フリップフロップ１６1ないし１６kへ走査
される。走査フリップフロップ１６1ないし１６kはクロ
ックされ、その間、その走査フリップフロップへ先に走
査されたビットを図４のＭＩＳＲ３４へ逐次シフトす
る。図５のカウンタ５２がカウントし終ると、そのカウ
ンタは信号Ｃ２＿エンドを生成し、これにより図５の有
限状態機械４８が図６に示す通常状態６４を入力し、こ
の時信号Ｃ３＿スタートが生成されそれによりカウンタ
５０がカウントし始める。
【００３１】このようにして、状態機械４８は、信号Ｃ
２＿エンドが現れるまで図６の走査状態６２のままであ
り、この状態を走査状態の横に並んだＣ２＿エンドの表
示を有するループ矢印で示す。通常状態６４の間には、
図４のマルチプレクサ３１は、ＬＦＳＦ２８から図４の
非走査部分３２へ第２の試験ベクトルを通すように動作
する。さらに、ＳＭＣＮ信号は現時点で表明されていな
いため図４の走査フリップフロップ１６1ないし１６kの
各々は現時点で非走査部分３２からの信号に応答する。
またこの時、通常信号を発行しこれにより図３のクロッ
ク回路４０が信号ＮＳＴＣＫにより一回図４の集積回路
１０の非走査部分３２をクロックするようにされ、その
ため第２の試験ベクトルのビットはそこに入力される。
【００３２】第２の試験ベクトルのビットの受信の際
に、集積回路１０はそのプライマリ出力（すなわち、非
走査部分３２の出力）で応答を生成し、同時にビットは
同様に非走査部分から走査フリップフロップ１６1ない
し１６kの連鎖の各々へシフトされる。非走査部分３２
の出力における応答信号を走査フリップフロップ１６1
ないし１６kの連鎖から先にシフトされたビットでＭＩ
ＳＲ３４において圧縮する。図６の通常状態６４は、図
５のカウンタ５０がカウントし終ると終了し、信号Ｃ３
＿エンドを生成し、その際に図６の走査状態６２を再入
力し、図５のカウンタ５２を信号Ｃ２＿スタートにより
再初期化する。走査状態６２の間には図４の走査フリッ
プフロップ１６1ないし１６kを非操作モードすなわち
“試験”モードに入れ、そのため後続する第１の試験ベ
クトルのビットを通常状態６０へ再エントリするのに備
えてそこで走査することができる。
【００３３】通常状態６４への再エントリの際に、後続
する第２の試験ベクトルを入力するために図４の非走査
部分３２をクロックするステップを繰返す。図６の走査
状態６２と通常状態６４の間のそれぞれの遷移プロセス
は、図５のカウンタ５０がカウントし終る回数により決
められる間隔の間継続する。この間隔の終りに、図３の
状態機械４８は、図６の通常状態６４から待ち状態６６
へ遷移し、その際に図５の状態機械４８は信号ＢＩＳＴ
＿ダン（ＤＯＮＥ）を生成し、この信号は図４の外部試
験システム３０へ送られ、試験の完了を表す。
【００３４】図６の待ち状態を入力し、そして図５の状
態機械４８によりセット間隔の間それを保持し、それに
より図４のＭＩＳＲ３４に記憶された圧縮応答データが
外部試験システム３０によりアクセスされるように行
う。図４のＭＩＳＲ３４のアクセスに続き、図５の状態
機械４８はリセット状態６８（図６参照）を入力し、そ
の間に組込み自己試験動作を行う。すなわち、リセット
状態６８の間には、図４の集積回路１０はその通常（非
試験）モードまたは従来の部分走査モードで動作する。
図５の状態機械４８は、スタート＿ＢＩＳＴ信号が表明
されない限り（リセット状態の上にスタート＿ＢＩＳＴ
の表示を有するループ矢印により示される）リセット状
態６８のままである。
【００３５】いったんスタート＿ＢＩＳＴ信号が現れる
と、前述のように図６の初期化状態５６は入力される。
本発明の組込み自己試験モードで部分走査試験を行うよ
りむしろ図２で説明した従来の方法で集積回路１０を部
分走査試験するほうが望ましい場合もいくつかある。妨
害なく部分走査試験をできるようにするために、図５の
状態機械４８は、外部で生成された走査制御信号走査
（ＳＣＡＮ）＿ＣＴＬに応答し、それがリセット状態の
間に受信されると、従来の部分走査試験を始動し、一方
それにより状態機械４８は状態を変えることができぬよ
う一時的に阻止される。リセット状態６８の間では、走
査フリップフロップ１６1ないし１６kを図４の試験シス
テム２６と無関係に走査することができる。
【００３６】本発明による組込み自己試験モードで集積
回路１０の部分走査試験を有効に行うためには、図２の
非走査フリップフロップ１４4ないし１４nを既知の（す
なわち、初期の）状態にしなければならない。説明した
ように、このような初期化を通常図６の初期化状態５６
の間に図５の状態機械４８により行う。ところが、図１
や図２のフリップフロップ１４6のような自己ループす
る非走査フリップフロップが１つ以上あると、適切な初
期化を一般に行うことができないことが分かった。この
理由は自己ループすることによるものであるが、フリッ
プフロップ１４6の出力がそのフリップフロップの入力
に現れ、このデバイスをリセットする能力を変えてしま
うためである。
【００３７】この問題を克服するためには、図９に示す
ように初期化可能のフリップフロップユニット６９で各
自己ループするフリップフロップを置換することが望ま
しいことが分った。（注意すべきことは、初期化可能の
フリップフロップユニット６９とその置換の際にフリッ
プフロップ１４6と関係付けられたフィードバックルー
プもありうることである。）初期化可能のフリップフロ
ップユニット６９には従来のＤ型エッジトリガフリップ
フロップ７０があり、そのＤ入力にはＡＮＤゲート７１
の出力が入れられるが、これは信号データと信号ＳＭＣ
Ｎの組によりその２つの入力の各々において与えられた
ものである。この信号データは通常のデータを表わすが
これは、そうでなければ図１と図２のフリップフロップ
１４6に与えられたであろうものである。
【００３８】信号ＳＭＣＮは、図６の初期化状態５６の
間に図５のコントローラ３８により生成される。このよ
うにして、ＳＭＣＮ信号が現れると、その信号は信号デ
ータ（フリップフロップ出力からフィードバック信号を
含む）により論理的にＡＮＤされ、フリップフロップ１
４6を実際に初期化することが保証される。以上の説明
は組込み自己試験モードで集積回路１０の部分走査試験
する試験システム２６とその使用方法である。本発明の
利点は、回路基板（図示せず）上の多重集積回路１０の
試験を図４の境界走査試験システム３０により容易に行
うことができることであり、それは他のものと並列する
各このような集積回路にＴＤＩ、ＴＣＫおよびＴＭＳの
信号を単に入力するだけでできる。
【００３９】ここで注意として、試験システム２６では
境界走査試験システム３０からスタート＿ＢＩＳＴ信号
に応答するものとして説明したが、他のソースによりこ
のスタート＿ＢＩＳＴが生成されることもあることであ
る。以上の説明は、本発明の一実施例に関するもので、
この技術分野の当業者であれば、本発明の種々の変形例
が考え得るが、それらはいずれも本発明の技術的範囲に
包含される。
【００４０】
【発明の効果】以上述べたごとく、本発明によれば不良
点のカバー範囲が高度で、組込み自己試験モードで有効
に集積回路試験を実施でき不良点を指示できる。
【図面の簡単な説明】
【図１】従来技術による集積回路のブロック略図であ
る。
【図２】従来技術により集積回路をどのように部分走査
試験するかを示す図１の集積回路のブロック略図であ
る。
【図３】図２の回路内の従来技術の走査フリップフロッ
プのブロック略図である。
【図４】本発明の組込み自己試験モードで図２の集積回
路の部分走査試験を行う試験システムのブロック略図で
ある。
【図５】図４の試験システム内で行われるコントローラ
のブロック図である。
【図６】図５のコントローラ内の状態機械の状態図であ
る。
【図７】図４の試験システム内の線形フィードバックシ
フトレジスタのブロック略図である。
【図８】図４の試験システム内の多重入力シフトレジス
タのブロック略図である。
【図９】図２の集積回路の自己ループする非走査フリッ
プフロップを置換する初期化可能のフリップフロップの
ブロック略図である。
【符号の説明】
１０ 集積回路 １２1 ゲート（組合せエレメント） １２2 ゲート（組合せエレメント） １２3 ゲート（組合せエレメント） １２m ゲート（組合せエレメント） １４1 フリップフロップ（逐次エレメント） １４2 フリップフロップ（逐次エレメント） １４3 フリップフロップ（逐次エレメント） １４4 フリップフロップ（逐次エレメント） １４5 フリップフロップ（逐次エレメント） １４6 フリップフロップ（逐次エレメント） １４7 フリップフロップ（逐次エレメント） １４8 フリップフロップ（逐次エレメント） １４k フリップフロップ（逐次エレメント） １４n フリップフロップ（逐次エレメント） １６1 走査フリップフロップ １６2 走査フリップフロップ １６k 走査フリップフロップ １８ フリップフロップ ２０ マルチプレクサ ２６ 試験システム ２８ （記憶装置）線形フィードバックシフトレジスタ
（ＬＦＳＲ） ２９ マルチプレクサ ３０ 外部境界走査試験システム ３１ マルチプレクサ ３２ （集積回路の）非走査部分 ３３ 境界走査セル ３４ 多重入力シフトレジスタ（ＭＩＳＲ） ３６ マルチプレクサ ３８ コントローラ ３９ 試験アクセスポート（ＴＡＰ） ４０ クロック制御回路 ４２ ＯＲゲート ４４ ＡＮＤゲート ４６ マルチプレクサ ４８ 有限状態機械 ５０ カウンタ ５２ カウンタ ５４ カウンタ ５６ ステップ（初期化状態） ５７1 フリップフロップ ５７2 フリップフロップ ５７L フリップフロップ ５８1 ＸＯＲゲート ５８2 ＸＯＲゲート ５８P ＸＯＲゲート ５９ （２入力）ＯＲゲート ６０1 フリップフロップ ６０2 フリップフロップ ６０3 フリップフロップ ６０m フリップフロップ ６１1 ＸＯＲゲート ６１2 ＸＯＲゲート ６１3 ＸＯＲゲート ６１q ＸＯＲゲート ６２ （２入力）ＯＲゲート、ステップ（走査状態） ６４ ステップ（通常状態） ６６ ステップ（待ち状態） ６８ ステップ（リセット状態） ６９ （初期化可能、非走査）フリップフロップユニッ
ト ７０ Ｄ型エッジトリガフリップフロップ ７１ ＡＮＤゲート

Claims (12)

    (57)【特許請求の範囲】
  1. 【請求項１】 自己ループ状態および初期化可能状態の
    いずれかの状態に設定することが可能な少なくとも一つ
    の非走査連鎖フリップフロップからなる非走査部分と、
    部分走査試験を行うために走査連鎖をなすように配置さ
    れた走査連鎖フリップフロップとを含む、集積回路内の
    集積回路被試験部分を試験する方法において、 （ａ）各非走査連鎖フリップフロップを初期化可能状態
    に設定するステップと、 （ｂ）各非走査連鎖フリップフロップおよび各走査連鎖
    フリップフロップを既知状態に初期化するステップと、 （ｃ）集積回路被試験部分を非操作モードにするステッ
    プと、 （ｄ）走査連鎖フリップフロップに記憶されているビッ
    トをシフト出力するとともに同時に走査連鎖フリップフ
    ロップに第１の試験ベクトルをシフト入力するステップ
    と、 （ｅ）集積回路被試験部分を通常操作モードに戻すステ
    ップと、 （ｆ）集積回路被試験部分に第２の試験ベクトルを入力
    して、非走査部分の出力における応答を発生させるとと
    もに、非走査部分から各走査連鎖フリップフロップにシ
    フト入力されるビットを発生させるステップと、 （ｇ）走査連鎖フリップフロップからシフト出力された
    ビットと前記応答とを圧縮して集積回路被試験部分の動
    作を示すビット列を生成するステップとを順に実行する
    ことからなることを特徴とする集積回路試験方法。
  2. 【請求項２】 ステップｃからステップｇまでを所定回
    数繰返すことを特徴とする請求項１の方法。
  3. 【請求項３】 前記ステップｄは、前記集積回路内の第
    １の記憶レジスタから第１の試験ベクトルのビットを読
    取るステップと、走査連鎖フリップフロップを繰返しク
    ロックして走査連鎖フリップフロップに第１の試験ベク
    トルをシフト入力するステップとを有することを特徴と
    する請求項１の方法。
  4. 【請求項４】 前記ステップｆは、 第１の記憶レジスタから第２の試験ベクトルのビットを
    読取るステップと、 非走査連鎖フリップフロップを一回クロックするステッ
    プとを有することを特徴とする請求項３の方法。
  5. 【請求項５】 前記ステップｇは、非走査部分の出力に
    現れる応答ビットおよび走査連鎖フリップフロップから
    シフト出力されるビットを前記集積回路内の多重入力シ
    フトレジスタに入力するステップを有することを特徴と
    する請求項１の方法。
  6. 【請求項６】 前記ステップａの前に、第１の記憶レジ
    スタ、走査連鎖フリップフロップ、非走査連鎖フリップ
    フロップ、および多重入力シフトレジスタを順に初期化
    するステップからなる集積回路初期化ステップをさらに
    有することを特徴とする請求項５の方法。
  7. 【請求項７】 自己ループ状態および初期化可能状態の
    いずれかの状態に設定することが可能な少なくとも一つ
    の非走査連鎖フリップフロップからなる非走査部分と、
    部分走査試験を行うために走査連鎖をなすように配置さ
    れた走査連鎖フリップフロップとを含む、集積回路内の
    集積回路被試験部分を試験する装置において、 走査連鎖フリップフロップに入力する第１の試験ベクト
    ルと非走査連鎖フリップフロップに入力する第２の試験
    ベクトルをそれぞれ記憶する第１のレジスタ手段と、 （ａ）集積回路被試験部分を初期化し、（ｂ）集積回路
    被試験部分を非操作モードにして、第１のレジスタ手段
    から第１の試験ベクトルを走査連鎖フリップフロップに
    入力し、（ｃ）集積回路被試験部分を通常操作モードに
    戻し、第２の試験ベクトルを第１のレジスタ手段から集
    積回路被試験部分に入力して、該入力に対する非走査部
    分の応答を非走査部分から出力させるとともに、非走査
    部分から各走査連鎖フリップフロップにビットをシフト
    入力するコントローラ手段と、 走査連鎖フリップフロップからシフト出力されたビット
    と前記応答とを圧縮する手段とからなることを特徴とす
    る集積回路試験装置。
  8. 【請求項８】 コントローラ手段は、 走査連鎖フリップフロップおよび非走査フリップフロッ
    プをクロックするクロック制御回路と、 第１のレジスタ手段、走査連鎖フリップフロップおよび
    集積回路被試験部分の動作を所定間隔で制御する有限状
    態機械と、 前記有限状態機械に接続され、各所定間隔の開始を通知
    する複数のカウンタとからなることを特徴とする請求項
    ７の装置。
  9. 【請求項９】 第１のレジスタ手段は線形フィードバッ
    クシフトレジスタからなることを特徴とする請求項７の
    装置。
  10. 【請求項１０】 前記圧縮する手段は多重入力シフトレ
    ジスタからなることを特徴とする請求項７の装置。
  11. 【請求項１１】 自己ループ状態および初期化可能状態
    のいずれかの状態に設定することが可能な非走査連鎖フ
    リップフロップは、 入力と出力を有するＤ型フリップフロップと、 該Ｄ型フリップフロップの入力に初期化信号と通常のデ
    ータを選択的に入力するマルチプレクサとからなること
    を特徴とする請求項７の装置。
  12. 【請求項１２】 コントローラ手段は、外部の境界走査
    試験システムからの制御信号に応答することを特徴とす
    る請求項７の装置。
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