JPH08139056A - Method of manufacturing semiconductor device having ti silicide layer - Google Patents
Method of manufacturing semiconductor device having ti silicide layerInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、金属シリサイドからなる微細パター
ンを有する半導体装置の製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device having a fine pattern made of metal silicide.
【０００２】[0002]
【従来の技術】高融点メタルシリサイドは、半導体装置
のコンタクト材料、ゲート電極、及び配線等に利用され
ている。メタルシリサイドの中でもＴｉＳｉ2 は室温に
おける抵抗率が１０〜２０Ωｃｍと低いこと、熱的、化
学的に安定であることから半導体装置に多用されてい
る。2. Description of the Related Art Refractory metal silicides are used for contact materials, gate electrodes, wirings, etc. of semiconductor devices. Among metal silicides, TiSi 2 is widely used in semiconductor devices because it has a low resistivity at room temperature of 10 to 20 Ωcm and is thermally and chemically stable.
【０００３】ＴｉＳｉ2 には、準安定状態のＣ４９相と
安定状態のＣ５４相の２種類の相があり、（１００）あ
るいは（１１１）面Ｓｉ基板表面、ポリシリコンまたは
アモルファスシリコン等の上に形成される。Ｃ４９相は
７００℃以下で形成され、Ｃ５４相は７５０℃以上で形
成される。準安定状態であるＣ４９相は、安定状態であ
るＣ５４相と比較すると抵抗率が高く、室温で４０〜６
０Ωｃｍである。TiSi 2 has two kinds of phases, a metastable C49 phase and a stable C54 phase, which are formed on the (100) or (111) plane Si substrate surface, polysilicon or amorphous silicon. To be done. The C49 phase is formed at 700 ° C or lower, and the C54 phase is formed at 750 ° C or higher. The metastable C49 phase has a higher resistivity than that of the stable C54 phase, and is 40 to 6 at room temperature.
It is 0 Ωcm.
【０００４】以下に、図１（Ａ）〜図１（Ｃ）を参照し
て、ＭＯＳＦＥＴのソース、ドレイン領域及びゲート電
極の表面をサリサイド化する場合を例にとって、従来の
ＴｉＳｉ2 層の作製方法を説明する。なお、図１は、後
に本発明の実施例の説明においても参照する。Referring to FIGS. 1 (A) to 1 (C), a conventional method of forming a TiSi 2 layer will be described by taking the case of salicizing the surface of a source / drain region and a gate electrode of a MOSFET as an example. Will be explained. Note that FIG. 1 will also be referred to later in the description of the embodiment of the present invention.
【０００５】図１（Ａ）に示すように、ｐ型シリコン基
板１の表面上にゲート絶縁膜を介してアモルファスシリ
コンからなる２つのゲート電極２が形成されている。そ
れぞれのゲート電極２を挟むように、シリコン基板１の
表面に複数の低抵抗領域３が形成されている。各ゲート
電極２とそれを挟む２つの低抵抗領域３によりＭＯＳＦ
ＥＴが構成される。As shown in FIG. 1A, two gate electrodes 2 made of amorphous silicon are formed on the surface of a p-type silicon substrate 1 via a gate insulating film. A plurality of low resistance regions 3 are formed on the surface of the silicon substrate 1 so as to sandwich the respective gate electrodes 2. The MOSF is formed by each gate electrode 2 and two low resistance regions 3 sandwiching it.
ET is constructed.
【０００６】ゲート電極２の側壁から低抵抗領域３表面
のゲート電極近傍領域にわたって、絶縁体からなるサイ
ドウォール絶縁体４が形成されている。サイドウォール
絶縁体４は、低抵抗領域形成用のイオン注入時のマスク
として使用される。A sidewall insulator 4 made of an insulator is formed from the side wall of the gate electrode 2 to the region near the gate electrode on the surface of the low resistance region 3. The sidewall insulator 4 is used as a mask during ion implantation for forming the low resistance region.
【０００７】図１（Ｂ）を参照して、第１回目の熱処理
までの工程について説明する。ゲート電極２、低抵抗領
域３の露出した表面を含む基板全面にＴｉ膜５を堆積す
る。次に、温度６９０℃程度で第１回目の熱処理を行
い、ＴｉとＳｉを反応させる。これにより、低抵抗領域
３とＴｉ膜５との界面、及びゲート電極２とＴｉ膜５と
の界面にそれぞれＴｉＳｉ2 層６、７が形成される。The process up to the first heat treatment will be described with reference to FIG. A Ti film 5 is deposited on the entire surface of the substrate including the exposed surfaces of the gate electrode 2 and the low resistance region 3. Next, the first heat treatment is performed at a temperature of about 690 ° C. to react Ti and Si. As a result, TiSi 2 layers 6 and 7 are formed at the interface between the low resistance region 3 and the Ti film 5 and at the interface between the gate electrode 2 and the Ti film 5, respectively.
【０００８】図１（Ｃ）を参照して第２回目の熱処理ま
での工程について説明する。なお、図１（Ｃ）のシリコ
ン基板１裏面のＴｉＮ膜８は、後述する実施例において
形成されるものであり、従来例ではＴｉＮ膜８は形成さ
れない。第１回目の熱処理工程後、未反応のＴｉ膜５を
除去する。次に、８００℃で熱処理を行い、ＴｉＳｉ 2
をＣ４９相からＣ５４相に相転移させ、ＴｉＳｉ2 層
６、７を低抵抗化する。Referring to FIG. 1C, the second heat treatment is performed.
The process in step will be described. In addition, the silicon of FIG. 1 (C)
The TiN film 8 on the back surface of the substrate 1 is formed in the example described later.
The TiN film 8 is not formed in the conventional example.
Not. After the first heat treatment step, the unreacted Ti film 5 is removed.
Remove. Next, heat treatment is performed at 800 ° C. to form TiSi. 2
Phase transition from C49 phase to C54 phase2layer
The resistance of 6 and 7 is reduced.
【０００９】[0009]
【発明が解決しようとする課題】従来例による第２回目
熱処理工程により、ＴｉＳｉ2 が低抵抗化するが、図１
（Ｃ）の低抵抗領域３のパターン幅が１μｍ以下になる
とＴｉＳｉ2 層６のシート抵抗が急激に増加する。The resistance of TiSi 2 is lowered by the second heat treatment step according to the conventional example.
When the pattern width of the low resistance region 3 in (C) is 1 μm or less, the sheet resistance of the TiSi 2 layer 6 rapidly increases.
【００１０】図４は、ＴｉＳｉ2 層の線幅に対するＴｉ
Ｓｉ2 層のシート抵抗を示す。横軸は線幅を単位μｍで
表し、縦軸はシート抵抗を単位Ω／□で表す。シート抵
抗を測定した試料は、シリコン基板にＢＦ2 + イオンを
イオン注入して８５０℃で１０分間の熱処理を行ったｐ
型領域の表面にＴｉＳｉ2 層を形成したものである。図
中の記号■は、ＢＦ2 + を加速エネルギ２０ｋｅＶ、ド
ーズ量５×１０15ｃｍ -2、記号●は、加速エネルギ２０
ｋｅＶ、ドーズ量２×１０15ｃｍ-2の条件でイオン注入
してｐ型領域を形成した場合を示す。FIG. 4 shows TiSi2Ti for line width of layer
Si2The sheet resistance of the layer is shown. The horizontal axis is the line width in μm
The vertical axis represents the sheet resistance in the unit of Ω / □. Seat resistance
The sample whose resistance was measured was BF on a silicon substrate.2 +Ion
Ion-implanted and heat-treated at 850 ° C for 10 minutes p
TiSi on the surface of the mold area2A layer is formed. Figure
Inside symbol ■ is BF2 +Acceleration energy of 20 keV,
Dose 5 × 10Fifteencm -2, Symbol ● is acceleration energy 20
keV, dose 2 × 10Fifteencm-2Ion implantation under the conditions
Then, a case where a p-type region is formed is shown.
【００１１】ＴｉＳｉ2 層の下地が、ＢＦ2 + のドーズ
量２×１０15ｃｍ-2のｐ型領域の場合、ＴｉＳｉ2 層の
線幅が２μｍのとき、シート抵抗は約６Ω／□であり、
線幅を１μｍとするとシート抵抗はやや上昇し約１１Ω
／□となる。さらに、線幅を細くするとシート抵抗は急
激に増加し、線幅が０．４μｍのとき約３４Ω／□とな
る。When the underlying layer of the TiSi 2 layer is a p-type region having a dose amount of BF 2 + of 2 × 10 15 cm -2 , the sheet resistance is about 6 Ω / □ when the line width of the TiSi 2 layer is 2 μm. ,
If the line width is set to 1 μm, the sheet resistance will rise slightly and will be about 11Ω
It becomes / □. Further, when the line width is made thin, the sheet resistance rapidly increases and becomes about 34 Ω / □ when the line width is 0.4 μm.
【００１２】ＴｉＳｉ2 層下地のｐ型領域のドーズ量が
５×１０15ｃｍ-2の場合には、シート抵抗が全体的に高
くなり、線幅に対するシート抵抗の変化は同様の傾向を
示す。When the dose amount of the p-type region under the TiSi 2 layer is 5 × 10 15 cm -2 , the sheet resistance becomes high as a whole, and the change of the sheet resistance with respect to the line width shows the same tendency.
【００１３】半導体装置の高速化を図るためには、配線
・電極の抵抗を下げる必要がある。特に、集積度が向上
し、微細化が進んだ集積回路では、配線・電極はますま
す細くなる傾向にある。このため、特に線幅が１μｍ以
下の配線・電極のシート抵抗を下げることが必要とな
る。In order to increase the speed of a semiconductor device, it is necessary to reduce the resistance of wirings / electrodes. In particular, in integrated circuits with improved integration and advanced miniaturization, the wiring and electrodes tend to become thinner and thinner. Therefore, it is particularly necessary to reduce the sheet resistance of wirings / electrodes having a line width of 1 μm or less.
【００１４】本発明の目的は、パターン幅の狭い金属シ
リサイド層のシート抵抗を下げることが可能な金属シリ
サイド層の作製技術を提供することである。An object of the present invention is to provide a technique for producing a metal silicide layer which can reduce the sheet resistance of the metal silicide layer having a narrow pattern width.
【００１５】[0015]
【課題を解決するための手段】本発明の一観点による
と、上面と下面を有する基板を準備する工程と、前記基
板の上面の所定領域にチタンシリサイド層を形成する第
１の工程と、前記チタンシリサイド層に圧縮歪を加えつ
つ加熱して、前記チタンシリサイド層を低抵抗化する第
２の工程とを含む半導体装置の製造方法が提供される。According to one aspect of the present invention, a step of preparing a substrate having an upper surface and a lower surface, a first step of forming a titanium silicide layer on a predetermined region of the upper surface of the substrate, A second step of heating the titanium silicide layer while applying compressive strain to reduce the resistance of the titanium silicide layer is provided.
【００１６】チタンシリサイドのＣ５４相はＣ４９相よ
りも密度が高い。従って、チタンシリサイド層に圧縮歪
を加えて熱処理することにより、Ｃ４９相からＣ５４相
への相転移が促進されると考えられる。Ｃ５４相は、Ｃ
４９相よりも抵抗率が低いため、低抵抗化を図ることが
できる。The C54 phase of titanium silicide has a higher density than the C49 phase. Therefore, it is considered that the phase transition from the C49 phase to the C54 phase is promoted by applying compressive strain to the titanium silicide layer and performing heat treatment. C54 phase is C
Since the resistivity is lower than that of the 49-phase, the resistance can be reduced.
【００１７】本発明の他の観点によると、前記チタンシ
リサイド層が、幅１μｍ以下の線状部分を含む半導体装
置の製造方法が提供される。通常、チタンシリサイド層
が線幅１μｍ以下の線状パターンである場合に、シート
抵抗が高くなる傾向にある。このため、チタンシリサイ
ド層に圧縮歪を加えて熱処理する方法は、チタンシリサ
イド層が線幅１μｍ以下の線状部分を含むときに効果が
高い。According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device, wherein the titanium silicide layer includes a linear portion having a width of 1 μm or less. Usually, when the titanium silicide layer has a linear pattern with a line width of 1 μm or less, the sheet resistance tends to increase. Therefore, the method of heat-treating the titanium silicide layer by applying compressive strain is highly effective when the titanium silicide layer includes a linear portion having a line width of 1 μm or less.
【００１８】本発明の他の観点によると、前記第２の工
程が、前記基板の下面に、前記基板よりも熱膨張係数が
大きい材料からなる第１の膜を８００℃よりも低い温度
で形成する工程と、前記基板を８００℃以上の温度で熱
処理する工程とを含む半導体装置の製造方法が提供され
る。According to another aspect of the present invention, in the second step, a first film made of a material having a coefficient of thermal expansion larger than that of the substrate is formed on the lower surface of the substrate at a temperature lower than 800 ° C. And a step of heat treating the substrate at a temperature of 800 ° C. or higher.
【００１９】基板の下面に、基板よりも熱膨張係数の大
きい材料からなる膜を形成して加熱すると、基板がその
下面を外側にするように反る。このため、基板の上面に
形成されたチタンシリサイド層に圧縮歪を加えることが
できる。８００℃以上の温度で熱処理すると、チタンシ
リサイドをＣ４９相からＣ５４相に効率的に相転移させ
ることができる。When a film made of a material having a coefficient of thermal expansion larger than that of the substrate is formed on the lower surface of the substrate and heated, the substrate warps so that the lower surface thereof faces outside. Therefore, compressive strain can be applied to the titanium silicide layer formed on the upper surface of the substrate. When heat-treated at a temperature of 800 ° C. or higher, titanium silicide can be efficiently transformed from the C49 phase to the C54 phase.
【００２０】本発明の他の観点によると、前記第１の工
程の前に、さらに、前記基板の下面に前記基板よりも熱
膨張係数が小さい材料からなる第２の膜を第１の温度で
形成する工程を含み、前記第１の工程において、前記第
１の温度よりも高い第２の温度で前記チタンシリサイド
層を形成し、前記第１の工程の後、前記第２の工程の前
に、さらに、前記第２の膜を除去する工程を含む半導体
装置の製造方法が提供される。According to another aspect of the present invention, before the first step, a second film made of a material having a coefficient of thermal expansion smaller than that of the substrate is further formed on the lower surface of the substrate at a first temperature. Including the step of forming, in the first step, the titanium silicide layer is formed at a second temperature higher than the first temperature, and after the first step and before the second step. Further, there is provided a method of manufacturing a semiconductor device including a step of removing the second film.
【００２１】基板の下面に、基板よりも熱膨張係数の小
さい材料からなる膜を形成して加熱すると、基板がその
上面を外側にするように反る。この状態で基板上面にチ
タンシリサイド層を形成し、基板裏面の膜を除去して基
板の反りを復元することにより、チタンシリサイド層に
圧縮歪を加えることができる。When a film made of a material having a coefficient of thermal expansion smaller than that of the substrate is formed on the lower surface of the substrate and heated, the substrate warps so that its upper surface faces outward. In this state, a titanium silicide layer is formed on the upper surface of the substrate and the film on the back surface of the substrate is removed to restore the warp of the substrate, whereby compressive strain can be applied to the titanium silicide layer.
【００２２】本発明の他の観点によると、少なくとも一
部領域にＳｉ表面が露出した基板を準備する工程と、前
記基板の表面上に、Ｓｉとシリサイド反応を起こす金属
膜を堆積する工程と、前記基板の表面及び前記金属膜の
少なくとも一方に歪を生じさせて加熱し、前記Ｓｉ表面
と前記金属膜とを反応させて金属シリサイド層を形成す
る工程とを含む半導体装置の製造方法が提供される。According to another aspect of the present invention, a step of preparing a substrate whose Si surface is exposed in at least a partial region, and a step of depositing a metal film which causes a silicidation reaction with Si on the surface of the substrate, Provided is a method for manufacturing a semiconductor device, comprising the steps of generating strain on at least one of the surface of the substrate and the metal film and heating the substrate to react the Si surface with the metal film to form a metal silicide layer. It
【００２３】基板の表面及び金属膜の少なくとも一方に
歪を生じさせて加熱すると、シリサイド反応を起こしや
すくなる。このため、歪を生じさせない場合に比べて厚
い金属シリサイド層を形成し易くなる。When a strain is generated on at least one of the surface of the substrate and the metal film and the substrate is heated, a silicide reaction is likely to occur. Therefore, it becomes easier to form a thick metal silicide layer as compared with the case where no strain is generated.
【００２４】本発明の他の観点によると、さらに、前記
金属シリサイド層を形成する工程の前に、前記基板の裏
面上に、前記金属シリサイド層を形成する工程における
加熱温度よりも低い温度で、前記基板よりも熱膨張係数
の大きい材料からなる第１の膜を形成する工程を含む半
導体装置の製造方法が提供される。According to another aspect of the present invention, further, before the step of forming the metal silicide layer, at a temperature lower than the heating temperature in the step of forming the metal silicide layer on the back surface of the substrate, There is provided a method of manufacturing a semiconductor device, including a step of forming a first film made of a material having a thermal expansion coefficient larger than that of the substrate.
【００２５】第１の膜を形成した後シリサイド反応時
に、第１の膜形成時の温度よりも高温で熱処理するた
め、基板がその裏面側を外側にするように反る。このた
め、基板表面の金属膜に圧縮応力が印加され、圧縮歪が
生ずる。During the silicidation reaction after forming the first film, the substrate is bent at a temperature higher than the temperature at which the first film is formed, so that the back surface of the substrate is warped so that its back surface is outside. Therefore, compressive stress is applied to the metal film on the substrate surface, and compressive strain occurs.
【００２６】[0026]
【発明の実施の形態】ＴｉＳｉ2 層のパターンが細くな
った場合に熱処理を行っても低抵抗化しない原因を探索
するために、線幅が０．５μｍと２．０μｍのＴｉＳｉ
2 パターンを透過型電子顕微鏡（ＴＥＭ）により観察し
た。BEST MODE FOR CARRYING OUT THE INVENTION In order to find out the reason why the resistance does not decrease even if the heat treatment is performed when the pattern of the TiSi 2 layer becomes thin, TiSi having a line width of 0.5 μm and 2.0 μm is used.
The two patterns were observed with a transmission electron microscope (TEM).
【００２７】その結果、線幅が狭くなるとＴｉＳｉ2 パ
ターンのうち約半分の領域がＣ４９相のままであり、Ｃ
５４相に相転移していないことがわかった。このため、
線幅が狭くなるとＴｉＳｉ2 パターンのシート抵抗が上
昇するものと考えられる。As a result, as the line width becomes narrower, about half the region of the TiSi 2 pattern remains in the C49 phase.
It was found that there was no phase transition to the 54 phase. For this reason,
It is considered that the sheet resistance of the TiSi 2 pattern increases as the line width becomes narrower.
【００２８】また、基板全面に形成されたＣ４９相のＴ
ｉＳｉ2 膜と線幅０．５μｍのＣ４９相のＴｉＳｉ2 パ
ターンの格子定数をＸ線回折により測定したところ、基
板全面に形成したＴｉＳｉ2 膜は０．００７９程度の圧
縮歪を受けている一方、０．５μｍ線幅のＴｉＳｉ2 パ
ターンはほとんど圧縮歪を受けていないことがわかっ
た。The C49 phase T formed on the entire surface of the substrate
i Si 2 layer and where the lattice constant of the TiSi 2 pattern of C49 phase of line width 0.5μm was measured by X-ray diffraction, one TiSi 2 film formed on the entire surface of the substrate is undergoing compressive strain of approximately 0.0079, It was found that the 0.5 μm line width TiSi 2 pattern was hardly subjected to compressive strain.
【００２９】Ｃ４９相からＣ５４相へ相転移するとき
に、ＴｉＳｉ2 の体積は約５％小さくなる。このため、
圧縮歪を受けているとＣ４９相からＣ５４相への相転移
が促進されるものと考えられる。このことから、線幅が
細いＴｉＳｉ2 パターンに圧縮歪を与えて熱処理を行う
ことにより、Ｃ５４相への相転移が促進され、低抵抗化
が図られると考えられる。At the phase transition from the C49 phase to the C54 phase, the volume of TiSi 2 is reduced by about 5%. For this reason,
It is considered that the phase transition from the C49 phase to the C54 phase is promoted when subjected to compressive strain. From this, it is considered that by applying compressive strain to the TiSi 2 pattern having a narrow line width and performing heat treatment, the phase transition to the C54 phase is promoted and the resistance is reduced.
【００３０】以下、図１を参照して、第１の実施例につ
いて、ｎチャネルＭＯＳＦＥＴの低抵抗領域の表面、及
びゲート電極の上面をサリサイド化する場合を例にとっ
て説明する。The first embodiment will be described below with reference to the case where the surface of the low resistance region of the n-channel MOSFET and the upper surface of the gate electrode are salicided as an example.
【００３１】図１（Ａ）を参照してＭＯＳＦＥＴ形成ま
での工程について説明する。図１は、２つのＭＯＳＦＥ
Ｔのそれぞれの１つの電流端子が相互に接続されている
構成を示している。Processes up to MOSFET formation will be described with reference to FIG. Figure 1 shows two MOSFE
It shows a configuration in which each one current terminal of T is connected to each other.
【００３２】ｐ型シリコン基板１の表面を熱酸化してゲ
ート絶縁膜を形成し、このゲート絶縁膜上にＣＶＤによ
り厚さ２００ｎｍのアモルファスシリコン膜を堆積す
る。このアモルファスシリコン膜にＰを加速エネルギ２
０ｋｅＶ、ドーズ量４×１０15ｃｍ-2の条件でイオン注
入し、パターニングしてゲート電極２を形成する。ＬＤ
Ｄ構造形成のため、ゲート電極２をマスクとしてＡｓを
加速エネルギ１０ｋｅＶ、ドーズ量３×１０13ｃｍ-2の
条件でイオン注入する。The surface of the p-type silicon substrate 1 is thermally oxidized to form a gate insulating film, and an amorphous silicon film having a thickness of 200 nm is deposited on the gate insulating film by CVD. Acceleration energy of 2 is added to this amorphous silicon film.
Ion implantation is performed under the conditions of 0 keV and a dose amount of 4 × 10 15 cm −2 , and patterning is performed to form the gate electrode 2. LD
To form the D structure, As is ion-implanted under the conditions of an acceleration energy of 10 keV and a dose of 3 × 10 13 cm −2 using the gate electrode 2 as a mask.
【００３３】次に、原料ガスとしてＳｉＨ2 Ｃｌ2 とＮ
2 Ｏを使用し、基板温度８００℃でＣＶＤにより厚さ１
５０ｎｍのＳｉＯ2 膜を形成し、続いてリアクティブイ
オンエッチング（ＲＩＥ）により、このＳｉＯ2 膜を異
方性エッチングしてサイドウォール絶縁体４を形成す
る。Next, SiH 2 Cl 2 and N are used as source gases.
2 O is used and the thickness is 1 by CVD at a substrate temperature of 800 ° C.
A 50 nm SiO 2 film is formed, and then the SiO 2 film is anisotropically etched by reactive ion etching (RIE) to form the sidewall insulator 4.
【００３４】ゲート電極２とサイドウォール絶縁体４を
マスクとして低抵抗領域形成用のイオン注入を行う。例
えば、Ａｓを加速エネルギ３０ｋｅＶ、ドーズ量２×１
０15ｃｍ-2の条件でイオン注入する。窒素雰囲気中で温
度８００℃として１０分間の熱処理を行い、イオン注入
された不純物を活性化して低抵抗領域３を形成する。低
抵抗領域３はソースあるいはドレイン領域となる。熱処
理後、低抵抗領域３表面の酸化膜を除去する。Ion implantation for forming a low resistance region is performed using the gate electrode 2 and the sidewall insulator 4 as a mask. For example, As is acceleration energy of 30 keV, dose amount of 2 × 1.
Ion implantation is performed under the condition of 0 15 cm -2 . A heat treatment is performed at a temperature of 800 ° C. for 10 minutes in a nitrogen atmosphere to activate the ion-implanted impurities and form the low resistance region 3. The low resistance region 3 becomes a source or drain region. After the heat treatment, the oxide film on the surface of the low resistance region 3 is removed.
【００３５】図１（Ｂ）を参照して、第１回目の熱処理
までの工程について説明する。低抵抗領域３及びゲート
電極２の露出した表面を含む基板全面にＴｉ膜５を堆積
する。温度６９０℃で９０秒間、第１回目の熱処理を行
う。熱処理は、例えば赤外線ランプを用いたラピッドサ
ーマルアニールにより行う。なお、好ましくは熱処理の
温度を６５０〜７５０℃、より好ましくは６５０〜７０
０℃とし、熱処理時間を３０〜９０秒とする。The steps up to the first heat treatment will be described with reference to FIG. A Ti film 5 is deposited on the entire surface of the substrate including the exposed surface of the low resistance region 3 and the gate electrode 2. The first heat treatment is performed at a temperature of 690 ° C. for 90 seconds. The heat treatment is performed by rapid thermal annealing using an infrared lamp, for example. The heat treatment temperature is preferably 650 to 750 ° C., more preferably 650 to 70 ° C.
The temperature is 0 ° C. and the heat treatment time is 30 to 90 seconds.
【００３６】第１回目の熱処理により、低抵抗領域３と
Ｔｉ膜５との界面にＴｉＳｉ2 層６が形成され、ゲート
電極２とＴｉ膜５との界面にＴｉＳｉ2 層７が形成され
る。ＴｉＳｉ2 層６、７は、Ｃ４９相である。By the first heat treatment, the TiSi 2 layer 6 is formed at the interface between the low resistance region 3 and the Ti film 5, and the TiSi 2 layer 7 is formed at the interface between the gate electrode 2 and the Ti film 5. The TiSi 2 layers 6 and 7 have a C49 phase.
【００３７】図１（Ｃ）を参照して、シリコン基板１の
裏面にＴｉＮ膜を形成するまでの工程について説明す
る。第１回目の熱処理で未反応のＴｉ膜５をＮＨ4 ＯＨ
とＨ2 Ｏ2 とＨ2 Ｏを１：１：２に混合したエッチング
液を使用し、温度７０℃で９０秒間エッチングして除去
する。With reference to FIG. 1C, steps required until a TiN film is formed on the back surface of the silicon substrate 1 will be described. The unreacted Ti film 5 was removed by NH 4 OH in the first heat treatment.
And H 2 O 2 and H 2 O are mixed at a ratio of 1: 1: 2, and are removed by etching at a temperature of 70 ° C. for 90 seconds.
【００３８】次に、シリコン基板１の裏面にＡｒとＮ2
の混合雰囲気中でＴｉターゲットを用いた反応性スパッ
タにより、基板温度が室温の条件で厚さ１００μｍのＴ
ｉＮ膜８を堆積する。ＴｉＮ膜８の堆積は、後の第２回
目の熱処理の温度よりも低い温度で行う必要がある。Next, Ar and N 2 are deposited on the back surface of the silicon substrate 1.
By reactive sputtering using a Ti target in a mixed atmosphere of T with a thickness of 100 μm at a substrate temperature of room temperature.
The iN film 8 is deposited. The deposition of the TiN film 8 needs to be performed at a temperature lower than the temperature of the subsequent second heat treatment.
【００３９】図１（Ｄ）を参照して、第２回目の熱処理
工程について説明する。シリコン基板１の裏面にＴｉＮ
膜８を堆積後、窒素雰囲気中で温度約８００℃で３０秒
間の熱処理を行う。熱処理は、例えばラピッドサーマル
アニールにより行う。なお、好ましくは熱処理の温度を
８００〜９００℃、より好ましくは８００〜８５０℃と
する。ＴｉＮは、Ｓｉよりも熱膨張係数が大きいため、
８００℃に加熱するとＴｉＮ膜８側の面が外側になるよ
うに基板が反る。このため、基板１の表側に形成された
ＴｉＳｉ2 層６、７には、圧縮応力が加えられ、圧縮歪
が生ずる。The second heat treatment step will be described with reference to FIG. On the back surface of the silicon substrate 1, TiN
After depositing the film 8, heat treatment is performed in a nitrogen atmosphere at a temperature of about 800 ° C. for 30 seconds. The heat treatment is performed by, for example, rapid thermal annealing. The heat treatment temperature is preferably 800 to 900 ° C, more preferably 800 to 850 ° C. Since TiN has a larger coefficient of thermal expansion than Si,
When heated to 800 ° C., the substrate warps so that the surface on the TiN film 8 side is on the outside. Therefore, compressive stress is applied to the TiSi 2 layers 6 and 7 formed on the front side of the substrate 1, and compressive strain occurs.
【００４０】このように、ＴｉＳｉ2 層に圧縮歪を生じ
させて８００℃程度に加熱することにより、ＴｉＳｉ2
層６、７を効率的にＣ５４相に相転移させることができ
る。第２回目の熱処理工程後、シリコン基板１を背面研
磨することにより、ＴｉＮ膜８を除去する。ＴｉＮ膜８
を除去すると、基板は元の平坦な状態に復元する。な
お、背面研磨の代わりにケミカルエッチングによりＴｉ
Ｎ膜８を除去してもよい。[0040] Thus, by heating to about 800 ° C. to cause compressive strain on TiSi 2 layer, TiSi 2
The layers 6 and 7 can be efficiently transformed into the C54 phase. After the second heat treatment step, the TiN film 8 is removed by back-polishing the silicon substrate 1. TiN film 8
Is removed, the substrate returns to its original flat state. In addition, instead of back surface polishing, chemical etching is used to remove Ti.
The N film 8 may be removed.
【００４１】上記第１の実施例では、基板の裏面に形成
する膜としてＴｉＮを使用する場合について説明した
が、Ｓｉよりも熱膨張係数が大きいものであればその他
の材料を用いてもよい。例えば、ＡｌＮ、ＺｒＮ、Ｈｆ
Ｎ等を用いてもよい。また、Ｓｉ以外の基板を用いても
よい。この場合には、図１（Ｃ）の工程で基板裏面に形
成する膜は、基板よりも大きな熱膨張係数を有する材料
とする必要がある。In the first embodiment described above, the case where TiN is used as the film formed on the back surface of the substrate has been described, but other materials may be used as long as they have a coefficient of thermal expansion larger than that of Si. For example, AlN, ZrN, Hf
You may use N etc. A substrate other than Si may be used. In this case, the film formed on the back surface of the substrate in the step of FIG. 1C needs to be a material having a thermal expansion coefficient larger than that of the substrate.
【００４２】次に、第２の実施例について、第１の実施
例と同様にＭＯＳＦＥＴの低抵抗領域の表面、及びゲー
ト電極の上面をサリサイド化する場合を例にとって説明
する。Next, the second embodiment will be described by taking as an example the case where the surface of the low resistance region of the MOSFET and the upper surface of the gate electrode are salicided as in the first embodiment.
【００４３】図１（Ａ）に示すように、ＭＯＳＦＥＴが
形成された基板を準備する。ＭＯＳＦＥＴは、第１の実
施例と同様の方法で作製される。図２（Ａ）に示すよう
に、低抵抗領域３及びゲート電極２の露出した表面を含
む基板全面にＴｉ膜５を堆積する。シリコン基板１の裏
面に反応ガスとしてＳｉＨ4 とＯ2 を使用し、ＥＣＲ
（電子サイクロトロン共鳴）を用いたプラズマＣＶＤに
より、基板温度約３００℃で厚さ１００μｍのＳｉＯ2
膜１１を堆積する。なお、約１００分程度で厚さ１００
μｍの膜を堆積することができる。ＳｉＯ2膜の堆積
は、後の第１回目の熱処理の温度よりも低い温度で行う
必要がある。As shown in FIG. 1A, a substrate on which a MOSFET is formed is prepared. The MOSFET is manufactured by the same method as in the first embodiment. As shown in FIG. 2A, a Ti film 5 is deposited on the entire surface of the substrate including the exposed surface of the low resistance region 3 and the gate electrode 2. SiH 4 and O 2 are used as reaction gases on the back surface of the silicon substrate 1, and ECR is used.
By plasma CVD using (electron cyclotron resonance), the substrate temperature is about 300 ° C. and the thickness of SiO 2 is 100 μm.
The film 11 is deposited. It should be noted that the thickness of 100
A μm film can be deposited. The deposition of the SiO 2 film needs to be performed at a temperature lower than the temperature of the subsequent first heat treatment.
【００４４】図２（Ｂ）を参照して、第１回目の熱処理
工程について説明する。基板を６９０℃として９０秒
間、第１回目の熱処理を行う。熱処理は、例えば、ラピ
ッドサーマルアニールにより行う。なお、好ましくは熱
処理の温度を６５０〜７５０℃、より好ましくは６５０
〜７００℃とし、熱処理時間を３０〜９０秒とする。Ｓ
ｉＯ2 の熱膨張係数は、Ｓｉのそれよりも小さいため、
６９０℃に加熱するとＳｉＯ2 膜１１側の面が内側にな
るように基板が反る。この状態で、低抵抗領域３とＴｉ
膜５との界面にＴｉＳｉ2 層６が形成され、ゲート電極
２とＴｉ膜５との界面にＴｉＳｉ2 層７が形成される。The first heat treatment step will be described with reference to FIG. The first heat treatment is performed at 690 ° C. for 90 seconds. The heat treatment is performed by, for example, rapid thermal annealing. The heat treatment temperature is preferably 650 to 750 ° C., more preferably 650.
˜700 ° C., and heat treatment time is 30˜90 seconds. S
Since the thermal expansion coefficient of iO 2 is smaller than that of Si,
When heated to 690 ° C., the substrate warps so that the surface on the SiO 2 film 11 side is on the inside. In this state, the low resistance region 3 and Ti
A TiSi 2 layer 6 is formed at the interface with the film 5, and a TiSi 2 layer 7 is formed at the interface between the gate electrode 2 and the Ti film 5.
【００４５】図２（Ｃ）を参照して、第２回目の熱処理
までの工程について説明する。第１回目の熱処理工程
後、基板を室温まで冷却し、背面研磨によりＳｉＯ2 膜
１１を除去する。未反応のＴｉ膜５をＮＨ4 ＯＨとＨ2
Ｏ2 とＨ2 Ｏを１：１：２に混合したエッチング液を使
用し、温度７０℃で９０秒間エッチングして除去する。
ＳｉＯ2 膜１１を除去すると基板の反りは復元するた
め、ＴｉＳｉ2 層６、７に圧縮歪が加えられる。この状
態で基板を８００℃程度に加熱して３０秒間、第２回目
の熱処理を行う。なお、好ましくは熱処理の温度を８０
０〜９００℃、より好ましくは８００〜８５０℃とす
る。このようにして、第１の実施例と同様にＴｉＳｉ2
層６、７に圧縮歪を加えた状態で熱処理を行うことがで
きる。The steps up to the second heat treatment will be described with reference to FIG. After the first heat treatment step, the substrate is cooled to room temperature and the SiO 2 film 11 is removed by back polishing. The unreacted Ti film 5 is replaced with NH 4 OH and H 2
Etching is carried out at a temperature of 70 ° C. for 90 seconds using an etching solution in which O 2 and H 2 O are mixed in a ratio of 1: 1: 2.
Since the warp of the substrate is restored when the SiO 2 film 11 is removed, compressive strain is applied to the TiSi 2 layers 6 and 7. In this state, the substrate is heated to about 800 ° C. and the second heat treatment is performed for 30 seconds. The heat treatment temperature is preferably 80
The temperature is set to 0 to 900 ° C, more preferably 800 to 850 ° C. Thus, as in the first embodiment, TiSi 2
The heat treatment can be performed in a state in which the layers 6 and 7 are subjected to compressive strain.
【００４６】上記第２の実施例では、Ｓｉ基板を使用し
た場合について説明したがＳｉ以外の基板を使用しても
よい。この場合、図２（Ａ）の工程で基板の裏面に堆積
する膜は、基板よりも熱膨張係数が小さい材料とする必
要がある。In the second embodiment, the case of using the Si substrate has been described, but a substrate other than Si may be used. In this case, the film deposited on the back surface of the substrate in the step of FIG. 2A needs to be made of a material having a thermal expansion coefficient smaller than that of the substrate.
【００４７】また、図２（Ｃ）に示す第２回目の熱処理
工程の前に、上記第１の実施例で説明したように、基板
の裏面にＴｉＮ膜を形成してもよい。第２回目の熱処理
工程の前にＴｉＮ膜を形成することにより、さらに大き
な圧縮歪を加えることができる。Further, before the second heat treatment step shown in FIG. 2C, a TiN film may be formed on the back surface of the substrate as described in the first embodiment. By forming the TiN film before the second heat treatment step, a larger compressive strain can be applied.
【００４８】また、上記第２の実施例では、第１回目の
熱処理の温度を６５０〜７００℃とし、Ｃ４９相のＴｉ
Ｓｉ2 層を形成する場合について説明したが、７００℃
以上の温度としてもよい。７００℃以上で熱処理するこ
とにより、第１回目の熱処理において、ＴｉＳｉ2 層の
一部を密度の高いＣ５４相とすることができる。従っ
て、第２回目の熱処理時に加わる圧縮歪がより大きくな
ることが期待される。In the second embodiment, the temperature of the first heat treatment is 650 to 700 ° C., and the Ti of C49 phase is used.
Although the case of forming the Si 2 layer has been described, 700 ° C.
The above temperature may be used. By performing the heat treatment at 700 ° C. or higher, in the first heat treatment, a part of the TiSi 2 layer can be made to have a high density C54 phase. Therefore, it is expected that the compressive strain applied during the second heat treatment will become larger.
【００４９】次に、図３を参照して上記第１の実施例に
よりＴｉＳｉ2 層を形成した場合のＴｉＳｉ2 層のシー
ト抵抗を、従来例により形成した場合と比較して説明す
る。図３は、第１回目及び第２回目の熱処理後のＴｉＳ
ｉ2 層のシート抵抗を示す。横軸は時間軸で、熱処理
前、第１回目及び第２回目の熱処理後の状態を表し、縦
軸は、シート抵抗を単位Ω／□で表す。なお、図１で
は、ＭＯＳＦＥＴのソース／ドレイン領域、及びゲート
電極の上面に微細なＴｉＳｉ2 パターンを形成する場合
を示したが、図３は、表面にＡｓを加速エネルギ３０ｋ
ｅＶ、ドーズ量２×１０14ｃｍ-2の条件でイオン注入を
行い、１０００℃で１０秒間の活性化アニールを行って
ｎ型領域が形成されたシリコン基板の全面に形成したＴ
ｉＳｉ2 層のシート抵抗を示す。Next, the sheet resistance of the TiSi 2 layer in the case of forming the TiSi 2 layer by the first embodiment with reference to FIG. 3 will be described in comparison with the case formed by the prior art. FIG. 3 shows TiS after the first and second heat treatments.
The sheet resistance of the i 2 layer is shown. The horizontal axis represents the time axis, which represents the state before the heat treatment and after the first and second heat treatments, and the vertical axis represents the sheet resistance in the unit of Ω / □. Although FIG. 1 shows the case where a fine TiSi 2 pattern is formed on the source / drain regions of the MOSFET and the upper surface of the gate electrode, FIG.
Ion implantation was performed under the conditions of eV and a dose amount of 2 × 10 14 cm -2 , and activation annealing was performed at 1000 ° C. for 10 seconds to form T on the entire surface of the silicon substrate in which the n-type region was formed.
The sheet resistance of the iSi 2 layer is shown.
【００５０】シート抵抗の測定は、第２回目の熱処理工
程における基板の反りの程度が異なる３種類の試料及び
反りが無い試料について行った。ここで、反りの程度
は、反っている基板の外側の面が、その縁上の一点で平
面に接するように配置したとき、平面に接している点の
基板中心に関する対称点の平面からの高さＨで表すこと
とした。なお、使用した基板は、４インチ径のものであ
る。図中の記号□、■、○、●は、それぞれ反りの程度
Ｈが０ｍｍ、１ｍｍ、２ｍｍ、３ｍｍのときのシート抵
抗を示す。The sheet resistance was measured for three types of samples in which the degree of warpage of the substrate in the second heat treatment step was different and for samples without warpage. Here, the degree of warpage is defined as the height from the plane of the symmetry point with respect to the substrate center of the point of contact with the plane when the outer surface of the warp is arranged so as to contact the plane at one point on its edge. It is decided to express it as H. The substrate used has a diameter of 4 inches. Symbols □, ■, ○, and ● in the drawing indicate sheet resistances when the degree H of warpage is 0 mm, 1 mm, 2 mm, and 3 mm, respectively.
【００５１】基板の反りの程度Ｈの大きさは、第１の実
施例においては、図１（Ｃ）に示すＴｉＮ膜８のスパッ
タ時の基板温度等の成膜条件、あるいは膜厚等を変える
ことにより制御することができる。また、第２の実施例
においては、図２（Ｂ）に示すＳｉＯ2 膜１１のＣＶＤ
の成膜条件、あるいは膜厚等を変えればよい。In the first embodiment, the magnitude of the degree of warp H of the substrate changes the film forming conditions such as the substrate temperature at the time of sputtering the TiN film 8 shown in FIG. It can be controlled by Further, in the second embodiment, the CVD of the SiO 2 film 11 shown in FIG.
The film forming conditions, the film thickness, or the like may be changed.
【００５２】Ｔｉ層のシート抵抗は、約４０Ω／□であ
り、第１回目の熱処理を行いシリサイド化することによ
り、シート抵抗は急激に減少する。第１回目の熱処理後
のシート抵抗は、８〜１０Ω／□である。第１回目の熱
処理までは各試料の作製条件に差はないため、試料毎の
シート抵抗の差は、作製条件のバラツキによるものと考
えられる。The sheet resistance of the Ti layer is about 40 Ω / □, and the sheet resistance is drastically reduced by the first heat treatment and silicidation. The sheet resistance after the first heat treatment is 8 to 10 Ω / □. Since there is no difference in the manufacturing conditions of each sample until the first heat treatment, it is considered that the difference in the sheet resistance between the samples is due to the variation in the manufacturing conditions.
【００５３】第２回目の熱処理を行うと、シート抵抗は
さらに低下する。反りが無い場合及び反りの程度Ｈが１
ｍｍの場合には、シート抵抗の低下分は約３．９Ω／□
であるのに対し、反りの程度Ｈが２ｍｍの場合には約
４．３Ω／□である。このように、反りの程度Ｈが２ｍ
ｍになるように基板を反らせ、ＴｉＳｉ2 層に圧縮歪を
加えて熱処理を行うことにより、ＴｉＳｉ2 層のシート
抵抗をより低下させることができる。When the second heat treatment is performed, the sheet resistance further decreases. When there is no warp or the degree of warp H is 1
In case of mm, the decrease of sheet resistance is about 3.9Ω / □
On the other hand, when the degree of warpage H is 2 mm, it is about 4.3 Ω / □. Thus, the degree of warpage H is 2 m
arched substrate so as to m, by performing heat treatment by adding compressive strain to the TiSi 2 layer, it can be lowered more of the sheet resistance of the TiSi 2 layer.
【００５４】反りの程度Ｈが３ｍｍのときは、第２回目
の熱処理によるシート抵抗の低下分は約２．６Ω／□で
あり、反りが無い場合よりも却って悪くなっている。こ
れは、歪が大きくなりすぎてＴｉＳｉ2 層内に欠陥が発
生するためと考えられる。When the degree H of warpage is 3 mm, the decrease in sheet resistance due to the second heat treatment is about 2.6 Ω / □, which is worse than when there is no warpage. It is considered that this is because the strain becomes too large and defects occur in the TiSi 2 layer.
【００５５】図３では、基板全面にＴｉＳｉ2 層を形成
した場合を示したが、ＴｉＳｉ2 の微細パターンである
場合にも、基板の反りによる圧縮歪の効果は同様と考え
られるため、ＴｉＳｉ2 微細パターンに対してもシート
抵抗の低減が図られると考えられる。[0055] In Figure 3, because although the case of forming the TiSi 2 layer on the entire surface of the substrate, even if it is a fine pattern of TiSi 2, the effect of the compressive strain due to warping of the substrate are considered similar, TiSi 2 It is considered that the sheet resistance can be reduced even for a fine pattern.
【００５６】次に、図５〜図７を参照して、本発明の第
３の実施例について説明する。シリサイド化を行った
後、熱処理を行う前に、ＴｉＳｉ2 パターンをＴＥＭで
観察したところ、線幅の狭い領域でＴｉＳｉ2 膜厚が薄
いことがわかった。これは、線幅の狭い領域でシリサイ
ド反応が遅くなっているためと考えられる。Next, a third embodiment of the present invention will be described with reference to FIGS. After the silicidation and before the heat treatment, the TiSi 2 pattern was observed by TEM, and it was found that the TiSi 2 film thickness was thin in the narrow line width region. It is considered that this is because the silicide reaction is slow in the region where the line width is narrow.
【００５７】ＴｉとＳｉとの反応では、主にＳｉが拡散
種となるが、ＴｉもＳｉ中に拡散する。Ｔｉ層及びＳｉ
層の少なくとも一方に応力を加えてエネルギ的に不安定
にすることにより、相互拡散が促進されると考えられ
る。第３の実施例では、シリサイド反応中にＴｉ層及び
Ｓｉ層に応力を加えて歪を生じさせ、シリサイド化を行
う。In the reaction between Ti and Si, Si mainly serves as a diffusion species, but Ti also diffuses into Si. Ti layer and Si
It is believed that interdiffusion is promoted by stressing at least one of the layers to render them energetically unstable. In the third embodiment, stress is applied to the Ti layer and the Si layer during the silicidation reaction to generate strain, and silicidation is performed.
【００５８】第１の実施例では、ｎチャネルＭＯＳトラ
ンジスタの形成を例に説明したが、第３の実施例では、
ｐチャネルＭＯＳトランジスタの形成を例に説明する。
図５（Ａ）に示すように、ｎ型シリコン基板１の表面に
ＭＯＳトランジスタを形成する。形成方法は、図１
（Ａ）に示す第１の実施例と同様である。ただし、ＭＯ
Ｓトランジスタの導電型が異なるため、Ａｓの代わりに
ＢＦ2 + イオンをドープする。例えば、ＬＤＤ構造形成
のために、ＢＦ2 + イオンを、加速エネルギ１０ｋｅ
Ｖ、ドーズ量３×１０13ｃｍ-2の条件でイオン注入す
る。ソース／ドレイン領域形成のためには、ＢＦ2 + イ
オンを、加速エネルギ２０ｋｅＶ、ドーズ量２×１０15
ｃｍ-2の条件でイオン注入する。不純物活性化のための
アニールを１０００℃で１０秒間行う。In the first embodiment, formation of an n-channel MOS transistor has been described as an example, but in the third embodiment,
The formation of a p-channel MOS transistor will be described as an example.
As shown in FIG. 5A, a MOS transistor is formed on the surface of the n-type silicon substrate 1. The formation method is shown in FIG.
This is the same as the first embodiment shown in FIG. However, MO
Since S-transistors have different conductivity types, BF 2 + ions are doped instead of As. For example, in order to form an LDD structure, BF 2 + ions are added at an acceleration energy of 10 ke
Ion implantation is performed under the conditions of V and a dose amount of 3 × 10 13 cm -2 . To form the source / drain regions, BF 2 + ions are used with an acceleration energy of 20 keV and a dose of 2 × 10 15.
Ion implantation is performed under the condition of cm -2 . Annealing for activating impurities is performed at 1000 ° C. for 10 seconds.
【００５９】図５（Ｂ）を参照して、第１回目の熱処理
までの工程について説明する。低抵抗領域３及びゲート
電極２の露出した表面を含む基板全面にＴｉ膜５を堆積
し、基板１の裏面にＴｉ膜９を堆積する。Ｔｉ膜９の膜
厚がＴｉ膜５の膜厚よりも十分厚くなるようにする。例
えば、Ｔｉ膜５の膜厚を４０ｎｍ、Ｔｉ膜９の膜厚を２
００ｎｍとする。温度７２５℃で３０秒間、第１回目の
熱処理を行う。熱処理は、例えば赤外線ランプを用いた
ラピッドサーマルアニールにより行う。なお、好ましく
は熱処理の温度を６５０〜７５０℃、より好ましくは６
５０〜７００℃とし、熱処理時間を３０〜９０秒とす
る。The steps up to the first heat treatment will be described with reference to FIG. A Ti film 5 is deposited on the entire surface of the substrate including the exposed surface of the low resistance region 3 and the gate electrode 2, and a Ti film 9 is deposited on the back surface of the substrate 1. The thickness of the Ti film 9 is made sufficiently thicker than the thickness of the Ti film 5. For example, the thickness of the Ti film 5 is 40 nm and the thickness of the Ti film 9 is 2 nm.
00 nm. The first heat treatment is performed at a temperature of 725 ° C. for 30 seconds. The heat treatment is performed by rapid thermal annealing using an infrared lamp, for example. The heat treatment temperature is preferably 650 to 750 ° C., more preferably 6
The temperature is set to 50 to 700 ° C. and the heat treatment time is set to 30 to 90 seconds.
【００６０】Ｔｉの熱膨張係数がＳｉの熱膨張係数より
も大きいため、裏面のＴｉ膜９が表面のＴｉ膜５よりも
十分厚い場合、基板加熱によって基板１が裏面を外側に
するように反る。基板１の反りにより、Ｔｉ膜５及び基
板１の表面層に圧縮応力が加わり、圧縮歪が生ずる。Since the coefficient of thermal expansion of Ti is larger than the coefficient of thermal expansion of Si, when the Ti film 9 on the back surface is sufficiently thicker than the Ti film 5 on the front surface, the substrate 1 is heated so that the back surface is placed outside. It Due to the warp of the substrate 1, compressive stress is applied to the Ti film 5 and the surface layer of the substrate 1, and compressive strain occurs.
【００６１】第１回目の熱処理により、低抵抗領域３と
Ｔｉ膜５との界面にＴｉＳｉ2 層６が形成され、ゲート
電極２とＴｉ膜５との界面にＴｉＳｉ2 層７が形成され
る。また、基板１の裏面には、ＴｉＳｉ2 層１０が形成
される。ＴｉＳｉ2 層６、７及び１０は、Ｃ４９相であ
る。By the first heat treatment, the TiSi 2 layer 6 is formed at the interface between the low resistance region 3 and the Ti film 5, and the TiSi 2 layer 7 is formed at the interface between the gate electrode 2 and the Ti film 5. Further, a TiSi 2 layer 10 is formed on the back surface of the substrate 1. The TiSi 2 layers 6, 7 and 10 are C49 phase.
【００６２】図５（Ｃ）を参照して、第２回目の熱処理
までの工程について説明する。第１回目の熱処理で未反
応のＴｉ膜５をＨ2 ＳＯ4 とＨ2 Ｏ2 とを３：１に混合
したエッチング液を使用し、温度７０℃で２０分間エッ
チングして除去する。Ｔｉ膜９はＴｉ膜５よりも厚いた
め、その一部は除去されないで残る。The steps up to the second heat treatment will be described with reference to FIG. In the first heat treatment, the unreacted Ti film 5 is removed by etching at a temperature of 70 ° C. for 20 minutes using an etching solution in which H 2 SO 4 and H 2 O 2 are mixed in a ratio of 3: 1. Since the Ti film 9 is thicker than the Ti film 5, a part of the Ti film 9 remains without being removed.
【００６３】アルゴン雰囲気中で温度約８００℃で３０
秒間の熱処理を行う。熱処理は、例えばラピッドサーマ
ルアニールにより行う。なお、好ましくは熱処理の温度
を８００〜９００℃、より好ましくは８００〜８５０℃
とする。裏面のＴｉ膜９及びＴｉＳｉ2 膜１０は、Ｓｉ
よりも熱膨張係数が大きいため、８００℃に加熱すると
Ｔｉ膜９側の面が外側になるように基板が反る。このと
きの熱処理温度は図５（Ｂ）に示したシリサイド化時の
熱処理温度よりも高い。また、表面と裏面のＴｉ膜のエ
ッチング厚さが等しいとすると、表面のＴｉ膜５もしく
はＴｉＳｉ2 層７の厚さに対する裏面のＴｉ膜９及びＴ
ｉＳｉ2 膜１０の合計の厚さの比が、シリサイド化時の
それよりも大きくなっているため、シリサイド化時より
も基板の反り量が大きくなると考えられる。このため、
基板１の表側に形成されたＴｉＳｉ2 層６、７に圧縮応
力が加えられ、圧縮歪が生ずる。30 at a temperature of about 800 ° C. in an argon atmosphere
Heat treatment for 2 seconds. The heat treatment is performed by, for example, rapid thermal annealing. The heat treatment temperature is preferably 800 to 900 ° C, more preferably 800 to 850 ° C.
And The Ti film 9 and the TiSi 2 film 10 on the back surface are made of Si.
Since the coefficient of thermal expansion is larger than that of the substrate, the substrate warps so that the surface on the Ti film 9 side becomes the outside when heated to 800 ° C. The heat treatment temperature at this time is higher than the heat treatment temperature at silicidation shown in FIG. Also, if equal etching thickness of the surface and the back surface of the Ti film, the back surface to Ti film 5 or the thickness of the TiSi 2 layer 7 of the surface Ti film 9 and T
Since the ratio of the total thickness of the iSi 2 film 10 is larger than that at the time of silicidation, it is considered that the warp amount of the substrate becomes larger than that at the time of silicidation. For this reason,
Compressive stress is applied to the TiSi 2 layers 6 and 7 formed on the front side of the substrate 1 to generate compressive strain.
【００６４】このように、ＴｉＳｉ2 層に圧縮応力を加
えて圧縮歪を生じさせ、８００℃程度に加熱することに
より、ＴｉＳｉ2 層６、７を効率的にＣ５４相に相転移
させることができる。As described above, by applying compressive stress to the TiSi 2 layer to generate compressive strain and heating the TiSi 2 layer to about 800 ° C., the TiSi 2 layers 6 and 7 can be efficiently phase-shifted to the C54 phase. .
【００６５】第２回目の熱処理工程後、シリコン基板１
を背面研磨することにより、Ｔｉ膜９とＴｉＳｉ2 層１
０とを除去する。Ｔｉ膜９とＴｉＳｉ2 層１０とを除去
すると、基板は元の平坦な状態に復元する。なお、背面
研磨の代わりにケミカルエッチングにより除去してもよ
い。After the second heat treatment step, the silicon substrate 1
By back polishing the Ti film 9 and the TiSi 2 layer 1
Remove 0 and. When the Ti film 9 and the TiSi 2 layer 10 are removed, the substrate is restored to its original flat state. Note that chemical polishing may be used instead of back surface polishing.
【００６６】上記第３の実施例では、基板の裏面に形成
する膜としてＴｉ及びＴｉＳｉ2 を使用する場合につい
て説明したが、Ｓｉよりも熱膨張係数が大きいものであ
ればその他の材料を用いてもよい。例えば、ＴｉＮ、Ａ
ｌＮ、ＺｒＮ、ＨｆＮ、Ｃｏ、Ｎｉ、Ｚｒ、Ｈｆ、Ｔ
ａ、Ｆｅ、Ｃｒ、Ｍｏ、Ｗ、Ｐｔ、ＮｉＳｉ2 、ＺｒＳ
ｉ2 、ＨｆＳｉ2 、ＴａＳｉ2 、ＦｅＳｉ2 、ＣｒＳｉ
2 、ＭｏＳｉ2 、ＷＳｉ 2 、ＰｔＳｉ2 等を用いてもよ
い。また、Ｓｉ以外の基板を用いてもよい。この場合に
は、図５（Ｃ）の工程で基板裏面に形成する膜は、基板
よりも大きな熱膨張係数を有する材料とする。In the third embodiment, it is formed on the back surface of the substrate.
And TiSi as a film2When using
However, it has a larger coefficient of thermal expansion than Si.
However, other materials may be used. For example, TiN, A
1N, ZrN, HfN, Co, Ni, Zr, Hf, T
a, Fe, Cr, Mo, W, Pt, NiSi2, ZrS
i2, HfSi2, TaSi2, FeSi2, CrSi
2, MoSi2, WSi 2, PtSi2You can use
Yes. A substrate other than Si may be used. In this case
Is a film formed on the back surface of the substrate in the step of FIG.
A material having a larger thermal expansion coefficient than the above.
【００６７】図６は、第１回目の熱処理工程後のＴｉＳ
ｉ2 層のシート抵抗とＴｉＳｉ2 層の線幅との関係を示
す。横軸はＴｉＳｉ2 層の線幅を単位μｍで表し、縦軸
はシート抵抗を単位Ω／□で表す。図中の記号●は、第
３の実施例の方法で形成したＴｉＳｉ2 層、記号○は、
基板の裏面にＴｉ層を形成しない従来方法で形成したＴ
ｉＳｉ2 層のシート抵抗を示す。FIG. 6 shows TiS after the first heat treatment step.
The relationship between the sheet resistance of the i 2 layer and the line width of the TiSi 2 layer is shown. The horizontal axis represents the line width of the TiSi 2 layer in the unit of μm, and the vertical axis represents the sheet resistance in the unit of Ω / □. In the figure, the symbol ● is the TiSi 2 layer formed by the method of the third embodiment, and the symbol ○ is
T formed by a conventional method without forming a Ti layer on the back surface of the substrate
The sheet resistance of the iSi 2 layer is shown.
【００６８】線幅が少なくとも０．２５〜１μｍの範囲
で、第３の実施例の場合のシート抵抗が、従来例の場合
のシート抵抗よりも約２Ω／□程度小さい。これは、Ｔ
ｉ層及びＳｉ表面層の歪によりシリサイド化反応が速く
進み、厚いＴｉＳｉ2 層が形成されているためと考えら
れる。When the line width is at least in the range of 0.25 to 1 μm, the sheet resistance of the third embodiment is about 2Ω / □ smaller than the sheet resistance of the conventional example. This is T
It is considered that the silicidation reaction proceeds rapidly due to the strain of the i layer and the Si surface layer, and a thick TiSi 2 layer is formed.
【００６９】図７は、第２回目の熱処理工程後のＴｉＳ
ｉ2 層のシート抵抗とＴｉＳｉ2 層の線幅との関係を示
す。横軸、縦軸、及び図中の記号は、図６の場合と同様
である。FIG. 7 shows TiS after the second heat treatment step.
The relationship between the sheet resistance of the i 2 layer and the line width of the TiSi 2 layer is shown. The horizontal axis, the vertical axis, and the symbols in the figure are the same as in FIG.
【００７０】線幅が少なくとも０．２５〜１μｍの範囲
で、第３の実施例の場合のシート抵抗が、従来例の場合
のシート抵抗よりも低い。特に、線幅が０．４μｍ以下
になると、シート抵抗低減効果が著しい。例えば、線幅
が０．２８μｍのとき、第３の実施例の場合のシート抵
抗が従来の場合のシート抵抗よりも、約５．５Ω／□程
度小さい。第３の実施例の場合には、従来例に比べて厚
いＴｉＳｉ2 層が形成されている上に、ＴｉＳｉ2 層に
圧縮歪を生じさせて熱処理を行うため、高抵抗のＣ４９
相から低抵抗のＣ５４相への相転移が促進されるためと
考えられる。When the line width is at least in the range of 0.25 to 1 μm, the sheet resistance of the third embodiment is lower than the sheet resistance of the conventional example. In particular, when the line width is 0.4 μm or less, the sheet resistance reducing effect is remarkable. For example, when the line width is 0.28 μm, the sheet resistance in the third embodiment is about 5.5 Ω / □ smaller than the sheet resistance in the conventional case. In the case of the third embodiment, a thicker TiSi 2 layer is formed as compared with the conventional example, and since the TiSi 2 layer is subjected to heat treatment by causing compressive strain, a high resistance C49 is used.
It is considered that this is because the phase transition from the phase to the low resistance C54 phase is promoted.
【００７１】第３の実施例では、Ｔｉ層及びＳｉ表面層
に圧縮歪を生じさせてシリサイド反応を起こさせる場合
を説明したが、圧縮歪に限らず伸張歪を生じさせてもエ
ネルギ的に不安定になり、ＴｉとＳｉの相互拡散が促進
されシリサイド反応が促進されると考えられる。また、
Ｔｉ以外の他の金属であっても、エネルギ的に不安定な
状態で拡散が促進されると考えられるため、第３の実施
例は、Ｔｉ以外のシリサイド反応を起こす金属を用いて
金属シリサイド層を形成する場合にも適用できるであろ
う。In the third embodiment, the case where a compressive strain is generated in the Ti layer and the Si surface layer to cause a silicidation reaction has been described. However, not only the compressive strain but also the tensile strain causes an energy failure. It is considered to be stable, the mutual diffusion of Ti and Si is promoted, and the silicidation reaction is promoted. Also,
Since it is considered that diffusion is promoted in an energy-unstable state even with metals other than Ti, the third embodiment uses a metal silicide layer other than Ti to cause a metal silicide layer. It may also be applied to the case of forming.
【００７２】また、第３の実施例では、シリサイド化時
に歪を生じさせ、かつ相転移時に圧縮歪を生じさせた場
合を説明したが、シリサイド化時に歪を生じさせること
により、より厚いシリサイド層を得ることができるた
め、シリサイド化時にのみ歪を生じさせてもシート抵抗
低減効果があるであろう。Further, in the third embodiment, the case where the strain is generated during silicidation and the compressive strain is generated during the phase transition has been described. Therefore, even if strain is generated only at the time of silicidation, the sheet resistance reducing effect will be obtained.
【００７３】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。The present invention has been described above with reference to the embodiments.
The present invention is not limited to these. For example, it will be apparent to those skilled in the art that various modifications, improvements, combinations, and the like can be made.
【００７４】[0074]
【発明の効果】以上説明したように、本発明によれば、
ＴｉＳｉ2 の微細パターンのシート抵抗を低減すること
ができる。また、Ｔｉ以外の金属シリサイドの抵抗を低
減することができる。これにより、半導体装置の高速
化、信頼性向上を図ることが可能になる。As described above, according to the present invention,
The sheet resistance of the TiSi 2 fine pattern can be reduced. Further, the resistance of metal silicide other than Ti can be reduced. This makes it possible to increase the speed and reliability of the semiconductor device.
【図１】第１の実施例による半導体装置の製造方法を説
明するための基板の断面図である。FIG. 1 is a sectional view of a substrate for explaining a method for manufacturing a semiconductor device according to a first embodiment.
【図２】第２の実施例による半導体装置の製造方法を説
明するための基板の断面図である。FIG. 2 is a sectional view of a substrate for explaining a method of manufacturing a semiconductor device according to a second embodiment.
【図３】第１の実施例による方法で作製したＴｉＳｉ2
層のシート抵抗を示すグラフである。FIG. 3 TiSi 2 produced by the method according to the first embodiment
It is a graph which shows the sheet resistance of a layer.
【図４】従来例による方法で作製したＴｉＳｉ2 パター
ンのシート抵抗を示すグラフである。FIG. 4 is a graph showing sheet resistance of a TiSi 2 pattern manufactured by a method according to a conventional example.
【図５】第３の実施例による半導体装置の製造方法を説
明するための基板の断面図である。FIG. 5 is a cross-sectional view of a substrate for explaining a method for manufacturing a semiconductor device according to a third embodiment.
【図６】第３の実施例による方法で作製した第１回目熱
処理後のＴｉＳｉ2 パターンのシート抵抗を示すグラフ
である。FIG. 6 is a graph showing the sheet resistance of the TiSi 2 pattern after the first heat treatment produced by the method according to the third embodiment.
【図７】第３の実施例による方法で作製した第２回目熱
処理後のＴｉＳｉ2 パターンのシート抵抗を示すグラフ
である。FIG. 7 is a graph showing the sheet resistance of the TiSi 2 pattern after the second heat treatment produced by the method according to the third embodiment.
１ シリコン基板 ２ ゲート電極 ３ 低抵抗領域 ４ サイドウォール ５ Ｔｉ膜 ６、７、１０ ＴｉＳｉ2 層 ８ ＴｉＮ膜 ９ Ｔｉ層 １１ ＳｉＯ2 膜1 Silicon Substrate 2 Gate Electrode 3 Low Resistance Region 4 Sidewall 5 Ti Film 6, 7, 10 TiSi 2 Layer 8 TiN Film 9 Ti Layer 11 SiO 2 Film
Claims (12)
と、 前記基板の上面の少なくとも一部の領域にチタンシリサ
イド層を形成する第１の工程と、 前記チタンシリサイド層に圧縮歪を生じさせて加熱し、
前記チタンシリサイド層を低抵抗化する第２の工程とを
含む半導体装置の製造方法。1. A step of preparing a substrate having an upper surface and a lower surface, a first step of forming a titanium silicide layer on at least a partial region of the upper surface of the substrate, and a compressive strain being generated in the titanium silicide layer. And heat
A second step of reducing the resistance of the titanium silicide layer.
以下の線状部分を含む請求項１に記載の半導体装置の製
造方法。2. The titanium silicide layer has a width of 1 μm
The method of manufacturing a semiconductor device according to claim 1, comprising the following linear portions.
材料からなる第１の膜を８００℃よりも低い温度で形成
する工程と、 前記基板を８００℃以上の温度で熱処理する工程とを含
む請求項１または２に記載の半導体装置の製造方法。3. The step of forming the first film, which is made of a material having a coefficient of thermal expansion larger than that of the substrate, on the lower surface of the substrate at a temperature lower than 800 ° C. The method for manufacturing a semiconductor device according to claim 1, further comprising a step of performing heat treatment at a temperature of 800 ° C. or higher.
板の下面に前記基板よりも熱膨張係数が小さい材料から
なる第２の膜を第１の温度で形成する工程を含み、 前記第１の工程において、前記第１の温度よりも高い第
２の温度で前記チタンシリサイド層を形成し、 前記第１の工程の後、前記第２の工程の前に、さらに、
前記第２の膜を除去する工程を含む請求項１〜３のいず
れかに記載の半導体装置の製造方法。4. Prior to the first step, the method further comprises the step of forming a second film made of a material having a thermal expansion coefficient smaller than that of the substrate on the lower surface of the substrate at a first temperature, In the first step, the titanium silicide layer is formed at a second temperature higher than the first temperature, and after the first step and before the second step, further,
The method of manufacturing a semiconductor device according to claim 1, further comprising the step of removing the second film.
体装置の製造方法。5. The method of manufacturing a semiconductor device according to claim 4, wherein the substrate is Si, and the second film is SiO 2 .
ｏ、Ｔｉ、Ｎｉ、Ｚｒ、Ｈｆ、Ｔａ、Ｆｅ、Ｃｒ、Ｍ
ｏ、Ｗ、Ｐｔ、ＴｉＳｉ2 、ＺｒＳｉ2 、ＨｆＳｉ2 、
ＴａＳｉ2 、ＦｅＳｉ2 、ＣｒＳｉ2 、ＭｏＳｉ2 、Ｗ
Ｓｉ2 、及びＰｔＳｉ2 からなる群より選ばれた少なく
とも１つのものにより形成されている請求項３〜５のい
ずれかに記載の半導体装置の製造方法。6. The substrate is Si, and the first film is TiN, AlN, ZrN, HfN, C
o, Ti, Ni, Zr, Hf, Ta, Fe, Cr, M
o, W, Pt, TiSi 2 , ZrSi 2 , HfSi 2 ,
TaSi 2 , FeSi 2 , CrSi 2 , MoSi 2 , W
The method for manufacturing a semiconductor device according to claim 3, wherein the semiconductor device is formed of at least one selected from the group consisting of Si 2 and PtSi 2 .
た基板を準備する工程と、 前記基板の表面上に、Ｓｉとシリサイド反応を起こす金
属膜を堆積する工程と、 前記基板の表面及び前記金属膜の少なくとも一方に歪を
生じさせつつ加熱し、前記Ｓｉ表面と前記金属膜とを反
応させて金属シリサイド層を形成する工程とを含む半導
体装置の製造方法。7. A step of preparing a substrate whose Si surface is exposed in at least a partial region, a step of depositing a metal film which causes a silicidation reaction with Si on the surface of the substrate, and the surface of the substrate and the metal. A method of manufacturing a semiconductor device, comprising the step of heating at least one of the films while causing strain to react the Si surface with the metal film to form a metal silicide layer.
状の領域を有する請求項７に記載の半導体装置の製造方
法。8. The method for manufacturing a semiconductor device according to claim 7, wherein the Si surface has a linear region having a width of 1 μm or less.
前に、さらに、 前記基板の裏面上に、前記金属シリサイド層を形成する
工程における加熱温度よりも低い温度で、前記基板より
も熱膨張係数の大きい材料からなる第１の膜を形成する
工程を含む請求項７または８に記載の半導体装置の製造
方法。9. Before the step of forming the metal silicide layer, further, on the back surface of the substrate, at a temperature lower than the heating temperature in the step of forming the metal silicide layer, the coefficient of thermal expansion higher than that of the substrate. 9. The method of manufacturing a semiconductor device according to claim 7, further comprising the step of forming a first film made of a material having a large size.
ｏ、Ｔｉ、Ｎｉ、Ｚｒ、Ｈｆ、Ｔａ、Ｆｅ、Ｃｒ、Ｍ
ｏ、Ｗ、Ｐｔ、ＴｉＳｉ2 、ＺｒＳｉ2 、ＨｆＳｉ2 、
ＴａＳｉ2 、ＦｅＳｉ2 、ＣｒＳｉ2 、ＭｏＳｉ2 、Ｗ
Ｓｉ2 、ＰｔＳｉ 2 からなる群よる選ばれた少なくとも
１つのものにより形成されている請求項９に記載の半導
体装置の製造方法。10. The substrate is a Si substrate, and the first film is TiN, AlN, ZrN, HfN, C.
o, Ti, Ni, Zr, Hf, Ta, Fe, Cr, M
o, W, Pt, TiSi2, ZrSi2, HfSi2,
TaSi2, FeSi2, CrSi2, MoSi2, W
Si2, PtSi 2At least selected by the group consisting of
The semiconductor according to claim 9, wherein the semiconductor is formed by one piece.
Body device manufacturing method.
記金属シリサイド層に圧縮歪を生じさせつつ加熱して前
記金属シリサイド層を低抵抗化する工程を含む請求項７
〜１０のいずれかに記載の半導体装置の製造方法。11. The metal film is a Ti film, and after the step of forming the metal silicide layer, the metal silicide layer is further heated while causing compressive strain to reduce the resistance of the metal silicide layer. 8. A process including steps
10. The method for manufacturing a semiconductor device according to any one of items 10 to 10.
記金属シリサイド層を形成する工程における加熱温度よ
りも高い温度で熱処理を行い、前記金属シリサイド層を
低抵抗化する工程を含む請求項９または１０に記載の半
導体装置の製造方法。12. The metal film is a Ti film, and after the step of forming the metal silicide layer, a heat treatment is further performed at a temperature higher than a heating temperature in the step of forming the metal silicide layer to obtain the metal silicide. The method of manufacturing a semiconductor device according to claim 9, further comprising the step of reducing the resistance of the layer.
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| JP23439195A JP3639009B2 (en) | 1994-09-16 | 1995-09-12 | Manufacturing method of semiconductor device having Ti silicide layer |
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| US6306766B1 (en) | 1996-11-14 | 2001-10-23 | Micron Technology, Inc. | Method of forming a crystalline phase material, electrically conductive line and refractory metal silicide |
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| JP2012186493A (en) * | 2012-05-14 | 2012-09-27 | Sony Corp | Semiconductor device |
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1995
- 1995-09-12 JP JP23439195A patent/JP3639009B2/en not_active Expired - Fee Related
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