JPH0770725B2 - Method for manufacturing semiconductor device - Google Patents
Method for manufacturing semiconductor deviceInfo
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 この発明は半導体装置の製造方法に関し、更に詳しくは
タングステン等の純金属膜をソース、ドレイン拡散層上
に有するとともに、ゲートの１部として使用する際の、
層間絶縁膜の形成技術およびその熱処理技術の改良に関
するものである。The present invention relates to a method of manufacturing a semiconductor device, and more specifically, it has a pure metal film of tungsten or the like on a source / drain diffusion layer and serves as a part of a gate. When using,
The present invention relates to improvement of a technique for forming an interlayer insulating film and a heat treatment technique thereof.
（ロ）従来の技術 近年、LSIの高集積化により、その配線はより微細化
し、その抵抗の増加による遅延が問題になっている。こ
のため、MOSトランジスタのゲートには多結晶シリコン
からシリサイドへより低抵抗の材料を使う方向に技術動
向が進んでいる。そして、さらにタングステン等の純金
属膜を使うことにより配線抵抗の低減化が図れ、また、
ソース、ドレインとなる拡散膜上に純金属の層を貼着す
ることによってコンタクト抵抗、拡散層抵抗を低減で
き、さらに純金属膜をゲート材料の１つとしてゲート絶
縁膜上に使用する場合には、やはり固有の仕事関数によ
ってトランジスタの駆動が増加するためにそれらの検討
が進められている。(B) Conventional Technology In recent years, with the high integration of LSIs, the wiring has become finer, and the delay due to the increase in resistance has become a problem. For this reason, technological trends are progressing toward the use of lower resistance materials from polycrystalline silicon to silicide for the gates of MOS transistors. Further, by using a pure metal film such as tungsten, the wiring resistance can be reduced, and
Contact resistance and diffusion layer resistance can be reduced by pasting a pure metal layer on the diffusion film to be the source and drain, and when a pure metal film is used as one of the gate materials on the gate insulating film, As a result, the driving of the transistor is increased due to the inherent work function, and therefore their investigation is being advanced.
しかし、純金属膜上の層間絶縁膜を介して配線部を形成
するために純金属膜上に層間絶縁膜を形成する時、ある
いは層間絶縁膜のアニールをおこなう時に遭遇する高
温、酸化雰囲気は、その純金属膜の酸化を引き起こし、
それによって抵抗が著しく増加するという現象が生じ
る。しかも、その上に直接絶縁膜を形成する際には、純
金属膜との密着性が悪いことから、絶縁膜を純金属膜上
に形成した後に熱ストレスあるいは絶縁膜のパターニン
グをおこなうと、両者のはがれを生じ、それによって絶
縁膜上に形成される配線部の信頼性を低下させる結果に
なる。However, when forming an interlayer insulating film on a pure metal film to form a wiring portion via the interlayer insulating film on the pure metal film, or when annealing the interlayer insulating film, the high temperature and oxidizing atmosphere encountered are: Causing oxidation of the pure metal film,
This causes a phenomenon that the resistance is significantly increased. Moreover, when the insulating film is formed directly on it, the adhesion to the pure metal film is poor, so if thermal stress or patterning of the insulating film is performed after forming the insulating film on the pure metal film, both Peeling occurs, which results in lowering the reliability of the wiring portion formed on the insulating film.
従って、このような純金属膜の酸化や絶縁膜とのはがれ
を防止するため、純金属膜の窒化あるいはシリサイド化
をおこなうことが好ましい。Therefore, in order to prevent such oxidation of the pure metal film and peeling of the pure metal film from the insulating film, it is preferable to perform nitridation or silicidation of the pure metal film.
（ハ）発明が解決しようとする課題 しかし、純金属膜は窒化あるいはシリサイド化される
と、その比抵抗が増加するおそれがあるとともに、純金
属膜本来の仕事関数も変化して意図したゲート絶縁膜と
の界面での特性を得るのが難しい。(C) Problems to be Solved by the Invention However, if the pure metal film is nitrided or silicidized, its specific resistance may increase, and the work function inherent to the pure metal film may change, resulting in the intended gate insulation. It is difficult to obtain the characteristics at the interface with the film.
この発明は、純金属膜をソース、ドレイン拡散層上に配
設したり、ゲートの１部として使用するときに、配線部
の信頼性を低下させることなくゲート界面でのコンタク
ト特性を維持できる半導体装置の製造方法を提供するこ
とを目的とするものである。The present invention is a semiconductor capable of maintaining contact characteristics at a gate interface without degrading reliability of a wiring portion when a pure metal film is provided on a source / drain diffusion layer or used as a part of a gate. It is an object of the present invention to provide a method for manufacturing a device.
（ニ）課題を解決するための手段および作用 この発明は、シリコン基板上の、ソースおよびドレイン
とする領域上とこれらソース、ドレイン領域間のゲート
電極上に、V,Cr,Ni,Mo,Ta,W等の純金属被膜を形成し、
次いで、純金属被膜に低エネルギーでチッ素Ｎあるいは
シリコンSiイオン注入をおこない、純金属被膜の表面近
傍にＮリッチな層あるいはSiリッチな層を形成し、しか
る後、CVD法により純金属被膜を含むシリコン基板上全
面に絶縁層を形成し、その後、純金属被膜上の絶縁層を
開口して配線部を形成することを特徴とする半導体装置
の製造方法である。(D) Means and Actions for Solving the Problems The present invention provides V, Cr, Ni, Mo, Ta on a region serving as a source and a drain and a gate electrode between these source and drain regions on a silicon substrate. Form a pure metal coating such as W
Next, nitrogen N or silicon Si ions are implanted into the pure metal film with low energy to form an N-rich layer or a Si-rich layer near the surface of the pure metal film, and then the pure metal film is formed by the CVD method. A method of manufacturing a semiconductor device is characterized in that an insulating layer is formed on the entire surface of a silicon substrate including the insulating layer, and then the insulating layer on the pure metal film is opened to form a wiring portion.
すなわち、こお発明は、純金属膜の表面に、低エネルギ
ーでシリコンあるいは窒素をイオン注入することによ
り、純金属膜表面のごく浅い部分のみにSiリッチな層や
Ｎリッチな層を形成し、それによって純金属膜表面の酸
化を純金属膜全体の抵抗を大きく変化させることなく防
止できるとともに、純金属膜とその上の層間絶縁膜との
密着性の向上を図ることができる。また、純金属膜全体
のシリサイド化あるいは窒化をおこなうのではなくてご
く薄いSiリッチな層あるいはＮリッチな層を純金属膜表
面に形成するようにしたので、純金属膜本来の特性を変
化させることがない。That is, the present invention forms a Si-rich layer or an N-rich layer only on a very shallow portion of the pure metal film surface by ion-implanting silicon or nitrogen into the surface of the pure metal film with low energy, As a result, oxidation of the surface of the pure metal film can be prevented without significantly changing the resistance of the pure metal film as a whole, and the adhesion between the pure metal film and the interlayer insulating film formed thereon can be improved. Further, instead of siliciding or nitriding the entire pure metal film, a very thin Si-rich layer or N-rich layer is formed on the surface of the pure metal film, so that the original characteristics of the pure metal film are changed. Never.
この発明における低エネルギーとは、純金属がタングス
テンＷの場合10〜50KeVのイオン注入エネルギーを意味
するものであり、この値は適宜材料を変えることによっ
て、適正なエネルギーを選択する必要がある。The low energy in the present invention means an ion implantation energy of 10 to 50 KeV when the pure metal is tungsten W, and this value needs to be selected as a proper energy by appropriately changing the material.
（ホ）実施例 以下図面にもとづいてこの発明の一実施例を詳述する。
なお、それによってその発明は限定されるものではな
い。(E) Embodiment An embodiment of the present invention will be described in detail below with reference to the drawings.
The invention is not limited thereby.
第１図（ｄ）において、LDDトランジスタは、シリコン
基板１上のソース、ドレイン領域上に形成された低抵抗
のタングステン層（以下Ｗ層という）2aと、リンをドー
ピングしたポリシリコン層３上に形成された低抵抗のＷ
層2bと、これらＷ層2a,2bの表面近傍に形成された60Å
厚の極薄のシリコンリッチな層4a,4bと、Ｗ層2a,2b上に
シリコンリッチな層4b,4bを介して配設された層間絶縁
膜としてのシリコン酸化膜（SiO2膜）５と、各シリコン
リッチな層4a,4bの直上にそれぞれコンタクトホール6a,
6bを介して配線されたアルミニウム配線部7a,7bとから
なる。なお、８はSiO2の素子分離用絶縁層であるフィー
ルド酸化膜、９はポリシリコン層３のSiO2からなるサイ
ドウォール、10はSiO2のゲート酸化膜である。In FIG. 1 (d), the LDD transistor has a low resistance tungsten layer (hereinafter referred to as W layer) 2a formed on the source / drain regions on the silicon substrate 1 and a polysilicon layer 3 doped with phosphorus. Low resistance W formed
Layer 2b and 60Å formed near the surface of these W layers 2a and 2b
An extremely thin silicon-rich layer 4a, 4b, and a silicon oxide film (SiO 2 film) 5 as an interlayer insulating film provided on the W layer 2a, 2b via the silicon-rich layer 4b, 4b. , Directly above the silicon-rich layers 4a, 4b, respectively, contact holes 6a,
It is composed of aluminum wiring portions 7a and 7b wired via 6b. In addition, 8 is a field oxide film which is an insulating layer of SiO 2 for element isolation, 9 is a sidewall made of SiO 2 of the polysilicon layer 3, and 10 is a gate oxide film of SiO 2 .
以下、製造方法について説明する。The manufacturing method will be described below.
まず、フィールド酸化膜８と、ソース、ドレイン拡散層
と、ゲート酸化膜10およびポリシリコン層３と、そのサ
イドウォール９とからなるシリコン基板１を有するLDD
構造のトランジスタを形成した後、第１図（ａ）に示す
ように、ソース、ドレイン上およびポリシリコン層３上
に公知のCVD法を用いて選択的に低抵抗のＷ膜2a,2bを形
成する。First, an LDD having a silicon substrate 1 including a field oxide film 8, a source / drain diffusion layer, a gate oxide film 10 and a polysilicon layer 3, and a sidewall 9 thereof.
After forming the transistor having the structure, as shown in FIG. 1 (a), the low resistance W films 2a and 2b are selectively formed on the source and drain and on the polysilicon layer 3 by the known CVD method. To do.
次に、シリコンイオンを注入してＷ膜2a,2bの表面に極
く浅いシリコンリッチな層2a,2bを形成する。この際、S
iの注入条件を注入エネルギー20keV、注入量１×1017cm
-2に設定することによりＷ膜2a,2bの表面が約60Åの極
薄の厚みにわたってシリコンリッチな層4a,4bが形成さ
れる［第１図（ｂ）参照］。Next, silicon ions are implanted to form extremely shallow silicon-rich layers 2a and 2b on the surfaces of the W films 2a and 2b. At this time, S
The injection conditions of i are as follows: injection energy 20 keV, injection amount 1 × 10 17 cm
By setting it to -2 , the silicon-rich layers 4a and 4b are formed on the surface of the W films 2a and 2b over an extremely thin thickness of about 60Å [see FIG. 1 (b)].
次に、表面がシリコンリッチになったＷ膜2a,2b上にシ
リコン酸化膜の層間絶縁膜５を3000Åの厚さに形成す
る。この際、シリコン酸化膜５は、SiH4ガスとO2ガスを
原料にプラズマを用いた公知のCVD法により400℃に加熱
されたシリコン基板１上に形成される［第１図（ｃ）参
照］。Next, an interlayer insulating film 5 of a silicon oxide film is formed to a thickness of 3000 Å on the W films 2a and 2b whose surfaces are silicon-rich. At this time, the silicon oxide film 5 is formed on the silicon substrate 1 heated to 400 ° C. by a known CVD method using plasma using SiH 4 gas and O 2 gas as raw materials [see FIG. 1 (c)]. ].
最後に、公知の配線形成技術にもとづき、Ｗ膜2a,2b上
に位置する絶縁膜部分にそれぞれコンタクトホール6a,6
bを形成し、その後、コンタクトホール6a,6bを介して絶
縁膜５上にスパッタ法により約１μｍの厚さにAl合金を
積層し、パターニングをおこなって配線部7a,7bを形成
する［第１図（ｄ）参照］。Finally, based on the well-known wiring forming technique, contact holes 6a and 6 are respectively formed in the insulating film portions located on the W films 2a and 2b.
b is formed, and then an Al alloy is laminated to a thickness of about 1 μm on the insulating film 5 through the contact holes 6a and 6b by a sputtering method, and patterning is performed to form wiring portions 7a and 7b [first See FIG. (D)].
このように本実施例では、Ｗ膜2a,2b上にCVD法により層
間絶縁膜としてのSiO2膜５を形成する際に、そのＷ膜の
表面にO2ガスによる酸化によりWOxの絶縁膜が形成され
るのを、SiO2膜５を形成する前に膜2a,2bの表面近傍に
低エネルギーでシリコンイオンの注入をおこない、それ
によってＷ層2a,2bの極く浅い表面にSiリッチな層4a,4b
を形成するようにしたことによって阻止したものであ
る。これによりＷ膜2a,2bの表面の酸化をＷ膜全体の抵
抗を大きく変化させることなく防止できるとともに、Si
リッチな層4a,4bを介してＷ膜2a,2bとSiO2膜５との密着
性を向上できる。また、Siリッチな層4a,4bを形成して
もＷ膜2a,2bの仕事関数を変化させることなくゲート絶
縁膜10との界面での特性を維持できるものであり、その
結果トランジスタ特性の変化を防止できる。As described above, in this embodiment, when the SiO 2 film 5 as the interlayer insulating film is formed on the W films 2a and 2b by the CVD method, the WOx insulating film is formed on the surface of the W film by the oxidation with O 2 gas. Before the SiO 2 film 5 is formed, low-energy implantation of silicon ions is performed in the vicinity of the surfaces of the films 2a and 2b, whereby the Si-rich layer is formed on the extremely shallow surfaces of the W layers 2a and 2b. 4a, 4b
It was prevented by forming the. This prevents oxidation of the surfaces of the W films 2a and 2b without significantly changing the resistance of the entire W film, and
The adhesion between the W films 2a and 2b and the SiO 2 film 5 can be improved through the rich layers 4a and 4b. Further, even if the Si-rich layers 4a and 4b are formed, the characteristics at the interface with the gate insulating film 10 can be maintained without changing the work functions of the W films 2a and 2b, and as a result, the transistor characteristics change. Can be prevented.
なお本実施例では、純金属被膜の材料としてタングステ
ンＷを用いたものを示したが、他にV,Cr,Ni,Mo,Ta等を
用いても良い。In this embodiment, tungsten W is used as the material of the pure metal film, but V, Cr, Ni, Mo, Ta or the like may be used instead.
また本実施例では、Ｗ膜の表面をシリコンリッチ化した
ものを示したが、チッ素イオンを注入することによって
Ｗ膜表面のＮリッチ化をおこなうようにしても良い。In this embodiment, the surface of the W film is enriched with silicon. However, the surface of the W film may be enriched with N by implanting nitrogen ions.
さらに、V,Cr,Ni,Mo,Ta等を用いた際にもそれらの表面
のＮリッチ化あるいはSiリッチ化をおこなうようにする
ことはいうまでもない。Needless to say, even when V, Cr, Ni, Mo, Ta or the like is used, the surface of them is to be enriched with N or Si.
（ヘ）発明の効果 以上にようにこの発明によれば、半導体基板上に形成さ
れた、純金属被膜を有する半導体装置において、その純
金属被膜上に層間絶縁膜を形成する前あるいは熱処理を
行う前にその純金属被膜の表面近傍の低エネルギーでイ
オン注入をおこなって純金属膜表面の極く浅い部分のみ
にSiリッチな層やＮリッチな層を形成するようにしたの
で、純金属表面の酸化を純金属全体の比抵抗を大きく変
化させることなく防止できるとともに、Siリッチな層や
Ｎリッチな層を介して純金属膜とその上の層間絶縁膜と
の密着性を向上でき、配線部の信頼性を向上できる効果
がある。また、純金属膜の内部の変質を抑制でき、その
仕事関数を変化させることがないため、トランジスタ特
性の変化を防止できる効果がある。(F) Effects of the Invention As described above, according to the present invention, in a semiconductor device having a pure metal coating formed on a semiconductor substrate, heat treatment is performed before forming an interlayer insulating film on the pure metal coating. Previously, ion implantation was performed at low energy near the surface of the pure metal film to form a Si-rich layer or an N-rich layer only in the extremely shallow part of the pure metal film surface. Oxidation can be prevented without significantly changing the specific resistance of the pure metal as a whole, and the adhesion between the pure metal film and the interlayer insulating film on the pure metal film can be improved through the Si-rich layer and the N-rich layer, and the wiring portion can be improved. There is an effect that the reliability of can be improved. Further, since the deterioration of the inside of the pure metal film can be suppressed and the work function thereof is not changed, there is an effect that the change of the transistor characteristics can be prevented.
第１図はこの発明の一実施例を示す製造工程説明図であ
る。 １……シリコン基板、2a,2b……Ｗ層、 ３……ポリシリコン層、 4a,4b……シリコンリッチな層、 ５……シリコン酸化膜、 6a,6b……コンタクトホール、 7a,7b……アルミニウム配線部、 10……ゲート酸化膜。FIG. 1 is a manufacturing process explanatory view showing an embodiment of the present invention. 1 ... Silicon substrate, 2a, 2b ... W layer, 3 ... Polysilicon layer, 4a, 4b ... Silicon-rich layer, 5 ... Silicon oxide film, 6a, 6b ... Contact hole, 7a, 7b ... … Aluminum wiring, 10 …… Gate oxide film.
Claims (1)
とする領域上とこれらソース、ドレイン領域間のゲート
電極上に、純金属被膜を形成し、次いで、純金属被膜に
低エネルギーでチッ素ＮあるいはシリコンSiイオン注入
をおこない、しかる後、CVD法により純金属被膜を含む
シリコン基板上全面に絶縁層を形成し、その後、純金属
被膜上の絶縁層を開口して配線部を形成することを特徴
とする半導体装置の製造方法。1. A pure metal film is formed on a region serving as a source and a drain and a gate electrode between the source and drain regions on a silicon substrate, and then the pure metal film is exposed to low energy N or N. Silicon Si ion implantation is performed, then an insulating layer is formed on the entire surface of the silicon substrate containing the pure metal film by the CVD method, and then the insulating layer on the pure metal film is opened to form the wiring part. And a method for manufacturing a semiconductor device.
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| JPH02257642A JPH02257642A (en) | 1990-10-18 |
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- 1989-03-29 JP JP7979889A patent/JPH0770725B2/en not_active Expired - Fee Related
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