JPH08125943A - Signal conversion circuit - Google Patents
Signal conversion circuitInfo
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- JPH08125943A JPH08125943A JP25567794A JP25567794A JPH08125943A JP H08125943 A JPH08125943 A JP H08125943A JP 25567794 A JP25567794 A JP 25567794A JP 25567794 A JP25567794 A JP 25567794A JP H08125943 A JPH08125943 A JP H08125943A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、デジタル信号処理技術
に係わり、とくに、アナログ映像信号を入力してデジタ
ル映像信号に変換して出力する信号変換回路における同
期追従回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital signal processing technique, and more particularly to a synchronization follow-up circuit in a signal conversion circuit which inputs an analog video signal, converts it into a digital video signal and outputs it.
【0002】[0002]
【従来の技術】従来、NTSC,PAL等のTV映像信
号やパソコンからの映像信号等同期周波数の異なる映像
信号を切り換えて入力する映像入力部よりのアナログ映
像信号を入力してデジタル映像信号に変換して出力する
信号変換回路では、図3に示すように、映像信号を入力
する映像入力部よりの映像信号より同期信号を分離する
同期分離回路と、該同期分離回路で分離した水平同期信
号の周波数を判別する周波数判別部と、該判別周波数に
基づき、クロック周波数設定部等を制御する制御部と、
該制御部よりの制御により第一のPLL回路のクロック
周波数を設定する前記クロック周波数設定部と、前記同
期分離回路よりの同期信号に同期して、所定の周波数の
ドットクロックを発生する前記第一のPLL回路と、前
記映像信号を前記ドットクロックでサンプリングしてデ
ジタル信号に変換するA/D変換部と、該A/D変換部
よりのデジタル映像信号を前記ドットクロックで書き込
み記憶する映像記憶部と、前記同期分離回路よりの同期
信号に同期して所定の読み出し用ドットクロックを発生
する第二のPLL回路とで構成し、入力する映像信号よ
り同期信号を分離し、該同期信号の周波数を1フィール
ド期間内の同期信号の数を数えることにより判別し、該
判別結果に基づいて第一のPLL回路を制御して所定の
周波数の書き込み用ドットクロックを発信させ、自動的
に第一のPLLがロックするようにしているため、第一
のPLLがロックする迄に時間を要し、同期が取れるま
での間画面が乱れて表示していた。2. Description of the Related Art Conventionally, an analog video signal is input from a video input section for switching and inputting a video signal having a different synchronizing frequency such as a TV video signal of NTSC or PAL or a video signal from a personal computer and converted into a digital video signal. As shown in FIG. 3, the signal conversion circuit for outputting the sync signal separates the sync signal from the video signal from the video input section for inputting the video signal, and the horizontal sync signal separated by the sync separation circuit. A frequency discriminating section for discriminating the frequency, and a control section for controlling the clock frequency setting section or the like based on the discriminating frequency,
The clock frequency setting unit that sets the clock frequency of the first PLL circuit under the control of the control unit, and the first unit that generates a dot clock of a predetermined frequency in synchronization with the synchronization signal from the synchronization separation circuit. PLL circuit, an A / D converter that samples the video signal with the dot clock and converts it into a digital signal, and a video storage unit that writes and stores the digital video signal from the A / D converter with the dot clock. And a second PLL circuit that generates a predetermined dot clock for reading in synchronization with the sync signal from the sync separation circuit, separates the sync signal from the input video signal, and determines the frequency of the sync signal. Discrimination is performed by counting the number of synchronizing signals in one field period, and the first PLL circuit is controlled based on the discrimination result to write a predetermined frequency. Since the dot clock is transmitted and the first PLL is automatically locked, it takes time to lock the first PLL, and the screen is distorted until the synchronization is achieved. .
【0003】[0003]
【発明が解決しようとする課題】本発明は以上述べた問
題点を解決し、電源を投入あるいは信号を切り換えてか
らPLLがロックして安定なドットクロックを発生し、
画面が安定に表示されるまでの時間を短縮した信号変換
回路を提供することを目的としている。SUMMARY OF THE INVENTION The present invention solves the problems described above, and after the power is turned on or the signal is switched, the PLL locks to generate a stable dot clock.
It is an object of the present invention to provide a signal conversion circuit that shortens the time until the screen is displayed stably.
【0004】[0004]
【課題を解決するための手段】本発明は上述の課題を解
決するため、NTSC,PAL等のTV映像信号やパソ
コンからの映像信号等同期周波数の異なる映像信号を切
り換えて入力する映像入力部と、該入力部よりの映像信
号より同期信号を分離する同期分離回路と、該同期分離
回路で分離した水平同期信号の周波数を判別する周波数
判別部と、該判別周波数に対するPLL回路の分周値や
クロック周波数および、動作中の映像信号の水平同期周
波数等のPLL情報を記憶するPLL情報記憶部と、該
PLL情報に基づき、分周値設定部および、クロック周
波数設定部等を制御する制御部と、該制御部よりの制御
により第一のPLL回路の分周値を設定する前記分周値
設定部と、クロック周波数を設定する前記クロック周波
数設定部と、前記同期分離回路よりの同期信号に同期し
て、所定の周波数のドットクロックを発生する前記第一
のPLL回路と、前記映像信号を前記ドットクロックで
サンプリングしてデジタル信号に変換するA/D変換部
と、該A/D変換部よりのデジタル映像信号を前記ドッ
トクロックで書き込み記憶する映像記憶部と、前記同期
分離回路よりの同期信号に同期して所定の読み出し用ド
ットクロックを発生する第二のPLL回路とで構成し、
該ドットクロックにより前記映像記憶部からデジタル映
像信号を読み出して出力するようにしている。In order to solve the above-mentioned problems, the present invention provides a video input section for switching and inputting video signals having different synchronizing frequencies such as TV video signals such as NTSC and PAL and video signals from a personal computer. A sync separation circuit for separating a sync signal from a video signal from the input section, a frequency judgment section for judging the frequency of the horizontal sync signal separated by the sync separation circuit, and a frequency division value of a PLL circuit for the judgment frequency, A PLL information storage unit that stores PLL information such as a clock frequency and a horizontal synchronizing frequency of an operating video signal, and a control unit that controls the frequency division value setting unit, the clock frequency setting unit, and the like based on the PLL information. A frequency division value setting unit that sets a frequency division value of the first PLL circuit under the control of the control unit; a clock frequency setting unit that sets a clock frequency; The first PLL circuit that generates a dot clock of a predetermined frequency in synchronization with the synchronization signal from the phase separation circuit, and an A / D conversion unit that samples the video signal with the dot clock and converts it into a digital signal. A video storage unit for writing and storing a digital video signal from the A / D conversion unit at the dot clock, and a second read dot clock for synchronizing with a sync signal from the sync separation circuit. Composed of a PLL circuit,
The dot clock is used to read out and output a digital video signal from the video storage unit.
【0005】[0005]
【作用】以上のように構成したので、本発明の信号変換
回路によれば、電源を投入すると、PLL情報記憶部よ
り、前回(電源切断前)動作していたPLL情報を読み
出し、該PLL情報に基づいて分周値設定部が分周値を
設定し、クロック周波数設定部がクロック周波数を設定
し、第一のPLL回路の分周値およびクロック周波数を
設定し、入力する映像信号より分離した水平同期信号が
第一のPLL回路に入力され、該水平同期信号でドット
クロックの位相をロックしている。また、入力する映像
信号を切り換えて、同期周波数が変化した場合は、同期
周波数を直ちに判断し、PLL情報記憶部より、判断し
た周波数に対するドットクロックの周波数および分周値
等のPLL情報を参照して、第一のPLLのドットクロ
ックの周波数および分周値を設定するので、第一のPL
Lは直ちに新しい同期周波数にロックすることができ
る。このようにして第一のPLLで発生した書き込み用
ドットクロックで入力する映像信号をサンプリングして
デジタル映像信号に変換し、映像記憶部に同じ書き込み
用ドットクロックで書き込んで記憶している。一方、第
二のPLLは前記入力する映像信号の垂直同期信号に同
期して所定の発信周波数の読み出し用ドットクロックを
発生し、該ドットクロックで前記映像記憶部より読み出
して出力している。With the above-described structure, according to the signal conversion circuit of the present invention, when the power is turned on, the PLL information that was operating last time (before the power is turned off) is read from the PLL information storage unit, and the PLL information is read. The frequency division value setting unit sets the frequency division value based on the above, the clock frequency setting unit sets the clock frequency, and the frequency division value and the clock frequency of the first PLL circuit are set and separated from the input video signal. The horizontal synchronizing signal is input to the first PLL circuit, and the phase of the dot clock is locked by the horizontal synchronizing signal. When the synchronizing frequency changes by switching the input video signal, the synchronizing frequency is immediately determined, and the PLL information storage unit refers to the PLL information such as the dot clock frequency and the frequency division value for the determined frequency. Then, since the frequency and frequency division value of the dot clock of the first PLL are set,
L can immediately lock to the new sync frequency. In this way, the video signal input by the writing dot clock generated in the first PLL is sampled and converted into a digital video signal, which is written and stored in the video storage unit with the same writing dot clock. On the other hand, the second PLL generates a read dot clock having a predetermined oscillation frequency in synchronization with the vertical synchronizing signal of the input video signal, reads the dot clock from the video storage unit at the dot clock, and outputs the dot clock.
【0006】[0006]
【実施例】以下、図面に基づいて本発明による信号変換
回路を詳細に説明する。図1は本発明による信号変換回
路の一実施例を示すブロック図である。図において、1
は映像入力部で、NTSC,PAL等のTV映像信号や
パソコンからの映像信号等同期周波数の異なる映像信号
を切り換えて入力する映像信号のインピーダンス,レベ
ル等を合わせている。2は同期分離回路で、入力する映
像信号より、水平同期信号と垂直同期信号を分離してい
る。3は周波数判別部で、前記同期分離した水平同期信
号の周波数を判別している。4は制御部で、電源投入検
出信号や前記同期信号の周波数に基づいて、PLL情報
記憶部5,分周値設定部6,クロック周波数設定部7等
を制御している。5は前記PLL情報記憶部で、入力す
る映像信号の水平同期周波数に対するドットクロックの
周波数および分周値と、現在動作中の映像信号の水平同
期周波数等のPLL情報を記憶している。6は前記分周
値設定部で、前記PLL情報に基づいて、第一のPLL
8の発生するドットクロックの分周値を設定している。
7は前記クロック周波数設定部で、前記PLL情報に基
づいて、第一のPLL8の発生するドットクロックの周
波数を設定している。8は前記第一のPLLで、前記水
平同期信号と、前記発生するドットクロックを分周する
分周回路84よりの信号の位相を比較する位相比較回路
81と、低周波成分を通過するローパスフィルタ82
と、ドットクロック周波数を発信するVCO83と、前
記分周回路84とで構成している。9はA/D変換部
で、入力する映像信号を、前記第一のPLL8の発生す
るドットクロックでサンプリングしてデジタル信号に変
換している。10は映像記憶部で、前記A/D変換部よ
りのデジタル映像信号を前記第一のPLL8の発生する
ドットクロックのタイミングで書き込んで記憶し、第二
のPLL11よりの読み出し用ドットクロックにより読
み出してプラズマディスプレイ等のデジタル表示装置3
0へ出力している。11は前記第二のPLLで、前記同
期分離回路2よりの垂直同期信号に位相を合わせた読み
出し用ドットクロックを発生している。20は電源検出
部で、電源が投入されたことを検出して制御部4に知ら
せている。30は前記プラズマディスプレイ,液晶表示
器等のデジタル表示装置である。DESCRIPTION OF THE PREFERRED EMBODIMENTS A signal conversion circuit according to the present invention will be described in detail below with reference to the drawings. 1 is a block diagram showing an embodiment of a signal conversion circuit according to the present invention. In the figure, 1
Is a video input section for matching the impedance, level, etc. of a video signal input by switching a TV video signal such as NTSC or PAL or a video signal from a personal computer having different synchronizing frequencies. Reference numeral 2 denotes a sync separation circuit, which separates a horizontal sync signal and a vertical sync signal from an input video signal. Reference numeral 3 denotes a frequency discriminating unit which discriminates the frequency of the horizontal synchronization signal separated by the synchronization. A control unit 4 controls the PLL information storage unit 5, the frequency division value setting unit 6, the clock frequency setting unit 7, and the like based on the frequency of the power-on detection signal and the synchronization signal. Reference numeral 5 denotes the PLL information storage unit, which stores the frequency and frequency division value of the dot clock with respect to the horizontal synchronizing frequency of the input video signal, and PLL information such as the horizontal synchronizing frequency of the currently operating video signal. Reference numeral 6 denotes the frequency division value setting unit, which based on the PLL information
The division value of the dot clock generated by 8 is set.
The clock frequency setting unit 7 sets the frequency of the dot clock generated by the first PLL 8 based on the PLL information. Reference numeral 8 is the first PLL, which is a phase comparison circuit 81 for comparing the phase of the horizontal synchronizing signal with a signal from a frequency dividing circuit 84 for dividing the generated dot clock, and a low pass filter for passing a low frequency component. 82
A VCO 83 for transmitting the dot clock frequency and the frequency dividing circuit 84. Reference numeral 9 denotes an A / D converter which samples the input video signal with a dot clock generated by the first PLL 8 and converts it into a digital signal. A video storage unit 10 writes and stores the digital video signal from the A / D conversion unit at the timing of the dot clock generated by the first PLL 8 and reads it by the read dot clock from the second PLL 11. Digital display device 3 such as plasma display
Outputs to 0. Reference numeral 11 denotes the second PLL, which generates a read dot clock in phase with the vertical synchronizing signal from the synchronizing separation circuit 2. Reference numeral 20 denotes a power supply detection unit, which detects that the power supply has been turned on and notifies the control unit 4 of it. Reference numeral 30 is a digital display device such as the plasma display or liquid crystal display.
【0007】以上の構成において、つぎにその動作を説
明するが、まず、電源を投入した場合について説明す
る。電源を投入すると、電源検出部20がこれを検出
し、制御部4に知らせ、制御部4はPLL情報記憶部5
より、前回(電源切断前)動作していたPLL情報を読
み出し、該PLL情報に基づいて分周値設定部6に第一
のPLL回路8の分周回路84の分周値を設定し、クロ
ック周波数設定部7がVCO83のクロック周波数を設
定する。第一のPLL回路8の分周値およびクロック周
波数が設定され、入力する映像信号より同期分離回路2
で分離した水平同期信号が第一のPLL回路8に入力さ
れ、該水平同期信号でドットクロックの位相をロックし
ている。The operation of the above arrangement will be described below. First, the case where the power is turned on will be described. When the power is turned on, the power detection unit 20 detects this and notifies the control unit 4, and the control unit 4 causes the PLL information storage unit 5 to operate.
The PLL information that was operating last time (before power-off) is read out, and the frequency division value of the frequency division circuit 84 of the first PLL circuit 8 is set in the frequency division value setting unit 6 based on the PLL information. The frequency setting unit 7 sets the clock frequency of the VCO 83. The frequency division value and the clock frequency of the first PLL circuit 8 are set, and the sync separation circuit 2 is set from the input video signal.
The horizontal synchronizing signal separated by is input to the first PLL circuit 8, and the phase of the dot clock is locked by the horizontal synchronizing signal.
【0008】つぎに、映像入力部1で入力する映像信号
を切り換え、同期周波数が変化した場合は、周波数判別
部3が同期周波数を1フィールド期間内の同期信号の数
を数えることにより直ちに判別し、制御部4に知らせ、
制御部4はPLL情報記憶部5より、判別した周波数に
対するドットクロックの周波数および分周値等のPLL
情報を参照して、分周値設定部6および、クロック周波
数設定部7を制御して、第一のPLL8のドットクロッ
クの周波数および分周値を設定するので、第一のPLL
8は直ちに新しい同期周波数にロックすることができ
る。A/D変換部9では、以上のようにして第一のPL
L8で発生した書き込み用ドットクロックで入力する映
像信号をサンプリングしてデジタル映像信号に変換し、
映像記憶部10に同じ書き込み用ドットクロックで書き
込んで記憶している。一方、第二のPLL11は前記入
力する映像信号の垂直同期信号に同期して所定の発信周
波数の読み出し用ドットクロックを発生し、該ドットク
ロックで前記映像記憶部10より読み出してぷらずまデ
ィスプレイ等のデジタル表示装置30へ出力している。Next, when the video signal input by the video input unit 1 is switched and the synchronizing frequency changes, the frequency discriminating unit 3 immediately discriminates the synchronizing frequency by counting the number of synchronizing signals in one field period. , Inform the control unit 4,
The control unit 4 uses the PLL information storage unit 5 to determine the PLL frequency of the dot clock and the frequency division value for the determined frequency.
By referring to the information, the frequency division value setting unit 6 and the clock frequency setting unit 7 are controlled to set the frequency and frequency division value of the dot clock of the first PLL 8, so the first PLL
8 can immediately lock to the new sync frequency. In the A / D conversion unit 9, as described above, the first PL
The video signal input by the writing dot clock generated in L8 is sampled and converted into a digital video signal,
The same writing dot clock is written and stored in the video storage unit 10. On the other hand, the second PLL 11 generates a dot clock for reading of a predetermined oscillation frequency in synchronization with the vertical synchronizing signal of the input video signal, and the dot clock can be read from the video storage unit 10 to display a Puma display or the like. Is output to the digital display device 30.
【0009】図2は本発明の別の実施例を示しており、
図1から前記周波数判別部3を省略したものであり、入
力する映像信号の同期周波数が一定であれば、同様の効
果をもたらす。この場合、PLL情報記憶部には電源切
断前の同期周波数は記憶することなく、分周値,ドット
クロックの周波だけのPLL情報を記憶し、電源投入時
には、これを読み出して、PLLにセットすることによ
り、短時間でPLLをロックするようにしている。FIG. 2 shows another embodiment of the present invention,
The frequency discriminating unit 3 is omitted from FIG. 1, and the same effect can be obtained if the synchronizing frequency of the input video signal is constant. In this case, the PLL information storage unit does not store the synchronization frequency before power-off, but stores only the PLL information of the frequency division value and the frequency of the dot clock, and when the power is turned on, this is read out and set in the PLL. As a result, the PLL is locked in a short time.
【0010】[0010]
【発明の効果】以上説明したように、本発明による信号
変換回路によれば、電源投入時は、第一のPLL8を電
源切断前のPLL情報にセットし、また、入力する映像
信号を同期周波数の異なる信号に切り換えた時は、同期
周波数を直ちに判別し、PLL情報記憶部に記憶する、
同期周波数に対応するPLL情報を参照して第一のPL
L8を設定変更するので、PLLがロックするまでの時
間を短縮することができ、電源を投入してから画面が安
定に表示されるまでの時間および、信号を切り換えてか
ら画面が安定に表示されるまでの時間を短縮した信号変
換回路を提供することができる。As described above, according to the signal conversion circuit of the present invention, when the power is turned on, the first PLL 8 is set to the PLL information before the power is turned off, and the input video signal is synchronized with the synchronization frequency. When the signal is switched to a different signal, the synchronization frequency is immediately determined and stored in the PLL information storage unit.
Referring to the PLL information corresponding to the synchronization frequency, the first PL
Since the setting of L8 is changed, the time until the PLL is locked can be shortened. The time from when the power is turned on until the screen is displayed stably and after the signal is switched the screen is displayed stably. It is possible to provide a signal conversion circuit that shortens the time until it is turned on.
【図1】本発明による信号変換回路の一実施例を示すブ
ロック図である。FIG. 1 is a block diagram showing an embodiment of a signal conversion circuit according to the present invention.
【図2】本発明による信号変換回路の別の実施例を示す
ブロック図である。FIG. 2 is a block diagram showing another embodiment of the signal conversion circuit according to the present invention.
【図3】従来の信号変換回路を示すブロック図である。FIG. 3 is a block diagram showing a conventional signal conversion circuit.
1 映像入力部 2 同期分離回路 3 周波数判別回路 4 制御部 5 PLL情報記憶部 6 分周値設定部 7 クロック周波数設定部 8 第一のPLL 9 A/D変換部 10 映像記憶部 11 第二のPLL 20 電源検出部 30 プラズマディスプレイ 81 位相比較回路 82 ローパスフィルタ 83 VCO 84 分周回路 1 Video Input Section 2 Sync Separation Circuit 3 Frequency Discrimination Circuit 4 Control Section 5 PLL Information Storage Section 6 Frequency Division Setting Section 7 Clock Frequency Setting Section 8 First PLL 9 A / D Conversion Section 10 Video Storage Section 11 Second Section PLL 20 Power source detection unit 30 Plasma display 81 Phase comparison circuit 82 Low pass filter 83 VCO 84 Frequency divider circuit
Claims (6)
力部よりの映像信号より同期信号を分離する同期分離回
路と、電源切断前のPLL回路の分周値,クロック周波
数等のPLL情報を記憶するPLL情報記憶部と、該P
LL情報に基づき、分周値設定部および、クロック周波
数設定部等を制御する制御部と、該制御部よりの制御に
より第一のPLL回路の分周値を設定する前記分周値設
定部と、クロック周波数を設定する前記クロック周波数
設定部と、前記同期分離回路よりの同期信号に同期し
て、所定の周波数のドットクロックを発生する前記第一
のPLL回路と、前記映像信号を前記ドットクロックで
サンプリングしてデジタル信号に変換するA/D変換部
と、該A/D変換部よりのデジタル映像信号を前記ドッ
トクロックで書き込み記憶する映像記憶部と、前記同期
分離回路よりの同期信号に同期して所定の読み出し用ド
ットクロックを発生する第二のPLL回路とで構成し、
該ドットクロックにより前記映像記憶部からデジタル映
像信号を読み出して出力するようにし、電源投入時に
は、前記PLL情報記憶部より電源切断前のPLL回路
の分周値およびクロック周波数を第一のPLLに設定し
て立ち上げていることを特徴とする信号変換回路。1. A video input section for inputting a video signal, a sync separation circuit for separating a sync signal from the video signal from the input section, and PLL information such as frequency division value and clock frequency of the PLL circuit before power-off. A PLL information storage unit for storing
A control unit for controlling the frequency division value setting unit and the clock frequency setting unit based on the LL information, and the frequency division value setting unit for setting the frequency division value of the first PLL circuit under the control of the control unit. A clock frequency setting unit that sets a clock frequency; the first PLL circuit that generates a dot clock having a predetermined frequency in synchronization with a sync signal from the sync separation circuit; A / D conversion unit for sampling and converting into a digital signal by a signal, a video storage unit for writing and storing a digital video signal from the A / D conversion unit with the dot clock, and a synchronization signal from the synchronization separation circuit And a second PLL circuit that generates a predetermined read dot clock,
The dot clock is used to read out and output a digital video signal from the video storage unit, and when the power is turned on, the frequency division value and the clock frequency of the PLL circuit before the power is turned off are set to the first PLL from the PLL information storage unit. A signal conversion circuit characterized by being started up.
ソコンからの映像信号等同期周波数の異なる映像信号を
切り換えて入力する映像入力部と、該入力部よりの映像
信号より同期信号を分離する同期分離回路と、該同期分
離回路で分離した水平同期信号の周波数を判別する周波
数判別部と、該判別周波数に対するPLL回路の分周値
やクロック周波数および、動作中の映像信号の水平同期
周波数等のPLL情報を記憶するPLL情報記憶部と、
該PLL情報に基づき、分周値設定部および、クロック
周波数設定部等を制御する制御部と、該制御部よりの制
御により第一のPLL回路の分周値を設定する前記分周
値設定部と、クロック周波数を設定する前記クロック周
波数設定部と、前記同期分離回路よりの同期信号に同期
して、所定の周波数のドットクロックを発生する前記第
一のPLL回路と、前記映像信号を前記ドットクロック
でサンプリングしてデジタル信号に変換するA/D変換
部と、該A/D変換部よりのデジタル映像信号を前記ド
ットクロックで書き込み記憶する映像記憶部と、前記同
期分離回路よりの同期信号に同期して所定の読み出し用
ドットクロックを発生する第二のPLL回路とで構成
し、該ドットクロックにより前記映像記憶部からデジタ
ル映像信号を読み出して出力するようにしていることを
特徴とする信号変換回路。2. A video input section for switching and inputting a video signal having a different synchronizing frequency such as a video signal from a TV such as NTSC or PAL or a video signal from a personal computer, and a synchronization for separating the synchronizing signal from the video signal from the input section. A separation circuit, a frequency discriminating section for discriminating the frequency of the horizontal synchronization signal separated by the synchronization separation circuit, a frequency division value and a clock frequency of the PLL circuit with respect to the discrimination frequency, a horizontal synchronization frequency of the video signal in operation, etc. A PLL information storage unit that stores PLL information;
A control unit for controlling the frequency division value setting unit, the clock frequency setting unit, etc. based on the PLL information, and the frequency division value setting unit for setting the frequency division value of the first PLL circuit under the control of the control unit. A clock frequency setting unit that sets a clock frequency; the first PLL circuit that generates a dot clock having a predetermined frequency in synchronization with a sync signal from the sync separation circuit; An A / D converter for sampling with a clock and converting it into a digital signal, a video memory for writing and storing the digital video signal from the A / D converter with the dot clock, and a sync signal from the sync separation circuit. A second PLL circuit that synchronously generates a predetermined dot clock for reading, and reads a digital video signal from the video storage unit by the dot clock. Signal conversion circuit which is characterized in that so as to output Te.
回路よりの水平同期信号と、ドットクロック信号を分周
回路により所定の分周値に分周した分周信号との位相を
比較する位相比較回路と、該位相比較回路よりの比較信
号の高周波成分をカットして低周波数成分を通過するロ
ーパスフィルタと、該ローパスフィルタよりの信号によ
り位相を制御するドットクロックを発生するVCOと、
該ドットクロック周波数を分周する前記分周回路とで構
成し、前記分周回路の分周値を前記分周値設定部で設定
し、VCOの発信周波数を前記クロック周波数設定部で
設定していることを特徴とする請求項1記載の信号変換
回路。3. The first PLL circuit compares the phase of a horizontal sync signal from the sync separation circuit with a frequency-divided signal obtained by dividing a dot clock signal into a predetermined frequency division value by a frequency division circuit. A phase comparison circuit, a low-pass filter that cuts high-frequency components of the comparison signal from the phase comparison circuit and passes low-frequency components, and a VCO that generates a dot clock that controls the phase by the signal from the low-pass filter,
And a dividing circuit for dividing the dot clock frequency, the dividing value of the dividing circuit is set by the dividing value setting unit, and the oscillation frequency of the VCO is set by the clock frequency setting unit. The signal conversion circuit according to claim 1, wherein:
したROMを使用していることを特徴とする請求項2記
載の信号変換回路。4. The signal conversion circuit according to claim 2, wherein the PLL information storage section uses a ROM in which data is stored in advance.
EPROMもしくはバッテリバックアップしたRAM等
の不揮発性記憶素子を使用し、常に新しいPLL情報を
書換え記憶していることを特徴とする請求項1または請
求項2記載の信号変換回路。5. The PLL information storage unit is rewritable, E
The signal conversion circuit according to claim 1 or 2, wherein a nonvolatile storage element such as an EPROM or a RAM backed up by a battery is used to constantly rewrite and store new PLL information.
クは、同じかまたは異なるクロック周波数を使用してい
ることを特徴とする請求項1または請求項2記載の信号
変換回路。6. The signal conversion circuit according to claim 1, wherein the write and read clocks of the video storage section use the same or different clock frequencies.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25567794A JPH08125943A (en) | 1994-10-20 | 1994-10-20 | Signal conversion circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25567794A JPH08125943A (en) | 1994-10-20 | 1994-10-20 | Signal conversion circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08125943A true JPH08125943A (en) | 1996-05-17 |
Family
ID=17282096
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25567794A Pending JPH08125943A (en) | 1994-10-20 | 1994-10-20 | Signal conversion circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08125943A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7796198B2 (en) | 2005-02-24 | 2010-09-14 | Fujitsu Hitachi Plasma Display Limited | Display control apparatus of display panel, and display device having display control apparatus |
US8149331B2 (en) | 2007-05-31 | 2012-04-03 | Gvbb Holdings S.A.R.L | Delay stabilization method and apparatus for video format conversion |
-
1994
- 1994-10-20 JP JP25567794A patent/JPH08125943A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7796198B2 (en) | 2005-02-24 | 2010-09-14 | Fujitsu Hitachi Plasma Display Limited | Display control apparatus of display panel, and display device having display control apparatus |
US8149331B2 (en) | 2007-05-31 | 2012-04-03 | Gvbb Holdings S.A.R.L | Delay stabilization method and apparatus for video format conversion |
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