JP3024534B2 - Frequency conversion circuit - Google Patents
Frequency conversion circuitInfo
- Publication number
- JP3024534B2 JP3024534B2 JP7342519A JP34251995A JP3024534B2 JP 3024534 B2 JP3024534 B2 JP 3024534B2 JP 7342519 A JP7342519 A JP 7342519A JP 34251995 A JP34251995 A JP 34251995A JP 3024534 B2 JP3024534 B2 JP 3024534B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- signal
- line memory
- frequency
- generating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Transforming Electric Information Into Light Information (AREA)
- Television Systems (AREA)
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ＲＧＢの映像信号
の周波数変換回路に関わり、例えば、単一のドットクロ
ック周波数に対応する液晶表示装置に、ドットクロック
周波数の異なるＲＧＢ映像信号を表示させるための回路
であり、特に周波数変換の方法としてラインメモリを用
いた周波数変換回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a frequency conversion circuit for RGB video signals, for example, for displaying RGB video signals having different dot clock frequencies on a liquid crystal display device corresponding to a single dot clock frequency. More particularly, the present invention relates to a frequency conversion circuit using a line memory as a frequency conversion method.
【０００２】[0002]
【従来の技術】従来、この種の周波数変換回路は、デュ
アルポートビデオメモリを使用して１画面全ての情報を
格納した後、前記デュアルポートビデオメモリへの書き
込みとは全く非同期に読み出しを行うことにより、周波
数変換を行うのが一般的であった。2. Description of the Related Art Conventionally, this type of frequency conversion circuit uses a dual-port video memory to store information of one entire screen and then performs reading completely asynchronously with writing to the dual-port video memory. In general, frequency conversion is performed.
【０００３】図３は、従来のデュアルポートビデオメモ
リを使用した周波数変換回路のブロック図である。ＲＧ
Ｂ映像信号が、後述のクロック（ＣＬＫ）１５１をサン
プリングクロックとして、Ａ／Ｄ１０１によりデジタル
化が行われた後、ＣＬＫ１５１を書き込みクロックとし
て、デュアルポートビデオメモリ１０２に格納され、後
述のＣＬＫ１５２を読み出しクロックとしてデュアルポ
ートビデオメモリ１０２から読み出しを行った後、ＣＬ
Ｋ５２をサンプリングクロックとして、Ｄ／Ａ１０３に
てアナログ化され、液晶表示装置１０４へ入力される。FIG. 3 is a block diagram of a frequency conversion circuit using a conventional dual port video memory. RG
The B video signal is digitized by the A / D 101 using a clock (CLK) 151 described later as a sampling clock, stored in the dual-port video memory 102 using CLK 151 as a write clock, and reading a CLK 152 described later as a read clock. After reading from the dual port video memory 102 as
Using the K52 as a sampling clock, the signal is converted into an analog signal by the D / A 103 and input to the liquid crystal display device 104.
【０００４】Ａ／Ｄ１０１のサンプリングクロック及
び、デュアルポートビデオメモリ１０２への書き込みク
ロックであるＣＬＫ１５１は、電圧制御発振器（ＶＣ
Ｏ）１１０により発生する。分周器１１３はカウンタを
具備しており、ＶＣＯ１１０にて発生したＣＬＫ１５１
をカウントして、入力されたＲＧＢ映像信号にて決めら
れた分周比にて分周を行い、カウントダウン水平クロッ
クを発生する。位相比較器１１４にて、前記カウントダ
ウン水平クロックと水平同期信号の位相比較を行い、位
相誤差出力がＬＰＦ１１１にて平均化され、ＶＣＯ１１
０のコントロール電圧として入力される。この閉ループ
によりＰＬＬ１３１が構成され、ＣＬＫ１５１と水平同
期信号の位相関係が保たれる。書き込みリセット発生１
１２は、分周器１１３にてカウントされたカウント値を
デコードすることによりデュアルポートビデオメモリの
書き込みリセット信号を発生している。A sampling clock of the A / D 101 and a CLK 151 as a write clock to the dual port video memory 102 are supplied to a voltage controlled oscillator (VC
O). The frequency divider 113 includes a counter, and generates the CLK 151 generated by the VCO 110.
Is counted, the frequency is divided at a frequency division ratio determined by the input RGB video signal, and a countdown horizontal clock is generated. The phase comparator 114 compares the phase of the countdown horizontal clock with the horizontal synchronizing signal, and the phase error output is averaged by the LPF 111, and the VCO 11
It is input as a zero control voltage. This closed loop forms the PLL 131, and the phase relationship between the CLK 151 and the horizontal synchronization signal is maintained. Write reset occurrence 1
Reference numeral 12 generates a write reset signal for the dual port video memory by decoding the count value counted by the frequency divider 113.
【０００５】デュアルポートビデオメモリ１０２の読み
出しクロック及び、Ｄ／Ａ１０３の読み出しクロックで
あるＣＬＫ１５２は、発振器（ＯＳＣ）１２０により発
生する。カウンタ１２３は、ＯＳＣ１２０にて発生した
ＣＬＫ１５２をカウントして、液晶表示装置１０４の要
求に合わせたカウント値によりリセットを行い、水平周
期を発生しているカウンタである。水平同期発生１２２
は、カウンタ１２３のカウント値をデコードして、液晶
表示装置１０４への水平同期信号を発生する。読み出し
リセット発生１２１は、カウンタ１２３のカウント値を
デコードして、デュアルポートビデオメモリ１０２の読
み出しリセット信号を発生する。[0005] A read clock for the dual port video memory 102 and a CLK 152 as a read clock for the D / A 103 are generated by an oscillator (OSC) 120. The counter 123 is a counter that counts the CLK 152 generated by the OSC 120, resets it with a count value according to a request of the liquid crystal display device 104, and generates a horizontal cycle. Horizontal synchronization generation 122
Decodes the count value of the counter 123 and generates a horizontal synchronization signal to the liquid crystal display device 104. The read reset generation 121 decodes the count value of the counter 123 and generates a read reset signal of the dual port video memory 102.
【０００６】以上説明したように、ＲＧＢ映像信号を、
デュアルポートビデオメモリにＲＧＢ映像信号を一画面
全て格納して出力する際、デュアルポートビデオメモリ
への書き込みと読み出しを、全く非同期のクロックにて
行うことにより、周波数変換を行っていた。As described above, the RGB video signal is
When all the RGB video signals are stored and output for one screen in the dual-port video memory, frequency conversion is performed by performing writing and reading to and from the dual-port video memory with a completely asynchronous clock.
【０００７】[0007]
【発明が解決しようとする課題】しかしながら、ビデオ
メモリを使用する周波数変換回路は、ＲＧＢ映像信号の
一画面全てを格納するためのデュアルポートビデオメモ
リが必要となるため、周波数変換回路を安価に構成する
ことができない問題を伴う。However, a frequency conversion circuit using a video memory requires a dual port video memory for storing an entire screen of an RGB video signal. With problems that cannot be done.
【０００８】本発明の目的は、デュアルポートビデオメ
モリを使用せず、ラインメモリを使用することにより、
より安価な周波数変換回路を提供することである。An object of the present invention is to use a line memory without using a dual-port video memory.
It is to provide a cheaper frequency conversion circuit.
【０００９】[0009]
【課題を解決するための手段】かかる目的を達成するた
め、本発明の周波数変換回路は、ＲＧＢ映像信号をＡ／
Ｄ変換し、ラインメモリを利用して周波数の変換を行う
周波数変換回路であり、Ａ／Ｄ変換用のサンプリングク
ロック及び、ラインメモリへの書き込みクロックである
ドットクロック１を発生する手段と、ラインメモリへの
ＲＧＢ映像信号を書き込む期間を決定するための書き込
みイネーブル信号の発生する手段と、ラインメモリの書
き込みアドレスのリセットを行う書き込みリセット信号
を発生する手段と、ドットクロック１を、入力されたＲ
ＧＢ映像信号にて決められた分周比にて分周を行い、カ
ウントダウン水平クロック１を生成する手段と、カウン
トダウン水平クロック１とＲＧＢ映像信号の水平同期信
号の位相比較を行い両者の位相を合わせることによりＰ
ＬＬを形成し、サンプリングクロックを得る手段と、液
晶表示装置の対応している周波数のドットクロックであ
るドットクロック２を後述の手段にて生成する手段と、
ドットクロック２にてラインメモリからデータを読み出
す手段と、ラインメモリからＲＧＢ映像信号を読み出す
期間を決定するための読み出しイネーブル信号を発生す
る手段と、ラインメモリの読み出しアドレスのリセット
を行う読み出しリセット信号を発生する手段と、ドット
クロック２にて水平同期信号を発生する手段と、液晶表
示装置が対応している周波数のドットクロックを得るた
めに、あらかじめ算出しておいた分周比にてクロックを
分周し、カウントダウン水平クロック２を生成する手段
と、カウントダウン水平クロック２とＲＧＢ映像信号の
水平同期信号の位相比較を行い両者の位相を合わせるこ
とによりＰＬＬを形成し、液晶表示装置が対応している
ドットクロックであるドットクロック２を得る手段とを
有し、ラインメモリの書き込み側と読み出し側で２系統
のクロックを生成し、書き込み側のクロックは入力され
たＲＧＢ映像信号の映像周波数と同調させたクロック
で、読み出し側のクロックは液晶表示装置の対応してい
るドットクロック周波数に同調したクロックとし、前記
の課題を解決する。In order to achieve the above object, a frequency conversion circuit according to the present invention converts an RGB video signal to an A / A signal.
A frequency conversion circuit for performing D-conversion and frequency conversion using a line memory, and a means for generating a sampling clock for A / D conversion and a dot clock 1 which is a write clock for writing to the line memory; Means for generating a write enable signal for determining a period for writing an RGB video signal to the memory, means for generating a write reset signal for resetting a write address of a line memory, and
A means for generating a countdown horizontal clock 1 by dividing the frequency by a frequency division ratio determined by the GB video signal, and comparing the phases of the countdown horizontal clock 1 and the horizontal synchronization signal of the RGB video signal to match the phases of the two. By P
Means for forming an LL and obtaining a sampling clock; means for generating a dot clock 2 which is a dot clock of a corresponding frequency of the liquid crystal display device by means to be described later;
Means for reading data from the line memory at the dot clock 2, means for generating a read enable signal for determining a period for reading the RGB video signal from the line memory, and a read reset signal for resetting the read address of the line memory. Generating means, a means for generating a horizontal synchronizing signal by the dot clock 2, and a clock divided by a pre-calculated frequency division ratio in order to obtain a dot clock of a frequency corresponding to the liquid crystal display device. The liquid crystal display device corresponds to a means for generating the countdown horizontal clock 2 and a phase comparison between the countdown horizontal clock 2 and the horizontal synchronizing signal of the RGB video signal and matching the phases to form a PLL. Means for obtaining a dot clock 2 which is a dot clock. The writing side and the reading side generate two clocks, the writing side clock is a clock synchronized with the video frequency of the input RGB video signal, and the reading side clock is a dot corresponding to the liquid crystal display device. A clock synchronized with the clock frequency is used to solve the above-mentioned problem.
【００１０】[0010]
【発明の実施の形態】次に添付図面を参照して本発明に
よる周波数変換回路の実施例を詳細に説明する。図１
は、本発明の周波数変換回路の実施の形態例を示す回路
構成ブロック図、図２は同ブロック図のタイミングチャ
ートである。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram showing an embodiment of a frequency conversion circuit according to the present invention; FIG.
2 is a circuit configuration block diagram showing an embodiment of the frequency conversion circuit of the present invention, and FIG. 2 is a timing chart of the block diagram.
【００１１】本実施の形態例は、映像信号系がＡ／Ｄ
１、ラインメモリ２、Ｄ／Ａ３、液晶表示装置により構
成される。また、前記映像信号系を制御する制御系がＶ
ＣＯ１０、ＬＰＦ１１、分周器１４、位相比較器１５に
てＲＧＢ映像信号をラインメモリ２に格納するためのタ
イミングを制御するＰＬＬ３１を形成し、書き込みイネ
ーブル発生１２、書き込みリセット発生１３にてライン
メモリ２へＲＧＢ映像信号を書き込みタイミングを発生
し、ＶＣＯ２０、ＬＰＦ２１、分周器２５、位相比較器
２６にてラインメモリ２に格納された映像データを液晶
表示装置に書き込むためのタイミングを制御するＰＬＬ
３２を形成し、ラインメモリ２からの読み出しタイミン
グを発生する読み出しイネーブル発生２２、読み出しリ
セット発生２３、液晶表示装置への水平同期信号を発生
する水平同期発生２４により構成される。本実施の形態
例において、ＲＧＢ映像信号はＶＧＡ信号でドットクロ
ック２５．１７５ＭＨｚ、液晶表示装置はＳＶＧＡ信号
用の装置でドットクロック５０ＭＨｚを想定する。In this embodiment, the video signal system is A / D
1, a line memory 2, a D / A 3, and a liquid crystal display device. The control system for controlling the video signal system is V
The PLL 31 for controlling the timing for storing the RGB video signal in the line memory 2 is formed by the CO 10, the LPF 11, the frequency divider 14, and the phase comparator 15, and the write enable 12 and the write reset 13 generate the line memory 2. And a PLL for controlling the timing for writing the video data stored in the line memory 2 to the liquid crystal display device by the VCO 20, the LPF 21, the frequency divider 25, and the phase comparator 26.
32, a read enable generator 22 for generating a read timing from the line memory 2, a read reset generator 23, and a horizontal synchronization generator 24 for generating a horizontal synchronization signal to the liquid crystal display device. In this embodiment, it is assumed that the RGB video signal is a VGA signal with a dot clock of 25.175 MHz, and the liquid crystal display device is an SVGA signal device with a dot clock of 50 MHz.
【００１２】上記各構成部の映像信号系において、Ａ／
Ｄ１にはパーソナルコンピュータなどからのＲＧＢ３系
統の映像が入力され、後述のＶＧＡのドットクロックで
あるＣＬＫ５１によりそれぞれデジタル変換される。デ
ジタル変換されたＲＧＢ映像信号は、書き込みリセット
発生１３により発生したパルスのタイミングから、書き
込みイネーブル発生１２により発生したパルスの期間に
てラインメモリ２に書き込みが行われる。その後、読み
出しリセット発生２３により発生したパルスのタイミン
グから、読み出しイネーブル発生２２により発生したパ
ルスの期間にて、ラインメモリ２から、ＲＧＢデジタル
データの読み出しが行われる。さらに、後述のＳＶＧＡ
のドットクロックであるＣＬＫ５２にてＤ／Ａ３にてア
ナログ変換され、液晶表示装置４へ入力される。In the video signal system of each component, A /
RGB three-system video is input to D1 from a personal computer or the like, and is digitally converted by a CLK51 which is a VGA dot clock described later. The digitally converted RGB video signal is written to the line memory 2 from the timing of the pulse generated by the write reset generation 13 to the period of the pulse generated by the write enable generation 12. After that, the RGB digital data is read from the line memory 2 during the period of the pulse generated by the read enable generation 22 from the timing of the pulse generated by the read reset generation 23. Furthermore, SVGA described later
Is converted into an analog signal by the D / A 3 at the CLK 52, which is the dot clock of the LCD, and is input to the liquid crystal display device 4.
【００１３】上記各構成部の制御系において、ＶＣＯ１
０はＡ／Ｄ１のサンプリング用クロック、ラインメモリ
２への書き込みタイミングクロック及び、書き込みイネ
ーブル発生１２と書き込みリセット発生１３を動作させ
る基本クロックであるＣＬＫ５１を発生する電圧制御型
発振器であり２５．１７５ＭＨｚのクロックを発生す
る。分周器１４は、カウンタを具備したプログラマブル
な分周器であり、ＣＬＫ５１をカウントして、分周比設
定１に入力した設定値にて分周を行い、そのカウント値
及び、カウントダウンクロックを出力する。本実施の形
態例において、ＲＧＢ映像信号はＶＧＡ信号を想定して
いるため、分周比設定１には７９９を設定し、８００分
周を行う。分周器１４にて８００分周されたクロック
は、位相比較器１５にて水平同期信号と位相比較が行わ
れ、位相誤差出力がＬＰＦ１１にて平均化されＶＣＯ１
０のコントロール電圧として入力される。この閉ループ
によりＰＬＬ３１が構成され、ＣＬＫ５１と水平同期信
号の位相関係が保たれる。In the control system of each of the above components, the VCO 1
Reference numeral 0 denotes a voltage controlled oscillator which generates a sampling clock for the A / D 1, a write timing clock for the line memory 2, and CLK 51 which is a basic clock for operating the write enable generator 12 and the write reset generator 13. Generate a clock. The frequency divider 14 is a programmable frequency divider having a counter, counts CLK51, divides the frequency by the set value input to the division ratio setting 1, and outputs the count value and countdown clock. I do. In the present embodiment, since the RGB video signal is assumed to be a VGA signal, 799 is set to the division ratio setting 1, and the 800 division is performed. The clock frequency-divided by the frequency divider 14 is compared with the horizontal synchronizing signal by the phase comparator 15, and the phase error output is averaged by the LPF 11.
It is input as a zero control voltage. The PLL 31 is formed by this closed loop, and the phase relationship between the CLK 51 and the horizontal synchronization signal is maintained.
【００１４】書き込みイネーブル発生１２は、ラインメ
モリ２へ書き込み期間を指定するパルスを発生するもの
で、分周器１４にて発生したカウント値をデコードする
ことにより発生する。また、書き込みリセット発生１３
は分周器１４にて発生したカウント値をデコードするこ
とより、ラインメモリ２の書き込みアドレスのリセット
タイミングを発生する回路である。ＶＣＯ２０はＤ／Ａ
３のサンプリング用クロック、液晶表示装置４に供給す
るドットクロック、ラインメモリ２の読み出しクロック
及び、読み出しイネーブル発生２２と読み出しリセット
発生２３と水平同期発生２４を動作させる基本クロック
であるＣＬＫ５２を発生する電圧制御型発振器であり５
０ＭＨｚのクロックを発生する。分周器２５は、カウン
タを具備したプログラマブルな分周器であり、ＣＬＫ５
２をカウントして、分周比設定２に入力した設定値にて
分周を行い、そのカウント値及び、カウントダウンクロ
ックを出力する。The write enable generation 12 generates a pulse for designating a writing period to the line memory 2, and is generated by decoding a count value generated by the frequency divider 14. In addition, write reset occurrence 13
Is a circuit for generating the reset timing of the write address of the line memory 2 by decoding the count value generated by the frequency divider 14. VCO20 is D / A
3, a sampling clock, a dot clock supplied to the liquid crystal display device 4, a read clock for the line memory 2, and a voltage for generating CLK52 which is a basic clock for operating the read enable generation 22, the read reset generation 23, and the horizontal synchronization generation 24. Controlled oscillator 5
Generates a 0 MHz clock. The frequency divider 25 is a programmable frequency divider having a counter.
2, the frequency is divided by the set value input to the frequency division ratio setting 2, and the count value and the countdown clock are output.
【００１５】分周器２５にて分周を行うときの、分周比
Ｎの設定は、式（１）により求められる。Ｎ（分周比）
＝ｆDOTCK （液晶パネルのドットクロック）／ｆH （水
平同期）…（１）本実施例の場合は、ｆDOTCK はＣＬＫ
５２である５０ＭＨｚが適用され、ｆH はＶＧＡの水平
同期である３１．４６９ｋＨｚが適用されるため、分周
比Ｎは１５８９となる。分周器２５にて分周されたカウ
ントダウンクロックは位相比較器２６にて水平同期信号
と位相比較が行われ、位相誤差出力がＬＰＦ２１にて平
均化されＶＣＯ２０のコントロール電圧として入力され
る。この閉ループによりＰＬＬ３２が構成され、ＣＬＫ
５２と水平同期信号の位相関係が保たれる。The setting of the frequency division ratio N when frequency division is performed by the frequency divider 25 is obtained by equation (1). N (division ratio)
= F DOTCK (dot clock of liquid crystal panel) / f H (horizontal synchronization) (1) In this embodiment, f DOTCK is CLK
Apply 52 a is 50MHz is, f H is for 31.469kHz a VGA horizontal synchronization is applied, the frequency division ratio N is 1589. The phase of the countdown clock divided by the frequency divider 25 is compared with the horizontal synchronization signal by the phase comparator 26, and the phase error output is averaged by the LPF 21 and input as the control voltage of the VCO 20. A PLL 32 is constituted by this closed loop, and CLK 32
52 and the horizontal synchronizing signal.
【００１６】読み出しイネーブル発生２２は、ラインメ
モリ２に格納されたデジタルＲＧＢ映像データを読み出
し期間を指定するパルスを発生するもので、分周器２５
にて発生したカウント値をデコードすることにより発生
する。また、読み出しリセット発生２３は、分周器２５
にて発生したカウント値をデコードすることによりライ
ンメモリ２の読み出しアドレスのリセットタイミングを
発生する回路で、ラインメモリ２の読み出しアドレスを
リセットするためのパルスを発生するものである。水平
同期発生２４は液晶表示装置へ入力するための水平同期
信号を発生する回路で、分周器２５にて発生したカウン
ト値をデコードして発生する。The read enable generator 22 is for generating a pulse for designating a read period of the digital RGB video data stored in the line memory 2, and is provided with a frequency divider 25.
It is generated by decoding the count value generated in. The read reset generation 23 is performed by the frequency divider 25.
Is a circuit for generating a reset timing of the read address of the line memory 2 by decoding the count value generated in the step (1), and generates a pulse for resetting the read address of the line memory 2. The horizontal synchronization generator 24 is a circuit for generating a horizontal synchronization signal to be input to the liquid crystal display device, and is generated by decoding the count value generated by the frequency divider 25.
【００１７】次に、図１の回路の動作について図２のタ
イミングチャートを用いて説明する。ＶＣＯ１０にて発
生した（ハ）ＣＬＫ５１は、分周器１４に入力される。
分周器１４ではＣＬＫ５１を０から７９９までカウント
を行い、そのカウント値が８００の時にカウンタのリセ
ットを行う。また、カウント値をデコードすることによ
り、（ヘ）分周器１４カウントダウンクロック出力を発
生し、位相比較器１５にて本信号と（イ）水平同期信号
の位相比較を行い、その誤差電圧をＬＰＦ１１にて安定
化させてＶＣＯ１０に入力することによりＰＬＬが構成
され、（イ）水平同期信号と（ハ）ＣＬＫ５１の位相関
係が保たれる。尚、図２の（ハ）ＣＬＫ５１の波形の下
部に記載された数字は、分周器１４で発生したカウント
値である。Next, the operation of the circuit of FIG. 1 will be described with reference to the timing chart of FIG. (C) CLK 51 generated by the VCO 10 is input to the frequency divider 14.
The frequency divider 14 counts the CLK 51 from 0 to 799, and resets the counter when the count value is 800. Further, by decoding the count value, a (f) frequency divider 14 countdown clock output is generated, and the phase comparator 15 compares the phase of this signal with the (a) horizontal synchronizing signal. By stabilizing the input signal and inputting it to the VCO 10, a PLL is formed, and the phase relationship between (a) the horizontal synchronizing signal and (c) CLK51 is maintained. The numbers described below the waveform of (C) CLK 51 in FIG. 2 are count values generated by the frequency divider 14.
【００１８】書き込みリセット発生１３では、分周器１
４で発生したカウント値により、（ニ）書き込みリセッ
ト発生１３出力を発生し、書き込みイネーブル発生１２
では、（ホ）書き込みイネーブル発生１２出力を発生
し、これらの信号をラインメモリ２に入力することによ
り、分周器１４で発生したカウント値における、１４４
クロック目から７８３クロック目までの６４０クロック
分のデジタルＲＧＢ映像データがラインメモリ２に書き
込まれる。In the write reset generation 13, the frequency divider 1
In accordance with the count value generated in (4), (d) Write reset generation 13 output is generated, and write enable generation 12
Then, (e) the write enable generation 12 output is generated, and these signals are input to the line memory 2 so that the count value generated by the frequency divider 14 is equal to 144.
Digital RGB video data for 640 clocks from the clock to the 783 clock is written to the line memory 2.
【００１９】一方、ＶＣＯ２０にて発生した（ト）ＣＬ
Ｋ５２は、分周器２５に入力される。分周器２５ではＣ
ＬＫ５２を式（１）にて算出した１５８９分周を行うた
めに、０から１５８８までカウントを行い、そのカウン
ト値が１５８９の時にカウンタのリセットを行う。ま
た、カウント値をデコードすることにより（ル）分周器
２５カウントダウンクロック出力を発生し、位相比較器
２６にて本信号と（イ）水平同期信号の位相比較を行
い、その誤差電圧をＰＬＬ２１にて安定化させてＶＣＯ
２０に入力することによりＰＬＬが構成され、（イ）水
平同期信号と（ト）ＣＬＫ５２の位相関係が保たれる。
尚、図２の（ト）ＣＬＫ５２の波形の下部に記載された
数字は、分周器２５で発生したカウント値である。On the other hand, (g) CL generated in the VCO 20
K52 is input to the frequency divider 25. In the divider 25, C
In order to divide the frequency of the LK52 by 1589 calculated by the equation (1), counting is performed from 0 to 1588, and when the count value is 1589, the counter is reset. Further, by decoding the count value, a (ル) frequency divider 25 countdown clock output is generated, and the phase comparator 26 compares the phase of this signal with the (a) horizontal synchronization signal, and outputs the error voltage to the PLL 21. And stabilize the VCO
The PLL is constituted by inputting the signal to the clock signal 20 and the phase relationship between (a) the horizontal synchronizing signal and (g) CLK52 is maintained.
The numbers described below the waveform of (g) CLK52 in FIG. 2 are count values generated by the frequency divider 25.
【００２０】読み出しリセット発生２３では、分周器２
５で発生したカウント値により、（チ）読み出しリセッ
ト発生２３出力を発生し、読み出しイネーブル発生２２
では、（リ）読み出しイネーブル発生２２出力を発生
し、これらの信号をラインメモリ２に入力することによ
り、分周器２５で発生したカウント値における２６４ク
ロック目から９８３クロック目のタイミングにてライン
メモリ２に格納されているデジタルＲＧＢ映像データが
読み出されることになる。In the read reset generation 23, the frequency divider 2
(H) Read reset generation 23 is generated according to the count value generated in step 5, and read enable generation 22 is performed.
Then, (i) the read enable generation 22 output is generated, and these signals are input to the line memory 2, so that the line memory is generated at the timing of the 264th clock to the 983th clock in the count value generated by the frequency divider 25. 2 is read out.
【００２１】読み出されたデジタルＲＧＢ映像データ
は、Ｄ／Ａ３でＣＬＫ５２をサンプリングクロックとし
て、アナログ化され（ヌ）Ｄ／Ａ３出力のタイミングに
て液晶表示装置へと入力される。The read digital RGB video data is converted into an analog signal by the D / A3 using CLK52 as a sampling clock, and is input to the liquid crystal display device at the timing of (nu) D / A3 output.
【００２２】水平同期発生２４では、分周器２５で発生
したカウント値をデコードすることによりＣＬＫ５２と
位相関係の保たれたタイミングの（ル）水平同期発生２
４出力を発生し、液晶表示装置へ入力される。In the horizontal synchronization generation 24, the count value generated in the frequency divider 25 is decoded, so that the (h) horizontal synchronization generation 2 at the timing in which the phase relationship with the CLK 52 is maintained.
Four outputs are generated and input to the liquid crystal display.
【００２３】以上説明したように、本実施の形態例の周
波数変換装置はラインメモリ２の全段と後段で、それぞ
れ２種類のＰＬＬを構成し、前段を入力信号に対応した
クロックにて動作を行い、後段を液晶表示装置に対応し
たクロックにて動作を行うことにより、周波数変換を行
う。As described above, in the frequency converter of the present embodiment, two types of PLLs are respectively formed in all stages and the subsequent stages of the line memory 2, and the former stage operates with a clock corresponding to an input signal. The frequency conversion is performed by performing the operation at the subsequent stage with a clock corresponding to the liquid crystal display device.
【００２４】尚、本発明は図１の実施の形態例に限定さ
れるものではなく本発明の要旨を逸脱しない範囲におい
て種々変形実施可能である。The present invention is not limited to the embodiment shown in FIG. 1, and can be variously modified without departing from the gist of the present invention.
【００２５】[0025]
【発明の効果】以上の説明により明らかなように、本発
明による周波数変換回路は、２系統のＰＬＬ回路を搭載
し、１つはＲＧＢ映像信号に対応した分周比によりクロ
ックを生成し、１つは入力信号の水平同期周波数と液晶
表示装置の対応したドットクロック周波数から算出した
分周比によりクロックを生成し、それぞれをラインメモ
リの書き込みまでと、ラインメモリの読み出し後に使用
することにより、ラインメモリによる映像信号の周波数
変換が可能となり、デュアルポートビデオメモリを使用
した周波数変換回路よりも安価に周波数変換を実現する
ことが可能である。As is apparent from the above description, the frequency conversion circuit according to the present invention has two PLL circuits, one of which generates a clock by the frequency division ratio corresponding to the RGB video signal, and One is to generate clocks based on the frequency division ratio calculated from the horizontal synchronization frequency of the input signal and the corresponding dot clock frequency of the liquid crystal display device, and to use each of them until writing to the line memory and after using the line memory to read out the line. The frequency conversion of the video signal by the memory becomes possible, and the frequency conversion can be realized at a lower cost than the frequency conversion circuit using the dual port video memory.
【図１】本発明の周波数変換回路の実施の形態例を示す
回路構成ブロック図である。FIG. 1 is a circuit configuration block diagram illustrating an embodiment of a frequency conversion circuit according to the present invention.
【図２】図１の周波数変換回路の一実施例のタイミング
チャートである。FIG. 2 is a timing chart of one embodiment of the frequency conversion circuit of FIG. 1;
【図３】従来の周波数変換回路の回路構成ブロック図で
ある。FIG. 3 is a circuit configuration block diagram of a conventional frequency conversion circuit.
１ Ａ／Ｄ ２ ラインメモリ ３ Ｄ／Ａ ４ 液晶表示装置 １０ ＶＣＯ １１ ＬＰＦ １２ 書き込みイネーブル発生 １３ 書き込みリセット発生 １４ 分周器 １５ 位相比較器 ２０ ＶＣＯ ２１ ＬＰＦ ２２ 読み出しイネーブル発生 ２３ 読み出しリセット発生 ２４ 水平同期発生 ２５ 分周器 ２６ 位相比較器 ３０ 周波数変換回路 ３１ ＰＬＬ ３２ ＰＬＬ ５１ ＣＬＫ ５２ ＣＬＫ １０１ Ａ／Ｄ １０２ デュアルポートビデオメモリ １０３ Ｄ／Ａ １０４ 液晶表示装置 １１０ ＶＣＯ １１１ ＬＰＦ １１２ 書き込みリセット発生 １１３ 分周器 １１４ 位相比較器 １２０ ＯＳＣ １２１ 読み出しリセット発生 １２２ 水平同期発生 １２３ カウンタ １３１ ＰＬＬ １５１ ＣＬＫ １５２ ＣＬＫ Reference Signs List 1 A / D 2 Line memory 3 D / A 4 Liquid crystal display device 10 VCO 11 LPF 12 Write enable generation 13 Write reset generation 14 Divider 15 Phase comparator 20 VCO 21 LPF 22 Read enable generation 23 Read reset generation 24 Horizontal synchronization Generation 25 Frequency divider 26 Phase comparator 30 Frequency conversion circuit 31 PLL 32 PLL 51 CLK 52 CLK 101 A / D 102 Dual port video memory 103 D / A 104 Liquid crystal display device 110 VCO 111 LPF 112 Write reset generation 113 Frequency divider 114 Phase comparator 120 OSC 121 Read reset generation 122 Horizontal synchronization generation 123 Counter 131 PLL 151 CLK 152 CLK
Claims (3)
数変換を行う、周波数変換回路において、 前記ラインメモリへの映像信号を書き込み動作を行うた
めの基本クロックとなる第１のドットクロックを入力さ
れた信号の同期周波数に基づきＰＬＬ制御にて生成する
第１のクロック生成手段と、 前記ラインメモリから映像信号を読み出す動作を行うた
めの基本クロックを分周比Ｎ（Ｎ＝（周波数変換後の目
的とする同期周波数）／（入力された映像信号の水平同
期信号の周波数））で分周し、分周されたクロックと入
力された映像信号の水平同期信号との位相比較を行い両
者の位相を合わせるＰＬＬ制御にて第２のドットクロッ
クを生成する第２のクロック生成手段と、を有 する周波数変換回路。1. A frequency conversion circuit for performing frequency conversion of a video signal using a line memory, wherein a first dot clock serving as a basic clock for performing an operation of writing the video signal to the line memory is input. A first clock generating means for generating by PLL control based on the synchronization frequency of the obtained signal, and a basic clock for performing an operation of reading a video signal from the line memory is divided by a dividing ratio N (N = (the frequency-converted
Target synchronization frequency) / (horizontal synchronization of input video signal)
Frequency)), and input the divided clock.
Compare the phase of the input video signal with the horizontal
Dot clock by PLL control to match the phase of the
Frequency conversion circuit for chromatic and second clock generating means for generating a click, a.
クにてＡ／Ｄ変換を行うＡ／Ｄコンバータと、 前記第１のドットクロックより、前記ラインメモリへの
映像信号の書き込みタイミングをコントロールするため
の、書き込みイネーブル信号を生成する手段と、 前記第１のドットクロックより、前記ラインメモリの書
き込みアドレスのリセットを行うための書き込みリセッ
ト信号を生成する手段と、 前記Ａ／Ｄコンバータによりデジタル化された前記映像
信号をラインメモリに前記書き込みイネーブル信号、前
記書き込みリセット信号及び、第１のドットクロックに
て書き込みを行う手段とを具備する請求項１の周波数変
換回路。2. An A / D converter for performing A / D conversion of the video signal with the first dot clock, and a timing of writing the video signal to the line memory based on the first dot clock. Means for generating a write enable signal, means for generating a write reset signal for resetting a write address of the line memory from the first dot clock, and digitalization by the A / D converter. 2. The frequency conversion circuit according to claim 1, further comprising: means for writing the video signal to a line memory using the write enable signal, the write reset signal, and a first dot clock.
インメモリへの映像信号の読み出しタイミングをコント
ロールするための、読み出しイネーブル信号を生成する
手段と、 前記第２のドットクロックより、前記ラインメモリの読
み出しアドレスのリセットを行うための読み出しイネー
ブル信号生成する手段と、 前記第２のドットクロックより、水平同期信号を生成す
る手段とを具備する請求項２の周波数変換回路。3. A means for generating a read enable signal for controlling a timing of reading a video signal to the line memory from the second dot clock, and a read enable signal of the line memory from the second dot clock. 3. The frequency conversion circuit according to claim 2, further comprising: means for generating a read enable signal for resetting a read address; and means for generating a horizontal synchronizing signal from the second dot clock.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7342519A JP3024534B2 (en) | 1995-12-28 | 1995-12-28 | Frequency conversion circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7342519A JP3024534B2 (en) | 1995-12-28 | 1995-12-28 | Frequency conversion circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09186976A JPH09186976A (en) | 1997-07-15 |
| JP3024534B2 true JP3024534B2 (en) | 2000-03-21 |
Family
ID=18354380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7342519A Expired - Lifetime JP3024534B2 (en) | 1995-12-28 | 1995-12-28 | Frequency conversion circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3024534B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100790984B1 (en) * | 2006-03-03 | 2008-01-02 | 삼성전자주식회사 | Display driving integrated circuit and system clock generation method generating system clock signal having constant frequency |
| CN113612908A (en) * | 2021-07-30 | 2021-11-05 | 湖北三江航天万峰科技发展有限公司 | Image acquisition and display device based on FPGA |
-
1995
- 1995-12-28 JP JP7342519A patent/JP3024534B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09186976A (en) | 1997-07-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2942750B2 (en) | Method and apparatus for clock recovery in a digital display | |
| JP2718311B2 (en) | Time axis correction device | |
| EP0218406A2 (en) | Sampling clock generation circuit | |
| JP3324401B2 (en) | PLL circuit | |
| JPH10153989A (en) | Dot clock circuit | |
| JPH04270570A (en) | Digital phase-locked loop circuit | |
| JP2788855B2 (en) | PLL circuit device | |
| JPH10319932A (en) | Display device | |
| US4970588A (en) | Video monitoring apparatus with plural inputs | |
| JP3024534B2 (en) | Frequency conversion circuit | |
| JPS63132288A (en) | Sampling clock generator for image display unit | |
| KR970071446A (en) | L. Seed. D. (LCD) monitor resolution conversion device | |
| JP4449102B2 (en) | Image display device | |
| JPH08237519A (en) | Video signal processor | |
| JP3040319B2 (en) | Frequency synthesizer | |
| JP3278263B2 (en) | Frequency synthesizer | |
| JP3779863B2 (en) | Phase shift oscillation circuit | |
| JPH1188156A (en) | Pll circuit for generating clock signal | |
| JPS6156585A (en) | Clock generator circuit for compensator of time axis | |
| JP2829180B2 (en) | Frequency synthesizer | |
| JP3617375B2 (en) | Image processing apparatus and image display apparatus | |
| JP3201437B2 (en) | Waveform generator trigger synchronization circuit | |
| JPH0214618A (en) | Digital pll circuit | |
| JPH1115428A (en) | Horizontal display width adjustment circuit | |
| JPH07212616A (en) | Sampling clock generating circuit for video equipment |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19991221 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080121 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090121 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100121 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110121 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110121 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120121 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130121 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130121 Year of fee payment: 13 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130121 Year of fee payment: 13 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130121 Year of fee payment: 13 |
|
| EXPY | Cancellation because of completion of term |