JP3500089B2 - PLL circuit and video signal processing circuit using the same - Google Patents

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】この発明はＰＬＬ回路に関し、特
にたとえば水平同期信号に基づいて発振周波数を制御す
る、ＰＬＬ回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a PLL circuit, and more particularly to a PLL circuit which controls an oscillation frequency based on a horizontal synchronizing signal.

【０００２】[0002]

【従来の技術】図５に示す従来のＰＬＬ回路１では、ロ
ーパスフィルタ（ＬＰＦ）２からの制御電圧に応じて発
振器（ＶＣＯ）３が発振し、ＶＣＯ３から水平同期信号
（Ｈ−ｓｙｎｃ）に同期した例えば１８２０倍に逓倍さ
れた発振信号が出力される。ＶＣＯ３から出力された発
振信号は、後段の信号処理回路（図示せず）および分周
器５に与えられる。分周器４では、カウンタ４ａとデコ
ーダ４ｂとによって発振信号が１／１８２０に分周さ
れ、分周された信号（分周信号）が比較器５に与えられ
る。また、比較器５には同期分離回路６から出力された
Ｈ−ｓｙｎｃが与えられる。つまり、比較器５は２つの
信号を比較し、比較結果に基づいてハイレベルまたはロ
ーレベルの信号を出力する。ＬＰＦ２は比較器５からの
出力信号に基づいて制御電圧を生成し、ＶＣＯ３は制御
電圧に応じて発振周波数を制御される。2. Description of the Related Art In a conventional PLL circuit 1 shown in FIG. 5, an oscillator (VCO) 3 oscillates in response to a control voltage from a low pass filter (LPF) 2 to synchronize a horizontal synchronizing signal (H-sync) from the VCO 3. For example, an oscillation signal multiplied by 1820 times is output. The oscillation signal output from the VCO 3 is given to the signal processing circuit (not shown) and the frequency divider 5 in the subsequent stage. In the frequency divider 4, the oscillation signal is divided into 1/1820 by the counter 4a and the decoder 4b, and the divided signal (frequency division signal) is given to the comparator 5. Further, the comparator 5 is provided with the H-sync output from the sync separation circuit 6. That is, the comparator 5 compares the two signals and outputs a high level signal or a low level signal based on the comparison result. The LPF 2 generates a control voltage based on the output signal from the comparator 5, and the VCO 3 has its oscillation frequency controlled according to the control voltage.

【０００３】[0003]

【発明が解決しようとする課題】しかし、この従来技術
では、一度完全にＰＬＬ回路１がアンロック状態になる
と、比較器５の出力はハイレベルまたはローレベルに飽
和してしまい、ＶＣＯ３でＬＰＦ２から出力される制御
電圧をプルインレンジに引き込むまでに長時間かかって
いた。つまり、表示画面上に頭曲がりが発生していた。
一方、頭曲がりを防止するために、ＬＰＦ２の帯域を広
くすると、小さなジッタに対応することができず、画像
が乱れるという問題があった。However, in this prior art, once the PLL circuit 1 is completely unlocked, the output of the comparator 5 saturates to a high level or a low level, and the VCO 3 changes the LPF 2 from the LPF 2. It took a long time to pull the output control voltage into the pull-in range. In other words, a head bend was generated on the display screen.
On the other hand, if the band of the LPF 2 is widened in order to prevent head bending, a small jitter cannot be dealt with and there is a problem that the image is disturbed.

【０００４】それゆえに、この発明の主たる目的は、高
品質な画像を出力することができる、ＰＬＬ回路を提供
することである。Therefore, a main object of the present invention is to provide a PLL circuit capable of outputting a high quality image.

【０００５】[0005]

【課題を解決するための手段】第１の発明は、制御電圧
に対応する周波数信号と水平同期信号とを位相比較する
比較手段、比較手段の出力から高域成分を除去して制御
電圧を生成するフィルタ手段、および周波数信号がロッ
クされているかどうかの判別結果に応じてフィルタ手段
の時定数を切り換える切換手段を備えるＰＬＬ回路にお
いて、周波数信号の立ち下がりで水平同期信号のレベル
を検出する検出手段、および検出手段によってローレベ
ルが検出されたとき周波数信号がロックされていると判
別し、逆にハイレベルが検出されたとき周波数信号がロ
ックしていないと判別する判別手段を備えることを特徴
とする、ＰＬＬ回路である。A first invention is a control voltage.
Phase comparison between the frequency signal corresponding to
Control by removing high frequency components from the output of the comparison means and comparison means
The filter means for generating the voltage and the frequency signal are locked.
Filtering means according to the determination result of whether or not
In a PLL circuit equipped with switching means for switching the time constant of
The horizontal sync signal level at the falling edge of the frequency signal.
Detecting means for detecting the
Frequency signal is locked when
On the contrary, when a high level is detected, the frequency signal is
Characterized by having a determination means for determining that it has not been clicked
That is a PLL circuit.

【０００６】第２の発明は、第１の発明のＰＬＬ回路を
用いた映像信号処理回路であって、メモリ、ＰＬＬ回路
から出力される所定クロックレートの周波数信号でメモ
リに画像データを書き込む書込手段、および画像データ
を所定クロックレートの２倍のクロックレートでメモリ
から読み出す読出手段を備える、映像信号処理回路であ
る。A second aspect of the invention is a video signal processing circuit using the PLL circuit of the first aspect of the invention, which writes image data in the memory with a frequency signal of a predetermined clock rate output from the memory and the PLL circuit. A video signal processing circuit, which includes a reading unit and a reading unit that reads out image data from a memory at a clock rate twice as high as a predetermined clock rate.

【０００７】[0007]

【作用】第１の発明では、発振手段は制御電圧に対応す
る周波数信号を発生する。比較手段はこの周波数信号と
水平同期信号を位相比較する。フィルタ手段は比較手段
の出力の高域成分を除去して制御電圧を生成する。この
ように、ＰＬＬ回路は構成される。判別手段は、周波数
がロックしているかどうかを判別し、切換手段は判別手
段の判別結果に応じてフィルタ手段の時定数を切り換え
る。つまり、フィルタ手段の時定数を切り換えるので、
ロックがはずれても素早くプルインレンジに引き込むこ
とができる。According to the first aspect of the invention, the oscillating means generates a frequency signal corresponding to the control voltage. The comparing means compares the phase of this frequency signal with that of the horizontal synchronizing signal. The filter means removes the high frequency component of the output of the comparison means to generate a control voltage. In this way, the PLL circuit is constructed. The discrimination means discriminates whether or not the frequency is locked, and the switching means switches the time constant of the filter means according to the discrimination result of the discrimination means. That is, since the time constant of the filter means is switched,
Even if the lock is released, you can quickly pull it into the pull-in range.

【０００８】この発明の或る局面では、判別手段は検出
手段およびロック判別手段を含む。検出手段は、周波数
信号の立ち下がりで水平同期信号を検出する。ロック判
別手段は、検出手段の検出結果に応じてロックしている
かどうかを判別する。このようにして、周波数信号がロ
ックしているかどうかが判別される。In one aspect of the present invention, the discriminating means includes a detecting means and a lock discriminating means. The detecting means detects the horizontal synchronizing signal at the falling edge of the frequency signal. The lock determination means determines whether or not the lock is performed according to the detection result of the detection means. In this way, it is determined whether the frequency signal is locked.

【０００９】この発明の或る実施例では、判別手段でア
ンロックが判別されると、切換手段はフィルタ手段の時
定数を小さくする。したがって、短時間でプルインレン
ジに引き込むことができる。In one embodiment of the present invention, when the determination means determines the unlock, the switching means reduces the time constant of the filter means. Therefore, the pull-in range can be pulled in in a short time.

【００１０】第２の発明では、映像信号処理回路は第１
の発明のＰＬＬ回路を用いて構成される。書込手段はＰ
ＬＬ回路から出力される所定クロックレートの周波数信
号でメモリに画像データを書き込む。一方、読出手段は
所定クロックレートの２倍のクロックレートで画像デー
タをメモリから読み出す。このように、読み出しレート
を早くすることにより、表示する画像のアスペクト比を
変えることができる。In the second invention, the video signal processing circuit is the first
It is configured by using the PLL circuit of the invention. Writing means P
Image data is written in the memory with a frequency signal of a predetermined clock rate output from the LL circuit. On the other hand, the reading means reads the image data from the memory at a clock rate twice the predetermined clock rate. In this way, the aspect ratio of the image to be displayed can be changed by increasing the read rate.

【００１１】[0011]

【発明の効果】この発明によれば、フィルタ手段の時定
数を切り換えることにより短時間でプルインレンジに引
き込むので、表示画面上に頭曲がりが発生することはな
い。また、フィルタ手段の時定数を切り換えるので、ジ
ッタに対応することもできる。したがって、高品質な画
像を出力することができる。According to the present invention, the time constant of the filter means is switched to pull the pull-in range in a short time, so that no head bending occurs on the display screen. Further, since the time constant of the filter means is switched, it is possible to deal with jitter. Therefore, a high quality image can be output.

【００１２】この発明の上述の目的，その他の目的，特
徴および利点は、図面を参照して行う以下の実施例の詳
細な説明から一層明らかとなろう。The above-mentioned objects, other objects, features and advantages of the present invention will become more apparent from the detailed description of the embodiments below with reference to the drawings.

【００１３】[0013]

【実施例】図１を参照して、この実施例の映像信号処理
回路１０はＰＬＬ回路１２および１４を含む。ＰＬＬ回
路１２は時間軸制御回路１６に書込クロックＣＫＷを与
え、またＰＬＬ回路１４は時間軸制御回路１６に読出ク
ロックＣＫＲを与える。時間軸制御回路１６は、ＰＬＬ
回路１２から与えられる書込クロックＣＫＷを用いてフ
ィールドメモリ１８に画像データを書き込み、ＰＬＬ回
路１４から与えられる読出クロックＣＫＲの２倍のクロ
ックレートでフィールドメモリ１８から画像データを読
み出す。DESCRIPTION OF THE PREFERRED EMBODIMENTS Referring to FIG. 1, a video signal processing circuit 10 of this embodiment includes PLL circuits 12 and 14. The PLL circuit 12 gives a write clock CKW to the time axis control circuit 16, and the PLL circuit 14 gives a read clock CKR to the time axis control circuit 16. The time axis control circuit 16 is a PLL
Image data is written to the field memory 18 using the write clock CKW given from the circuit 12, and image data is read from the field memory 18 at a clock rate twice as high as the read clock CKR given from the PLL circuit 14.

【００１４】また、映像信号処理回路１０はデコーダ２
０を含み、デコーダ２０は入力された映像信号（コンポ
ジットビデオ信号）に色分離および色復調などの処理を
施し、生成された信号（Ｙ信号，Ｂ−Ｙ信号およびＲ−
Ｙ信号）をＬＰＦ２２〜２６にそれぞれ出力する。ＬＰ
Ｆ２２〜２６では、Ｙ信号，Ｂ−Ｙ信号およびＲ−Ｙ信
号の高域成分が除去される。高域成分が除去されたそれ
ぞれの信号は、Ａ／Ｄ変換器２８〜３２でディジタルデ
ータに変換され、時間軸制御回路１６に与えられる。Ａ
／Ｄ変換器２８〜３２から出力されたＹ信号，Ｂ−Ｙ信
号およびＲ−Ｙ信号のディジタルデータ（画像データ）
は、時間軸制御回路１６の指示に従ってフィールドメモ
リ１８に書き込まれる。つまり、画像データは、信号線
ａを経由して出力される書込クロックＣＫＷのタイミン
グで、信号線ｂを経由して出力される書込制御信号に基
づいて、信号線ｃを経由してフィールドメモリ１８の所
定アドレスに書き込まれる。The video signal processing circuit 10 includes a decoder 2
0, the decoder 20 performs processing such as color separation and color demodulation on the input video signal (composite video signal), and the generated signals (Y signal, BY signal and R-signal).
Y signal) is output to each of the LPFs 22 to 26. LP
In F22 to 26, the high frequency components of the Y signal, the BY signal and the RY signal are removed. The respective signals from which the high frequency components have been removed are converted into digital data by the A / D converters 28 to 32 and given to the time axis control circuit 16. A
Digital data (image data) of the Y signal, BY signal, and RY signal output from the / D converters 28 to 32
Are written in the field memory 18 according to the instruction of the time axis control circuit 16. That is, the image data is transmitted via the signal line c based on the write control signal output via the signal line b at the timing of the write clock CKW output via the signal line a. It is written in a predetermined address of the memory 18.

【００１５】また、フィールドメモリ１８に書き込まれ
た画像データは、時間軸制御回路１６の指示に従って読
み出される。つまり、画像データは、信号線ｄを経由し
て出力される読出クロックＣＫＲの２倍のクロックレー
トで、信号線ｅを経由して出力される読出制御信号に基
づいて、信号線ｆを経由してフィールドメモリ１８から
読み出される。The image data written in the field memory 18 is read according to the instruction of the time axis control circuit 16. That is, the image data passes through the signal line f based on the read control signal output via the signal line e at a clock rate twice as high as the read clock CKR output via the signal line d. Read from the field memory 18.

【００１６】この映像信号処理回路１０では、入力端子
Ｓ１から入力されるコンポジットビデオ信号はインター
レース方式を採用し、図示しない陰極線管（ＣＲＴ）に
はプログレッシブスキャン方式で出力されるため、フィ
ールドメモリ１８を用いて方式が変換される。つまり、
画像データは、フィードメモリ１８にインタレース方式
で書き込まれ、フィードメモリ１８からプログレッシブ
スキャン方式で読み出される。また、上述のように、フ
ィールドメモリ１８の読出クロックは読出クロックＣＫ
Ｒの２倍のクロックレートであり、したがってＣＲＴに
はアスペクト比１６：９の画像を表示することができ
る。In the video signal processing circuit 10, since the composite video signal input from the input terminal S1 adopts the interlace system and is output to the cathode ray tube (CRT) not shown in the progressive scan system, the field memory 18 is stored. The method is converted using. That is,
The image data is written in the feed memory 18 by the interlaced method and read from the feed memory 18 by the progressive scan method. Further, as described above, the read clock of the field memory 18 is the read clock CK.
Since the clock rate is twice that of R, an image having an aspect ratio of 16: 9 can be displayed on the CRT.

【００１７】フィールドメモリ１８から読み出された画
像データ（２Ｙ信号，２Ｂ−Ｙ信号および２Ｒ−Ｙ信
号）は、対応するＤ／Ａ変換器３４〜３８にそれぞれ与
えられる。Ｄ／Ａ変換器３４〜３８でアナログデータに
変換された２Ｙ信号，２Ｂ−Ｙ信号および２Ｒ−Ｙ信号
は、ＬＰＦ４０〜４４で折り返しノイズを除去され、後
段の信号処理回路（図示せず）に出力される。また、時
間軸制御回路１６は、ＰＬＬ１２および１４から与えら
れるＶ−Syncを用いて、２倍のＶ−ｓｙｎｃ（２Ｖ−ｓ
ｙｎｃ）を生成する。さらに、時間軸制御回路１６は、
２倍のＨ−ｓｙｎｃ（２Ｈ−ｓｙｎｃ）を生成する。２
Ｖ−ｓｙｎｃおよび２Ｈ−ｓｙｎｃは後段の偏向回路
（図示せず）などの信号処理回路で使用される。The image data (2Y signal, 2B-Y signal and 2R-Y signal) read from the field memory 18 is applied to the corresponding D / A converters 34 to 38, respectively. The 2Y signal, the 2B-Y signal, and the 2R-Y signal converted into analog data by the D / A converters 34 to 38 have their aliasing noises removed by the LPFs 40 to 44, and are sent to a signal processing circuit (not shown) in the subsequent stage. Is output. Further, the time axis control circuit 16 uses the V-Sync provided from the PLLs 12 and 14 to double the V-sync (2V-s).
ync) is generated. Further, the time axis control circuit 16 is
Generate twice as much H-sync (2H-sync). Two
V-sync and 2H-sync are used in a signal processing circuit such as a deflection circuit (not shown) in the subsequent stage.

【００１８】ＰＬＬ回路１２および１４について詳しく
説明すると、ＰＬＬ回路１２および１４は図２のように
示される。入力されたコンポジットビデオ信号は同期分
離回路５０に与えられ、Ｖ−ｓｙｎｃとＨ−ｓｙｎｃに
分離される。同期分離回路５０から出力されたＨ−ｓｙ
ｎｃは、比較器５２の一方入力端に与えられるととも
に、ＤＱ−フリップフロップ（ＤＱ−ＦＦ）５４のＤ端
子に与えられる。また、同期分離回路５０から出力され
たＶ−ｓｙｎｃは、そのまま時間軸制御回路１６に与え
られる。比較器５２の他方入力端には分周器６２から出
力された基準信号（ＲＥＦ）が与えられ、したがって比
較器５２は基準信号と水平同期信号とを比較し、比較結
果に応じた電圧を出力する。また、分周器６２からの基
準信号は、ＤＱ−ＦＦ５４のクロック（ＣＬＫ）端子に
与えられる。比較器５２から出力された電圧は、ローパ
スフィルタ（ＬＰＦ）５６に与えられる。The PLL circuits 12 and 14 will be described in detail. The PLL circuits 12 and 14 are shown in FIG. The input composite video signal is given to the sync separation circuit 50 and separated into V-sync and H-sync. H-sy output from the sync separation circuit 50
nc is given to one input terminal of the comparator 52 and is given to the D terminal of the DQ-flip-flop (DQ-FF) 54. The V-sync output from the sync separation circuit 50 is provided to the time axis control circuit 16 as it is. The reference signal (REF) output from the frequency divider 62 is applied to the other input terminal of the comparator 52. Therefore, the comparator 52 compares the reference signal with the horizontal synchronizing signal and outputs a voltage according to the comparison result. To do. Further, the reference signal from the frequency divider 62 is given to the clock (CLK) terminal of the DQ-FF 54. The voltage output from the comparator 52 is given to the low pass filter (LPF) 56.

【００１９】ＬＰＦ５６は抵抗Ｒ１を含み、抵抗Ｒ１は
抵抗Ｒ２とスイッチＳＷ１とが直列に接続された直列回
路と並列接続される。抵抗Ｒ１とスイッチＳＷ１との接
続点にはコンデンサＣ１の一方端が接続され、コンデン
サＣ１の他方端は接地面に接続される。また、抵抗Ｒ１
とスイッチＳＷ１との接続点には抵抗Ｒ３の一方端が接
続され、抵抗Ｒ３の他方端はコンデンサＣ２を介して接
地面に接続される。ＬＰＦ５６では、ＤＱ−ＦＦ５４の
Ｑ端子からの出力信号に基づいてスイッチＳＷ１は切り
換えられ、したがってスイッチＳＷ１の切り換えに応じ
てＬＰＦ５６の時定数τが変更される。ＬＰＦ５６を介
した出力電圧は、発振回路５８に与えられる。The LPF 56 includes a resistor R1, and the resistor R1 is connected in parallel with a series circuit in which the resistor R2 and the switch SW1 are connected in series. One end of the capacitor C1 is connected to the connection point between the resistor R1 and the switch SW1, and the other end of the capacitor C1 is connected to the ground plane. Also, the resistor R1
One end of the resistor R3 is connected to the connection point between the switch SW1 and the switch SW1, and the other end of the resistor R3 is connected to the ground plane via the capacitor C2. In the LPF 56, the switch SW1 is switched based on the output signal from the Q terminal of the DQ-FF 54, and therefore the time constant τ of the LPF 56 is changed according to the switching of the switch SW1. The output voltage via the LPF 56 is given to the oscillation circuit 58.

【００２０】スイッチＳＷ１の切り換えについて詳しく
説明すると、ＤＱ−ＦＦ５４では基準信号の立ち下がり
でＤ端子の入力（Ｈ−ｓｙｎｃ）がラッチされ、図３
（Ｃ）に示すような信号がＱ端子から出力される。つま
り、ロック状態では、基準信号の立ち下がりで水平同期
信号がラッチされると、ローレベルの信号がＱ端子から
出力される。このとき、スイッチＳＷ１はオフされる。
一方、アンロック状態としては、基準信号に対してＨ−
ｓｙｎｃの周波数が低い状態および周波数が高い状態が
考えられる。いずれの状態であっても、基準信号の立ち
下がりでＤ端子に入力されるＨ−ｓｙｎｃがラッチされ
ると、Ｑ端子からの出力はクロックの立ち下がりでハイ
レベルとなる。このため、スイッチＳＷ１はオンされ、
ロック状態になるまでハイレベルの信号がＱ端子から出
力される。The switching of the switch SW1 will be described in detail. In the DQ-FF 54, the input (H-sync) of the D terminal is latched at the fall of the reference signal, and FIG.
A signal as shown in (C) is output from the Q terminal. That is, in the locked state, when the horizontal synchronizing signal is latched at the fall of the reference signal, a low level signal is output from the Q terminal. At this time, the switch SW1 is turned off.
On the other hand, the unlocked state is H- with respect to the reference signal.
A state where the frequency of sync is low and a state where the frequency is high are considered. In any case, when H-sync input to the D terminal is latched at the falling edge of the reference signal, the output from the Q terminal becomes high level at the falling edge of the clock. Therefore, the switch SW1 is turned on,
A high level signal is output from the Q terminal until the lock state is achieved.

【００２１】発振回路５８はアンプ６０を含み、アンプ
６０の入力端にはバリキャップコンデンサＣ３の一方端
およびコンデンサＣ４の一方端が接続されるとともに、
コイルＬ１の一方端が接続される。アンプ６０の他方端
は、コイルＬ１の他方端に接続されるとともに、コンデ
ンサＣ５に接続される。バリキャップコンデンサＣ３の
他方端、コンデンサＣ４の他方端およびコンデンサＣ５
の他方端は、接地面に接続される。アンプ６０とコイル
Ｌ１との接続点は、分周器６２に接続されるとともに、
時間軸制御回路１６に接続される。The oscillating circuit 58 includes an amplifier 60, and one end of the varicap capacitor C3 and one end of the capacitor C4 are connected to the input end of the amplifier 60, and
One end of the coil L1 is connected. The other end of the amplifier 60 is connected to the other end of the coil L1 and the capacitor C5. The other end of the varicap capacitor C3, the other end of the capacitor C4, and the capacitor C5
The other end of is connected to the ground plane. The connection point between the amplifier 60 and the coil L1 is connected to the frequency divider 62, and
It is connected to the time axis control circuit 16.

【００２２】発振回路５８は、ＬＰＦ５６から出力され
た電圧（制御電圧）に基づいて発振周波数が決定され、
決定された発振周波数で発振する。発振回路５８からの
出力信号（発振周波数信号）は分周器６２に与えられる
とともに、時間軸制御回路１６に与えられる。この実施
例では、発振回路５８では水平周波数ｆ_H （１５．７３
４ｋＨｚ）の１８２０倍の発振信号が生成される。分周
器６２では、この発振信号がカウンタ６２ａおよびデコ
ーダ６２ｂによって１／１８２０分周され、分周された
発振信号（基準信号）が出力される。このようにして、
ＰＬＬ回路１２および１４は、基準信号とＨ−ｓｙｎｃ
との差がなくなるように駆動される。The oscillation frequency of the oscillator circuit 58 is determined based on the voltage (control voltage) output from the LPF 56.
It oscillates at the determined oscillation frequency. The output signal (oscillation frequency signal) from the oscillation circuit 58 is given to the frequency divider 62 and the time axis control circuit 16. In this embodiment, the oscillator circuit 58 has a horizontal frequency f _H (15.73).
The oscillation signal of 1820 times 4 kHz) is generated. In the frequency divider 62, this oscillation signal is divided by the counter 62a and the decoder 62b by 1/1820, and the divided oscillation signal (reference signal) is output. In this way
The PLL circuits 12 and 14 receive the reference signal and the H-sync.
It is driven so that there is no difference.

【００２３】たとえば、図４（Ａ）に示すようなコンポ
ジットビデオ信号が入力された場合には、水平同期信号
（Ｈ−ｓｙｎｃ）および基準信号（ＲＥＦ）は図４
（Ｂ）および（Ｃ）に示すように変化される。時間に対
するスイッチＳＷ１の切り換え（スイッチ期間）は図４
（Ｄ）のように示され、ＰＬＬ回路１２（１４）がロッ
ク状態の場合には、スイッチ期間がローレベルとなり、
スイッチＳＷ１はオフされる。一方、図４（ａ）に示す
ように、ＰＬＬ回路１２（１４）がアンロック状態の場
合には、スイッチ期間がハイレベルとなり、スイッチＳ
Ｗ１はオンされる。つまり、図４（ａ）に示す時点でア
ンロック状態になると、ＬＰＦ５６から出力される制御
電圧は図４（Ｅ）に示すように大きく乱れてしまう。こ
のため、ＤＱ−ＦＦ５４のＱ端子からハイレベルの信号
が出力され、ロック状態になるまでハイレベルの信号が
出力される。したがって、図４（ｂ）に示す画面表示開
始時点までに安定した制御電圧がＬＰＦ５６から出力さ
れる。For example, when a composite video signal as shown in FIG. 4A is input, the horizontal synchronizing signal (H-sync) and the reference signal (REF) are shown in FIG.
It is changed as shown in (B) and (C). Switching of the switch SW1 with respect to time (switch period) is shown in FIG.
As shown in (D), when the PLL circuit 12 (14) is in the lock state, the switch period becomes low level,
The switch SW1 is turned off. On the other hand, as shown in FIG. 4A, when the PLL circuit 12 (14) is in the unlocked state, the switch period becomes the high level and the switch S
W1 is turned on. That is, if the unlocked state is reached at the time shown in FIG. 4A, the control voltage output from the LPF 56 will be greatly disturbed as shown in FIG. 4E. Therefore, a high level signal is output from the Q terminal of the DQ-FF 54, and a high level signal is output until the locked state is achieved. Therefore, a stable control voltage is output from the LPF 56 by the time when the screen display shown in FIG.

【００２４】この実施例によれば、ＰＬＬ回路１２およ
び１４のアンロック状態が判別されると、ＰＬＬ回路１
２および１４に含まれるＬＰＦ５６の時定数τを小さく
して画面表示が開始するまでにＰＬＬ回路１２および１
４をロック状態にすることができる。このため、画面表
示時に頭曲がりが発生することはない。また、スイッチ
ＳＷ１を切り換えることにより時定数τを変えるので、
ジッタにも対応することができる。したがって、高品質
な画像を出力することができる。According to this embodiment, when the unlocked state of the PLL circuits 12 and 14 is determined, the PLL circuit 1
The time constant τ of the LPF 56 included in 2 and 14 is reduced to start the screen display by the PLL circuits 12 and 1.
4 can be locked. Therefore, no head bending occurs when the screen is displayed. Also, since the time constant τ is changed by switching the switch SW1,
It can also handle jitter. Therefore, a high quality image can be output.

【００２５】なお、この実施例では、抵抗値を変えるこ
とによってＬＰＦ５６の時定数τを変えるようにした
が、コンデンサＣ１またはＣ２の変わりにバリキャップ
コンデンサを用いて、キャパシタンスを変えることによ
り、時定数τを変えるようにしてもよい。Although the time constant τ of the LPF 56 is changed by changing the resistance value in this embodiment, the time constant τ is changed by using a varicap capacitor instead of the capacitor C1 or C2. τ may be changed.

【図面の簡単な説明】[Brief description of drawings]

【図１】この発明の一実施例を示す図解図である。FIG. 1 is an illustrative view showing one embodiment of the present invention.

【図２】図１実施例に示すＰＬＬ回路を示す図解図であ
る。FIG. 2 is an illustrative view showing a PLL circuit shown in FIG. 1 embodiment.

【図３】図２に示すＤＱ−ＦＦのＤ端子およびクロック
端子への入力信号およびＱ端子からの出力信号を示す図
解図である。FIG. 3 is an illustrative view showing an input signal to a D terminal and a clock terminal and an output signal from the Q terminal of the DQ-FF shown in FIG.

【図４】（Ａ）はコンポジットビデオ信号を示すタイミ
ングチャートであり、（Ｂ）は水平同期信号を示すタイ
ミングチャートであり、（Ｃ）は基準信号を示すタイミ
ングチャートであり、（Ｄ）はスイッチ期間を示すタイ
ミングチャートであり、（Ｅ）はＬＰＦから出力される
制御電圧を示すタイミングチャートである。4A is a timing chart showing a composite video signal, FIG. 4B is a timing chart showing a horizontal synchronizing signal, FIG. 4C is a timing chart showing a reference signal, and FIG. It is a timing chart which shows a period, (E) is a timing chart which shows the control voltage output from LPF.

【図５】従来のＰＬＬ回路を示す図解図である。FIG. 5 is an illustrative view showing a conventional PLL circuit.

【符号の説明】[Explanation of symbols]

１０ …映像信号処理回路 １２，１４ …ＰＬＬ回路 １６ …時間軸制御回路 １８ …フィールドメモリ ２０ …デコーダ ５０ …同期分離回路 ５４ …ＤＱ−ＦＦ ５６ …ＬＰＦ ５８ …発振回路 ６２ …分周器 10 ... Video signal processing circuit 12, 14 ... PLL circuit 16 ... Time axis control circuit 18 ... Field memory 20 ... Decoder 50 ... Synchronous separation circuit 54 ... DQ-FF 56 ... LPF 58 ... Oscillation circuit 62 ... Divider

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04N 5/76 - 5/956 H04N 5/04 - 5/12 H04N 9/79 - 9/898 H03L 7/093 ─────────────────────────────────────────────────── ─── Continuation of the front page (58) Fields investigated (Int.Cl. ⁷ , DB name) H04N 5/76-5/956 H04N 5/04-5/12 H04N 9/79-9/898 H03L 7 / 093

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】制御電圧に対応する周波数信号と水平同期
信号とを位相比較する比較手段、前記比較手段の出力か
ら高域成分を除去して前記制御電圧を生成するフィルタ
手段、および前記周波数信号がロックされているかどう
かの判別結果に応じて前記フィルタ手段の時定数を切り
換える切換手段を備えるＰＬＬ回路において、 前記周波数信号の立ち下がりで前記水平同期信号のレベ
ルを検出する検出手段、および 前記検出手段によってロ
ーレベルが検出されたとき前記周波数信号がロックされ
ていると判別し、逆にハイレベルが検出されたとき前記
周波数信号がロックしていないと判別する判別手段を備
えることを特徴とする 、ＰＬＬ回路。1. A frequency signal corresponding to a control voltage and horizontal synchronization
Comparing means for phase comparison with signals, output from the comparing means
Filter for removing the high frequency component from the above to generate the control voltage
Means, and whether the frequency signal is locked
The time constant of the filter means according to the determination result
In a PLL circuit having switching means for changing the level, the level of the horizontal synchronizing signal is changed at the fall of the frequency signal.
B by the detecting means, and said detecting means for detecting the Le
-When the level is detected, the frequency signal is locked.
If a high level is detected on the contrary,
Equipped with a discrimination means to discriminate that the frequency signal is not locked
A PLL circuit, which is characterized by being obtained . 【請求項２】前記切換手段は、前記判別手段によって前
記周波数信号がロックしていないと判別されると、前記
時定数を小さくする、請求項１記載のＰＬＬ回路。2. The switching means is forwarded by the discriminating means.
If it is determined that the frequency signal is not locked, the
The PLL circuit according to claim 1, wherein the time constant is reduced . 【請求項３】請求項１または２に記載するＰＬＬ回路を
用いた映像信号処理回路であって、 前記ＰＬＬ回路から出力される所定クロックレートの周
波数信号で前記メモリに前記画像データを書き込む書込
手段、および 前記画像データを前記所定クロックレート
の２倍のクロックレートで前記メモリから読み出す読出
手段を備える 、映像信号処理回路。3. A PLL circuit according to claim 1 or 2.
A video signal processing circuit used, wherein the frequency of a predetermined clock rate output from the PLL circuit is
Writing to write the image data to the memory with a wave number signal
Means and the image data at the predetermined clock rate
Read from the memory at twice the clock rate
A video signal processing circuit including means .