JPH08125641A - Clock generating circuit - Google Patents
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- JPH08125641A JPH08125641A JP6264834A JP26483494A JPH08125641A JP H08125641 A JPH08125641 A JP H08125641A JP 6264834 A JP6264834 A JP 6264834A JP 26483494 A JP26483494 A JP 26483494A JP H08125641 A JPH08125641 A JP H08125641A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、中間中継装置等の伝送
装置等に設けられるクロック生成回路、特にそのクロッ
ク系構成に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a clock generation circuit provided in a transmission device such as an intermediate relay device, and more particularly to its clock system configuration.
【０００２】[0002]
【従来の技術】従来、伝送装置として、例えば２台の多
重化用端局装置の間に中間中継装置が設けられたものが
知られている。この種の中間中継装置においては、端局
装置からの抽出クロックを入力して所定の周波数のクロ
ックを発生するクロック生成回路が設けられ、該抽出ク
ロックが断した場合には該クロック生成回路内に設けた
バックアップ用発振器に切り換えるようになっている。
図２は、中間中継装置に設けられる従来のクロック生成
回路の一構成例を示すブロック図である。このクロック
生成回路は、図示しない多重化用の端局装置からの抽出
クロックφａ（周波数ｆａ）が断したか否かを検出し、
断したことを検出すると切換信号Ｓ１を出力する断検出
回路１と、周波数ｆｂのバックアップクロックφｂを出
力する水晶発振器（以下、ＣＸＯという）２とを備え、
それらがクロック選択回路３に接続されている。クロッ
ク選択回路３は、抽出クロックφａが断の時でない定常
時に該抽出クロックφａを選択し送信クロックφｔとし
て出力し、該抽出クロック断時にはバックアップクロッ
クφｂを選択し送信クロックφｔとして出力する回路で
ある。このクロック選択回路３の出力側には、１／ｎ分
周回路４が接続されている。１／ｎ分周回路４は、クロ
ック選択回路３の出力周波数を１／ｎ倍（但し、ｎは自
然数）して周波数ｆｃの装置内クロックφｃを中間中継
装置内に供給する回路である。2. Description of the Related Art Conventionally, as a transmission device, for example, an intermediary relay device is provided between two multiplexing terminal devices. This kind of intermediate relay device is provided with a clock generation circuit for inputting an extraction clock from a terminal device and generating a clock of a predetermined frequency. When the extraction clock is cut off, the clock generation circuit is provided in the clock generation circuit. It is designed to switch to the backup oscillator provided.
FIG. 2 is a block diagram showing a configuration example of a conventional clock generation circuit provided in the intermediate relay device. This clock generation circuit detects whether or not the extracted clock φa (frequency fa) from a terminal device for multiplexing (not shown) is disconnected,
A disconnection detection circuit 1 that outputs a switching signal S1 when detecting disconnection and a crystal oscillator (hereinafter, referred to as CXO) 2 that outputs a backup clock φb having a frequency fb are provided.
They are connected to the clock selection circuit 3. The clock selection circuit 3 is a circuit that selects the extracted clock φa and outputs it as the transmission clock φt at a steady time when the extracted clock φa is not disconnected, and selects the backup clock φb and outputs it as the transmission clock φt when the extracted clock is disconnected. . The 1 / n frequency dividing circuit 4 is connected to the output side of the clock selecting circuit 3. The 1 / n frequency dividing circuit 4 is a circuit that multiplies the output frequency of the clock selecting circuit 3 by 1 / n (where n is a natural number) and supplies the in-device clock φc having the frequency fc into the intermediate relay device.
【０００３】このようなクロック生成回路では、図示し
ない端局装置からの抽出クロックφａが断していない定
常時の場合、クロック選択回路３がその抽出クロックφ
ａを選択し送信クロックφｔとして出力する。抽出クロ
ックφａが断した場合、それが断検出回路１で検出さ
れ、該断検出回路１の切換信号Ｓ１によってクロック選
択回路３が切り換わる。そのため、ＣＸＯ２から出力さ
れたバックアップクロックφｂがクロック選択回路３で
選択され、送信クロックφｔとして出力されると共に、
該送信クロックφｔが１／ｎ分周回路４で１／ｎ倍され
て装置内クロックφｃとして中間中継装置内に供給され
る。ここで、 ｆａ＝ｆｂ ｆｃ＝ｆａ／ｎ とする。In such a clock generation circuit, when the extraction clock φa from the terminal device (not shown) is not disconnected, the clock selection circuit 3 causes the extraction clock φa to operate.
a is selected and output as the transmission clock φt. When the extraction clock φa is disconnected, it is detected by the disconnection detection circuit 1 and the clock selection circuit 3 is switched by the switching signal S1 of the disconnection detection circuit 1. Therefore, the backup clock φb output from the CXO 2 is selected by the clock selection circuit 3 and output as the transmission clock φt, and
The transmission clock φt is multiplied by 1 / n in the 1 / n frequency dividing circuit 4 and supplied as an internal clock φc into the intermediate relay device. Here, fa = fb fc = fa / n.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、従来の
クロック生成回路では、バックアップクロックφｂの発
振源としてＣＸＯ２を使用しているので、装置内クロッ
クφｃの周波数ｆｃが抽出クロックφａの周波数ｆａの
１／ｎ倍に限定される。そのため、装置内クロックφｃ
としてｎが自然数（正の整数）でない例えば２．５等と
いったクロックが必要になる場合、その要求に応えるこ
とができない。このような要求に応えるため、例えば、
１／ｎ分周回路４の出力側に、電圧制御発振器（以下、
ＶＣＯという）を有するフェーズロックループ回路（以
下、ＰＬＬ回路という）を設けて分周比を任意に設定す
ることも考えられる。ところが、このようなＰＬＬ回路
を設けた場合、該ＰＬＬ回路内のＶＣＯとバックアップ
クロックφｂ用のＣＸＯ２との２個の発振器等が必要に
なるので、部品点数が増えて回路構成が複雑化するとい
う問題が生じる。従って、比較的簡単な回路構成で、任
意の周波数の装置内クロックφｃを得ることが困難であ
った。本発明は、前記従来技術が持っていた問題点等を
解決し、バックアップクロックの発振源としてＶＣＯを
使用することにより、抽出クロックと同期した装置内ク
ロックの周波数を該抽出クロックの周波数に限定される
ことなく生成すると共に、バックアップ機能等を有する
クロック生成回路を提供することを目的とする。However, in the conventional clock generation circuit, since the CXO2 is used as the oscillation source of the backup clock φb, the frequency fc of the in-apparatus clock φc is 1 / the frequency fa of the extraction clock φa. Limited to n times. Therefore, the device clock φc
When n is not a natural number (a positive integer) and a clock such as 2.5 is required, the request cannot be met. To meet these demands, for example,
On the output side of the 1 / n frequency dividing circuit 4, a voltage controlled oscillator (hereinafter,
It is also conceivable to provide a phase-locked loop circuit (hereinafter referred to as a PLL circuit) having a VCO) and arbitrarily set the frequency division ratio. However, when such a PLL circuit is provided, two oscillators, such as the VCO in the PLL circuit and the CXO2 for the backup clock φb, are required, so that the number of components increases and the circuit configuration becomes complicated. The problem arises. Therefore, it is difficult to obtain the in-device clock φc having an arbitrary frequency with a relatively simple circuit configuration. The present invention solves the problems and the like of the prior art and uses a VCO as an oscillation source of a backup clock so that the frequency of an internal clock synchronized with the extraction clock is limited to the frequency of the extraction clock. It is an object of the present invention to provide a clock generation circuit which has a backup function and the like without being generated.
【０００５】[0005]
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、入力クロックから任意の周波数の出
力クロックを生成するバックアップ機能を持ったクロッ
ク生成回路において、周波数ｆａの入力クロックの断状
態を検出して切換信号を出力する断検出回路と、前記入
力クロックを１／ｍ倍（但し、ｍは自然数）する第１の
分周回路と、入力電圧によって発振周波数が制御される
ＶＣＯを有するＰＬＬ回路と、第２の分周回路と、クロ
ック選択回路とを、備えている。ここで、前記ＰＬＬ回
路は、前記入力クロックが非断状態の定常時には、前記
第１の分周回路の出力位相とフィードバック信号の位相
とを比較し、その位相差に応じた電圧によって内部のＶ
ＣＯの発振周波数を変化させ、前記入力クロック断時に
は、前記切換信号に基づき一定の基準電圧を選択して該
ＶＣＯの発振周波数を所定の周波数に固定する回路であ
る。第２の分周回路は、前記ＶＣＯの出力信号を入力
し、その出力信号の出力周波数を１／Ｇ倍（但し、Ｇは
入力クロックの周波数ｆａと出力クロックの周波数の最
大公約数）してバックアップクロックを出力し、該出力
周波数をＧ／ｆａ倍して出力クロックを出力し、さらに
該出力周波数を１／（ｍ×Ｇ）倍して前記ＰＬＬ回路に
与えるフィードバック信号を出力する回路である。クロ
ック選択回路は、前記定常時には、前記入力クロックを
選択して出力し、前記入力クロック断時には、前記切換
信号に基づき前記バックアップクロックを選択して出力
する回路である。第２の発明では、第１の発明のクロッ
ク生成回路において、前記入力クロックとして多重化用
の端局装置からの抽出クロックを用い、前記出力クロッ
クを中継装置内クロック、及び前記クロック選択回路の
出力を送信クロックとしてそれぞれ用いる中継装置にお
けるクロック生成回路を構成している。In order to solve the above-mentioned problems, the first invention is a clock generation circuit having a backup function for generating an output clock of an arbitrary frequency from an input clock. Disconnection detection circuit for detecting a disconnection state and outputting a switching signal, a first frequency dividing circuit for multiplying the input clock by 1 / m (where m is a natural number), and an oscillation frequency is controlled by an input voltage. A PLL circuit having a VCO, a second frequency dividing circuit, and a clock selecting circuit are provided. Here, the PLL circuit compares the output phase of the first frequency divider circuit with the phase of the feedback signal when the input clock is in a steady state in the non-interrupted state, and the internal V
It is a circuit that changes the oscillation frequency of the CO, and when the input clock is cut off, selects a constant reference voltage based on the switching signal to fix the oscillation frequency of the VCO to a predetermined frequency. The second frequency divider circuit inputs the output signal of the VCO and multiplies the output frequency of the output signal by 1 / G (where G is the greatest common divisor of the input clock frequency fa and the output clock frequency). A circuit for outputting a backup clock, multiplying the output frequency by G / fa to output the output clock, and further multiplying the output frequency by 1 / (m × G) and outputting a feedback signal to be given to the PLL circuit. . The clock selection circuit is a circuit that selects and outputs the input clock during the steady state, and selects and outputs the backup clock based on the switching signal when the input clock is cut off. In a second invention, in the clock generation circuit of the first invention, the extracted clock from the terminal device for multiplexing is used as the input clock, the output clock is the clock in the relay device, and the output of the clock selection circuit. To form a clock generation circuit in a relay device that uses as a transmission clock.
【０００６】[0006]
【作用】第１及び第２の発明によれば、以上のようにク
ロック生成回路を構成したので、抽出クロック等の入力
クロックが供給されると、その断状態が断検出回路で検
出され、該断検出回路の切換信号によってＰＬＬ回路内
のＶＣＯの入力電圧の切り換え、及びクロック選択回路
の切り換えが行われる。入力クロックが非断状態の定常
時には、該入力クロックがクロック選択回路で選択され
て出力される。同時に、入力クロックが第１の分周回路
で分周され、ＰＬＬ回路で、第２の分周回路から出力さ
れるフィードバック信号の位相と比較され、その位相差
に応じた電圧によってＶＣＯの発振周波数が制御され
る。ＶＣＯの出力周波数は第２の分周回路で分周され、
フィードバック信号の形でＰＬＬ回路にフィードバック
されて位相同期がとられると共に、該第２の分周回路か
ら装置内クロック等の出力クロックが出力される。入力
クロックが断の時には、それが断検出回路で検出されて
該断検出回路から出力される切換信号によってＰＬＬ回
路内のＶＣＯの入力電圧が切り換わると共にクロック選
択回路が切り換わる。そのため、ＰＬＬ回路では、切換
信号に基づき一定の基準電圧が選択され、ＶＣＯの発振
周波数が所定の周波数に固定される。このＶＣＯの出力
周波数は、第２の分周回路で分周されて該分周回路から
出力されるバックアップクロックがクロック選択回路で
選択されて出力される。また、第２の分周回路では、Ｖ
ＣＯの出力周波数を分周してフィードバック信号及び出
力クロックを出力し、そのフィードバック信号がＰＬＬ
回路にフィードバックされる。これにより、出力クロッ
ク生成のためのＶＣＯをバックアップ発振器として使用
することができる。従って、前記課題を解決できるので
ある。According to the first and second aspects of the invention, since the clock generation circuit is configured as described above, when the input clock such as the extraction clock is supplied, the disconnection state is detected by the disconnection detection circuit, The switching signal of the disconnection detection circuit switches the input voltage of the VCO in the PLL circuit and the clock selection circuit. During a steady state in which the input clock is not disconnected, the input clock is selected by the clock selection circuit and output. At the same time, the input clock is frequency-divided by the first frequency-dividing circuit and compared with the phase of the feedback signal output from the second frequency-dividing circuit by the PLL circuit, and the oscillation frequency of the VCO is determined by the voltage according to the phase difference. Is controlled. The output frequency of the VCO is divided by the second divider circuit,
It is fed back to the PLL circuit in the form of a feedback signal for phase synchronization, and an output clock such as an in-apparatus clock is output from the second frequency dividing circuit. When the input clock is disconnected, the disconnection detection circuit detects it and the switching signal output from the disconnection detection circuit switches the input voltage of the VCO in the PLL circuit and the clock selection circuit. Therefore, in the PLL circuit, a constant reference voltage is selected based on the switching signal, and the oscillation frequency of the VCO is fixed at a predetermined frequency. The output frequency of the VCO is frequency-divided by the second frequency dividing circuit, and the backup clock output from the frequency dividing circuit is selected by the clock selection circuit and output. In the second frequency divider circuit, V
The output frequency of the CO is divided and a feedback signal and an output clock are output.
It is fed back to the circuit. As a result, the VCO for generating the output clock can be used as a backup oscillator. Therefore, the above problem can be solved.
【０００７】[0007]
【実施例】図１は、本発明の一実施例を示すもので、中
間中継装置内に設けられるクロック生成回路の構成ブロ
ック図である。このクロック生成回路は、図示しない多
重化用の端局装置からの入力クロック（例えば、周波数
ｆａの抽出クロック）φａを入力して送信クロックφｔ
を出力すると共に任意の周波数の出力クロック（例え
ば、該中間中継装置で用いられる装置内クロック）φｏ
を出力する回路であり、該抽出クロックφａの断状態を
検出して切換信号Ｓ１０を出力する断検出回路１０と、
該抽出クロックφａを１／ｍ倍（但し、ｍは自然数）す
る第１の分周回路２０とを、備えている。断検出回路１
０及び分周回路２０には、ＰＬＬ回路３０が接続され、
そのＰＬＬ回路３０の入出力側間に第２の分周回路４０
が接続され、さらに該断検出回路１０及び分周回路４０
にクロック選択回路５０が接続されている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 shows an embodiment of the present invention and is a block diagram of a clock generation circuit provided in an intermediate repeater. This clock generation circuit inputs a transmission clock φt from an input clock (for example, an extraction clock of frequency fa) φa from a terminal device for multiplexing not shown.
And an output clock of an arbitrary frequency (for example, a device clock used in the intermediate relay device) φo
A disconnection detection circuit 10 for detecting a disconnection state of the extracted clock φa and outputting a switching signal S10,
A first frequency dividing circuit 20 for multiplying the extracted clock φa by 1 / m (where m is a natural number) is provided. Disconnection detection circuit 1
The PLL circuit 30 is connected to 0 and the frequency dividing circuit 20,
The second frequency divider circuit 40 is provided between the input and output sides of the PLL circuit 30.
Are connected, and the disconnection detection circuit 10 and the frequency dividing circuit 40 are further connected.
The clock selection circuit 50 is connected to.
【０００８】ＰＬＬ回路３０は、分周回路２０の出力位
相と分周回路４０から出力されるフィードバック信号Ｓ
４０の位相とを比較してその位相差を出力する位相比較
器３１を有している。位相比較器３１の出力側には、高
周波成分除去用のローパスフィルタ（以下、ＬＰＦとい
う）３２が接続され、さらにそのＬＰＦ３２の出力側
に、セレクタ３３を介して、ＣＸＯで構成された電圧制
御発振器（以下、ＶＣＸＯという）３４が接続されてい
る。セレクタ３３は、抽出クロックφａが非断状態の定
常時にはＬＰＦ３２の出力を選択してＶＣＸＯ３４に与
え、該抽出クロック断時には切換信号Ｓ１０に基づき一
定の基準電圧Ｖref を選択して該ＶＣＸＯ３４に与える
回路である。ＶＣＸＯ３４は、抽出クロックφａの周波
数ｆａと装置内クロックφｏの周波数ｆｏの最大公約数
をＧとして、セレクタ３３の出力電圧によってｆａ×Ｇ
の周波数の信号を出力する発振器であり、その出力側に
分周回路４０が接続されている。分周回路４０は、ＶＣ
ＸＯ３４の出力信号を入力し、該出力信号の出力周波数
を１／Ｇ倍してクロック選択回路５０に与えるバックア
ップクロックφｂ（周波数ｆｂ）を出力し、該出力周波
数をＧ／ｆａ倍して装置内クロックφｏを出力し、さら
に該出力周波数を１／（ｍ×Ｇ）倍して位相比較器３１
に与えるフィードバック信号Ｓ４０を出力する回路であ
る。クロック選択回路５０は、定常時において抽出クロ
ックφａを選択して送信クロックφｔとして出力し、抽
出クロック断時には切換信号Ｓ１０に基づき分周回路４
０から出力されるバックアップクロックφｂを選択して
送信クロックφｔとして出力する回路である。The PLL circuit 30 has an output phase of the frequency dividing circuit 20 and a feedback signal S output from the frequency dividing circuit 40.
It has a phase comparator 31 which compares the phase of 40 and outputs the phase difference. A low-pass filter (hereinafter referred to as LPF) 32 for removing high-frequency components is connected to the output side of the phase comparator 31, and the output side of the LPF 32 is a voltage-controlled oscillator composed of a CXO via a selector 33. 34 (hereinafter referred to as VCXO) is connected. The selector 33 is a circuit which selects the output of the LPF 32 and supplies it to the VCXO 34 when the extraction clock φa is in a stationary state and supplies a constant reference voltage Vref to the VCXO 34 based on the switching signal S10 when the extraction clock is disconnected. is there. The VCXO 34 sets the greatest common divisor of the frequency fa of the extracted clock φa and the frequency fo of the in-apparatus clock φo to G, and fa × G depending on the output voltage of the selector 33.
The frequency divider circuit 40 is connected to the output side of the oscillator which outputs a signal of the frequency. The frequency divider circuit 40 is VC
Input the output signal of the XO 34, multiply the output frequency of the output signal by 1 / G, and output the backup clock φb (frequency fb) to be given to the clock selection circuit 50. The clock φo is output, and the output frequency is multiplied by 1 / (m × G) to obtain the phase comparator 31.
Is a circuit for outputting a feedback signal S40 given to the. The clock selection circuit 50 selects the extraction clock φa in the steady state and outputs it as the transmission clock φt, and when the extraction clock is cut off, the frequency dividing circuit 4 based on the switching signal S10.
This circuit selects the backup clock φb output from 0 and outputs it as the transmission clock φt.
【０００９】以上のように構成される図１のクロック生
成回路の動作を説明する。図示しない端局装置からの抽
出クロックφａは、分周回路２０で１／ｍ倍され、ＰＬ
Ｌ回路３０内の位相比較器３１の一方の入力側に入力さ
れる。ＰＬＬ回路３０内のＶＣＸＯ３４の出力周波数
は、分周回路４０において１／Ｇ倍されてバックアップ
クロックφｂとしてクロック選択回路５０に与えられ、
該ＶＣＸＯ３４の出力周波数がＧ／ｆａ倍されて装置内
クロックφｏとして出力され、さらに該ＶＣＸＯ３４の
出力周波数が１／（ｍ×Ｇ）倍されてフィードバック信
号Ｓ４０の形で位相比較器３１の他方の入力側に入力さ
れる。位相比較器３１では、分周回路２０の出力周波数
と分周回路４０からのフィードバック信号Ｓ４０の位相
とを比較して両者の位相差を検出することによって位相
同期をとる。断検出回路１０では、抽出クロックφａの
断検出を行い、該抽出クロックφａが断した場合には切
換信号Ｓ１０を出力してセレクタ３３及びクロック選択
回路５０を切り換える。抽出クロックφａが非断状態の
定常時には、セレクタ３３がＬＰＦ３２の出力を選択
し、さらにクロック選択回路５０が抽出クロックφａを
選択する。抽出クロックφａの断時には、セレクタ３３
が一定の基準電圧Ｖrefを選択してＶＣＸＯ３４に与え
るので、該ＶＣＸＯ３４の出力周波数が所定の周波数に
固定され、その周波数が分周回路４０でＧ／ｆａ倍され
て装置内クロックφｏとして中間中継装置内に供給され
ると共に、該分周回路４０で１／Ｇ倍されてバックアッ
プクロックφｂが出力される。このバックアップクロッ
クφｂは、クロック選択回路５０で選択され、送信クロ
ックφｔとして出力される。The operation of the clock generation circuit of FIG. 1 configured as above will be described. The extracted clock φa from the terminal device (not shown) is multiplied by 1 / m in the frequency dividing circuit 20,
It is input to one input side of the phase comparator 31 in the L circuit 30. The output frequency of the VCXO 34 in the PLL circuit 30 is multiplied by 1 / G in the frequency divider circuit 40 and given to the clock selection circuit 50 as the backup clock φb.
The output frequency of the VCXO 34 is multiplied by G / fa and output as the internal clock φo, and the output frequency of the VCXO 34 is further multiplied by 1 / (m × G) and the other of the phase comparator 31 in the form of a feedback signal S40. It is input to the input side. The phase comparator 31 performs phase synchronization by comparing the output frequency of the frequency dividing circuit 20 with the phase of the feedback signal S40 from the frequency dividing circuit 40 and detecting the phase difference between them. The disconnection detection circuit 10 detects disconnection of the extracted clock φa, and when the extracted clock φa is disconnected, outputs a switching signal S10 to switch the selector 33 and the clock selection circuit 50. When the extracted clock φa is in the uninterrupted state, the selector 33 selects the output of the LPF 32, and the clock selection circuit 50 selects the extracted clock φa. When the extraction clock φa is cut off, the selector 33
Selects a constant reference voltage Vref and supplies it to the VCXO 34, the output frequency of the VCXO 34 is fixed to a predetermined frequency, and the frequency is multiplied by G / fa in the frequency dividing circuit 40 to be used as the internal clock φo in the intermediate relay device. In addition to being supplied to the inside, the frequency dividing circuit 40 multiplies the backup clock φb by 1 / G. The backup clock φb is selected by the clock selection circuit 50 and output as the transmission clock φt.
【００１０】以上のように、本実施例では次のような利
点がある。ＰＬＬ回路３０内のＶＣＸＯ３４を用い、そ
の出力周波数を分周回路４０でＧ／ｆａ倍することによ
り、装置内クロックφｏを出力するようにしたので、抽
出クロックφａの周波数ｆａに限定されることなく、任
意の周波数ｆｏの装置内クロックφｏを発生できる。し
かも、抽出クロックφａが断になった場合、ＶＣＸＯ３
４をバックアップ発振器として用いているので、１個の
発振器で済み、部品点数が少なくなって回路構成が簡単
になる。なお、本発明は上記実施例に限定されず、種々
の変形が可能である。その変形例としては、例えば次の
ようなものがある。 （ａ） 図１では、ＰＬＬ回路３０の外部に分周回路４
０を設けているが、この分周回路４０を該ＰＬＬ回路３
０内に設ける回路構成にしてもよい。 （ｂ） 図１のＰＬＬ回路３０でＶＣＸＯ３４を用いて
いるのは、発振周波数が安定しているためであるが、他
の回路構成のＶＣＯを用いても、上記実施例と同様の作
用、効果が得られる。 （ｃ） 図１のクロック生成回路では、中間中継装置に
設けられるクロック生成回路について説明したが、本発
明のクロック生成回路は中間中継装置以外の他の伝送装
置等といった種々の装置に適用して好適な効果が得られ
る。As described above, this embodiment has the following advantages. Since the VCXO 34 in the PLL circuit 30 is used and the output frequency thereof is multiplied by G / fa in the frequency divider circuit 40 to output the in-device clock φo, the frequency fa is not limited to the extraction clock φa. , It is possible to generate an in-device clock φo having an arbitrary frequency fo. Moreover, when the extracted clock φa is cut off, VCXO3
Since 4 is used as the backup oscillator, only one oscillator is required, the number of parts is reduced, and the circuit configuration is simplified. The present invention is not limited to the above embodiment, and various modifications can be made. The following are examples of such modifications. (A) In FIG. 1, the frequency dividing circuit 4 is provided outside the PLL circuit 30.
0 is provided, but this frequency divider circuit 40 is connected to the PLL circuit 3
The circuit configuration may be provided in 0. (B) The reason why the VCXO 34 is used in the PLL circuit 30 of FIG. 1 is that the oscillation frequency is stable, but even if a VCO having another circuit configuration is used, the same operation and effect as those of the above-described embodiment are obtained. Is obtained. (C) In the clock generation circuit of FIG. 1, the clock generation circuit provided in the intermediate relay device has been described, but the clock generation circuit of the present invention is applied to various devices such as transmission devices other than the intermediate relay device. A suitable effect can be obtained.
【００１１】[0011]
【発明の効果】以上詳細に説明したように、第１及び第
２の発明によれば、ＶＣＯ及び第２の分周回路を用いて
装置内クロック等の出力クロックを生成しているので、
抽出クロック等の入力クロックの周波数に限定されるこ
となく、任意の周波数の出力クロックを生成できる。し
かも、入力クロックが断になった場合、ＶＣＯをバック
アップ発振器として用いているので、１個の発振器で済
み、それによって部品点数が減少して回路構成が簡単に
なる。従って、本発明のクロック生成回路を中間中継装
置等の伝送装置、あるいはそれ以外の装置に広く適用す
れば、好適な効果が得られる。As described above in detail, according to the first and second inventions, the VCO and the second frequency dividing circuit are used to generate the output clock such as the in-device clock.
The output clock having an arbitrary frequency can be generated without being limited to the frequency of the input clock such as the extraction clock. In addition, when the input clock is cut off, the VCO is used as the backup oscillator, so only one oscillator is required, which reduces the number of parts and simplifies the circuit configuration. Therefore, if the clock generation circuit of the present invention is widely applied to a transmission device such as an intermediate relay device or other devices, a preferable effect can be obtained.
【図１】本発明の実施例を示す中間中継装置に用いられ
るクロック生成回路の構成ブロック図である。FIG. 1 is a configuration block diagram of a clock generation circuit used in an intermediate relay device according to an embodiment of the present invention.
【図２】従来の中間中継装置に用いられるクロック生成
回路の一構成例を示すブロック図である。FIG. 2 is a block diagram showing a configuration example of a clock generation circuit used in a conventional intermediate relay device.
１０ 断検出回路 ２０ 第１の分周回路 ３０ ＰＬＬ回路（フェーズロックループ
回路） ３１ 位相比較器 ３３ セレクタ ３４ ＶＣＸＯ（水晶発振器を用いた電圧
制御発振器） ４０ 第２の分周回路 ５０ クロック選択回路 φａ 抽出クロック φｏ 装置内クロック φｔ 送信クロック Ｓ１０ 切換信号 Ｓ４０ フィードバック信号10 Disconnection Detection Circuit 20 First Frequency Division Circuit 30 PLL Circuit (Phase Lock Loop Circuit) 31 Phase Comparator 33 Selector 34 VCXO (Voltage Controlled Oscillator Using Crystal Oscillator) 40 Second Frequency Division Circuit 50 Clock Selection Circuit φa Extracted clock φo Internal clock φt Transmission clock S10 Switching signal S40 Feedback signal
Claims (2)
出して切換信号を出力する断検出回路と、 前記入力クロックを１／ｍ倍（但し、ｍは自然数）する
第１の分周回路と、 入力電圧によって発振周波数が制御される電圧制御発振
器を有し、前記入力クロックが非断状態の定常時には前
記第１の分周回路の出力位相とフィードバック信号の位
相とを比較しその位相差に応じた電圧によって該電圧制
御発振器の発振周波数を変化させ、前記入力クロック断
時には前記切換信号に基づき一定の基準電圧を選択して
該電圧制御発振器の発振周波数を所定の周波数に固定す
るフェーズロックループ回路と、 前記電圧制御発振器の出力信号を入力し、その出力信号
の出力周波数を１／Ｇ倍（但し、Ｇは入力クロックの周
波数ｆａと出力クロックの周波数の最大公約数）してバ
ックアップクロック、Ｇ／ｆａ倍して出力クロック、及
び１／（ｍ＋Ｇ）倍して前記フェーズロックループ回路
に与えるフィードバック信号をそれぞれ出力する第２の
分周回路と、 前記定常時には前記入力クロックを選択して出力し、前
記入力クロック断時には前記切換信号に基づき前記バッ
クアップクロックを選択して出力するクロック選択回路
とを、 備えたことを特徴とするクロック生成回路。1. A disconnection detection circuit for detecting a disconnection state of an input clock of a frequency fa and outputting a switching signal, and a first frequency dividing circuit for multiplying the input clock by 1 / m (where m is a natural number). , Having a voltage controlled oscillator whose oscillation frequency is controlled by an input voltage, and comparing the output phase of the first frequency divider circuit with the phase of the feedback signal when the input clock is in the unsteady state and in the phase difference. A phase-locked loop that changes the oscillation frequency of the voltage-controlled oscillator by a corresponding voltage and selects a constant reference voltage based on the switching signal when the input clock is cut off to fix the oscillation frequency of the voltage-controlled oscillator to a predetermined frequency. Circuit, and the output signal of the voltage controlled oscillator is input, and the output frequency of the output signal is multiplied by 1 / G (where G is the frequency fa of the input clock and the frequency of the output clock). And a second frequency divider circuit for outputting a feedback clock multiplied by G / fa and an output clock multiplied by 1 / (m + G), respectively, and outputting a feedback signal to the phase-locked loop circuit, And a clock selection circuit that selects and outputs the input clock in a steady state and selects and outputs the backup clock based on the switching signal when the input clock is cut off.
て、 前記入力クロックとして多重化用の端局装置からの抽出
クロックを用い、前記出力クロックを中継装置内クロッ
ク、及び前記クロック選択回路の出力を送信クロックと
してそれぞれ用いる中継装置におけるクロック生成回
路。2. The clock generation circuit according to claim 1, wherein the extracted clock from the terminal device for multiplexing is used as the input clock, and the output clock is the internal clock of the relay device and the output of the clock selection circuit. A clock generation circuit in a relay device used as a transmission clock.
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| JP26483494A JP3260567B2 (en) | 1994-10-28 | 1994-10-28 | Clock generation circuit |
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|---|---|---|---|---|
| JP2008503949A (en) * | 2004-06-22 | 2008-02-07 | テールズ | Electronic device for generating a reliable synchronization signal |
-
1994
- 1994-10-28 JP JP26483494A patent/JP3260567B2/en not_active Expired - Fee Related
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