JPH08125018A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPH08125018A
JPH08125018A JP26219294A JP26219294A JPH08125018A JP H08125018 A JPH08125018 A JP H08125018A JP 26219294 A JP26219294 A JP 26219294A JP 26219294 A JP26219294 A JP 26219294A JP H08125018 A JPH08125018 A JP H08125018A
Authority
JP
Japan
Prior art keywords
conductive material
etching
film
contact hole
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP26219294A
Other languages
English (en)
Other versions
JP3076500B2 (ja
Inventor
Nobuyuki Takenaka
伸之 竹中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP06262192A priority Critical patent/JP3076500B2/ja
Publication of JPH08125018A publication Critical patent/JPH08125018A/ja
Application granted granted Critical
Publication of JP3076500B2 publication Critical patent/JP3076500B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】 【構成】 段差部7を有するシリコン基板1にBPSG
膜2を全面に形成した後、BPSG膜2にコンタクトホ
ール部5を形成する。次に、BPSG膜2及び上コンタ
クトホール部5にTiN/Ti膜3を堆積させた後、タ
ングステン膜4を堆積させ、エッチバックし、BPSG
膜2の平坦部のタングステン膜4を除去した後、エッチ
ングガスとしてクロロカーボンガスを用い、且つ、該ク
ロロカーボンガスからポリマーが発生するような密度の
プラズマ雰囲気中で、傾斜部6に残存するエッチング残
り8を除去する。 【効果】 工程数を増やすことなく、コンタクトホール
部の過度のオーバーエッチングによるくぼみを生じさせ
ずに、傾斜部におけるエッチング残りによるメタル配線
工程での配線ショートの発生を抑えることができる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関するものであり、更に詳しくは、段差部を有する絶
縁層に形成されたコンタクト孔又は層間コンタクト孔に
ブランケットタングステン等の導電物を埋め込む技術に
関するものである。
【0002】
【従来の技術】現在、半導体装置等の分野において、微
細化・高集積化及び高信頼性・高速性という互いに相反
する要請がある。この要請を満たすために,タングステ
ン、チタン、モリブデン等の高融点金属や、これらの化
合物であるシリサイド等が配線材料等に用いられてい
る。特にタングステンはコンタクトホールの埋め込み等
に好適な材料として応用されている。
【0003】従来の半導体基板上等に形成したコンタク
トホールを埋め込むために全面にデポしたブランケット
タングステン膜をエッチバックする工程を図3に示す。
【0004】まず、デバイスや素子分離領域等からなる
段差部(以下、「段差部」と略す。)7を有するシリコ
ン基板1上にコンタクトホール部5及び傾斜部6を有す
るBPSG膜2を形成し、BPSG膜2上にTiN/T
i膜3をデポし、次いで全面を覆うようにブランケット
タングステン膜4を形成する(図3(a))。
【0005】次に、ブランケットタングステン膜4をR
IE(リアクティブ・イオン・エッチング)法を用いて
エッチバックする(図3(b))。
【0006】この際、コンタクトホール部5に対して最
適な状態でエッチバックを止めるには、例えば特開平4
−355918号公報に記載されているエッチバック終
了直前にエッチングガスを変えてエッチングレートを抑
えることにより制御性を向上させる方法がある。
【0007】
【発明が解決しようとする課題】しかし、BPSG膜2
表面に傾斜部6を有する場合、コンタクトホール部5に
対して最適な状態でエッチングを止めると傾斜部6にお
いてエッチング残り8が発生し、このまま次の配線形成
工程に進むとメタル配線のショートを誘引する。
【0008】また、エッチング残り8を除去するために
オーバーエッチングを追加すると、コンタクトホール部
5もプラズマに晒されるため、同時にオーバーエッチン
グされ、コンタクトホール部5のタングステン膜4上部
は最適な状態から低くなり、コンタクトホール部5にく
ぼみが生じた状態となる(図3(c))。このくぼみは
後の配線形成工程において、段差として、メタルのカバ
レッジ不良等の問題を引き起こす。
【0009】また、特開平4−321224号公報に
は、エッチバックをコンタクトホール部が露出するまで
行い、レジストにてコンタクトホール部をマスクした
後、平坦でない傾斜部に残ったタングステンをエッチン
グする技術が開示されている。しかし、このアライメン
ト工程は歩留まり低下及びコスト増加の要因の一つとな
っている。
【0010】本発明は、工程数を増やすことなく、傾斜
部でのエッチバック残りをなくし、コンタクトホール部
に最適な状態でタンスステン等の高融点金属層を形成す
る手段を提供することを目的とする。
【0011】
【課題を解決するための手段】請求項1記載の本発明の
半導体装置の製造方法は、段差部を有する下地全面に、
絶縁膜を形成した後、該絶縁膜にコンタクトホールを形
成する工程と、該絶縁膜及び上記コンタクトホールに第
1の導電物を堆積させ、該第1の導電物をエッチバック
し、上記コンタクトホールに上記第1の導電物を埋設す
る工程を有する半導体装置の製造方法において、上記第
1の導電物を堆積させ、エッチバックを行い、上記絶縁
膜の平坦部の上記第1の導電物を除去した後、エッチン
グガスとしてクロロカーボンガスを用い、且つ、該クロ
ロカーボンガスからポリマーが発生するような密度のプ
ラズマ雰囲気中で、上記絶縁膜に残存する上記第1の導
電物をエッチングする工程を有することを特徴とするも
のである。
【0012】また、請求項2記載の本発明の半導体装置
の製造方法は、段差部を有する下地全面に、酸素を含む
絶縁膜を形成した後、該絶縁膜にコンタクトホールを形
成する工程と、該絶縁膜及び上記コンタクトホールに上
記第1の導電物を堆積させ、該第1の導電物をエッチバ
ックし、上記コンタクトホールに上記第1の導電物を埋
設する工程を有する半導体装置の製造方法において、上
記第1の導電物を堆積させる前に、所定の厚さの第2の
導電物を全面に堆積させる工程と、該第2の導電物上に
上記第1の導電物を堆積させ、エッチバックを行い、上
記絶縁膜の平坦部の上記第1の導電物を除去した後、エ
ッチングガスとしてクロロカーボンガスを用い、且つ、
該クロロカーボンガスからポリマーが発生するような密
度のプラズマ雰囲気中で、上記絶縁膜上に残存する上記
第1の導電物をエッチングする工程を有することを特徴
とするものである。
【0013】
【作用】上記構成にすることによって、ポリマーが絶縁
膜の平坦部分のみに堆積し、エッチングの際のマスクの
作用をするので、絶縁膜の段差部分の導電物をエッチン
グすることができる。また、酸素を含む下地にはポリマ
ーは堆積されないので、酸素を含む絶縁膜の場合には、
予め所定の厚さの導電層を形成しておくことにより、ポ
リマーをマスクとして、絶縁膜の段差部分の導電物をエ
ッチングすることができる。
【0014】
【実施例】以下、一実施例に基づいて本発明について詳
細に説明する。
【0015】図1は本発明の一実施例の半導体装置の製
造工程図である。
【0016】以下、図1を用いて本発明の一実施例の半
導体装置の製造工程を説明する。
【0017】まず、段差部7を有するシリコン基板1上
に、窒素の流量を18slm、TEOS(テトラエトキ
シシラン)の流量を3slm、TMB(トリメチルボレ
ート)の流量を1.25slm、TMPO(トリメチル
ホスフェイト)の流量を2slm、オゾンの流量を7.
5slmとし、雰囲気温度を410℃で213秒間、C
VD法により、膜厚が6000Å程度のBPSG膜2を
堆積させ、その後、拡散炉により、雰囲気温度が900
℃で、5分間アニール処理を行い、段差部7の影響で形
成された傾斜部6を有する、膜厚が約4000ÅのBP
SG膜2が形成する。
【0018】次に、直径0.4μm程度のコンタクトホ
ール部5をBPSG膜2に形成した後、全面に、アルゴ
ンガスの流量を31sccm、出力を8kW、雰囲気温
度を200℃で42秒間スパタリングを行い、チタン膜
を600Å程度、続いて、アルゴンガスの流量を53s
ccm、窒素ガスの流量を80sccm、出力を5k
W、雰囲気温度を200℃で57秒間スパタリングを行
い窒化チタン膜を1000Å程度形成し、TiN/Ti
膜3を形成する。
【0019】次に、アルゴンガスの流量を2800sc
cm、窒素の流量を300sccm、六フッ化タングス
テンの流量を75sccm、水素の流量を500scc
m、パージArガスを3000sccm、圧力を30T
orr、雰囲気温度を425℃とし、122秒間で、膜
厚が7000Å程度のブランケットタングステン膜4を
形成する。
【0020】次に、RIE法により、SF6の流量を1
10sccm、アルゴンガスの流量を90sccm、出
力を400W、圧力を265mTorrとし、タングス
テン膜4をエッチバックする。この際、モノクロメータ
ーにより、704nmの発光スペクトルをモニターする
ことにより、TiN膜からの発光スペクトル強度が変化
し始める点を監視する等を行い、タングステン膜4がコ
ンタクトホール部5に対して最適な時点にてエッチング
を止める。尚、最適な時点とは、BPSG膜2の平坦部
分に堆積しているタングステン膜4が除去され、且つコ
ンタクトホール部5及びその周辺部において平坦性が保
たれている時点をいう。
【0021】更に、タングステン膜4のエッチバック
を、図2に示す、上部電極温度、ソースパワー及びバイ
アスパワーが調整可能な誘導結合型プラズマエッチング
装置を用い、ソース電源22の出力であるソースパワー
が2400W、バイアス電源21の出力であるバイアス
パワーが750W、エッチングガスとしてC26を流量
30sccm、アルゴンガスを流量30sccmで、圧
力が5mTorr、上部電極18の温度が200〜30
0℃、下部電極19の温度が−5〜0℃,エッチング時
間が数分間である条件の下で行う(図1(b))。尚、
エッチングガスとしては、C26以外に、フロロカーボ
ン系ガス、例えば、CF4、C38等が使用可能であ
る。
【0022】尚、炭素系のポリマーでは、堆積面が酸素
を含む膜であれば、堆積しないので、コンタクトホール
が形成された絶縁膜の全面に、バリアメタル等の薄い金
属膜を堆積させておいて、タングステンを埋め込みエッ
チバックを行うのが適当である。
【0023】上記のような誘導結合プラズマエッチング
装置を用い、フロロカーボン系ガスを使用してエッチン
グを行う場合、ソースパワーを高く、バイアスパワーを
低くするほど、エッチングを施す基板へのダメージが低
くなる。これはポリマーの形成が促進され、基板表面を
保護するためと考えられる。また、上部電極温度はポリ
マーの発生が促進されように高くしておき、下部電極温
度はポリマーが付着しやすいように低くしておくことが
望ましい。図2において、16はウエハー、17はヒー
ター、18は上部電極、19は下部電極、20はコイ
ル、21はバイアス電源、22はソース電源、23はエ
ッチングガス導入口、24はエッチングガス排出口を示
す。
【0024】以上の条件でエッチングを行えば、TiN
/Ti膜3表面に炭素系のポリマー9が付着するが、平
坦部よりも傾斜部6でエッチングが早く進む傾向があ
る。これは、ポリマー9は平坦部分に比べて傾斜部6に
は付着しにくいことが原因と考えられる。そして、平坦
部分はポリマー9がマスクとなりエッチングされず、傾
斜部6のエッチング残り8のみがスパッタにより除去さ
れる。
【0025】次に、ポリマー9を除去するため、同装置
内で、O2の流量を80sccm、ソースパワーを25
00W、バイアスパワーを200W、エッチング時間を
10〜30秒、上部電極18の温度を200〜300
℃、下部電極19の温度を−5〜0℃、圧力を20mT
orrとしてプラズマエッチングを行う(図1
(c))。
【0026】
【発明の効果】以上、詳細に説明したように本発明を用
いることにより、工程数を増やすことなく、コンタクト
ホール部の過度のオーバーエッチングによるくぼみを生
じさせず、同時に、傾斜部におけるエッチング残りによ
る次工程でのメタル配線工程での配線ショートの発生を
抑えることができる。
【図面の簡単な説明】
【図1】本発明の一実施例の半導体装置の製造工程図で
ある。
【図2】誘導結合型プラズマエッチング装置の構成図で
ある。
【図3】従来の半導体装置の製造工程の一例を示す図で
ある。
【符号の説明】
1 シリコン基板 2 BPSG膜 3 TiN/Ti膜 4 タングステン膜 5 コンタクトホール部 6 傾斜部 7 段差部 8 エッチング残り 9 ポリマー 16 ウエハー 17 ヒーター 18 上部電極 19 下部電極 20 コイル 21 バイアス電源 22 ソース電源 23 ガス導入口 24 ガス排出口
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/285 301 R 21/3065 21/3213 H01L 21/88 D

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 段差部を有する下地全面に、絶縁膜を形
    成した後、該絶縁膜にコンタクトホールを形成する工程
    と、 該絶縁膜及び上記コンタクトホールに第1の導電物を堆
    積させ、該第1の導電物をエッチバックし、上記コンタ
    クトホールに上記第1の導電物を埋設する工程を有する
    半導体装置の製造方法において、 上記第1の導電物を堆積させ、エッチバックを行い、上
    記絶縁膜の平坦部の上記第1の導電物を除去した後、エ
    ッチングガスとしてクロロカーボンガスを用い、且つ、
    該クロロカーボンガスからポリマーが発生するような密
    度のプラズマ雰囲気中で、上記絶縁膜に残存する上記第
    1の導電物をエッチングする工程を有することを特徴と
    する、半導体装置の製造方法。
  2. 【請求項2】 段差部を有する下地全面に、酸素を含む
    絶縁膜を形成した後、該絶縁膜にコンタクトホールを形
    成する工程と、 該絶縁膜及び上記コンタクトホールに上記第1の導電物
    を堆積させ、該第1の導電物をエッチバックし、上記コ
    ンタクトホールに上記第1の導電物を埋設する工程を有
    する半導体装置の製造方法において、 上記第1の導電物を堆積させる前に、所定の厚さの第2
    の導電物を全面に堆積させる工程と、 該第2の導電物上に上記第1の導電物を堆積させ、エッ
    チバックを行い、上記絶縁膜の平坦部の上記第1の導電
    物を除去した後、エッチングガスとしてクロロカーボン
    ガスを用い、且つ、該クロロカーボンガスからポリマー
    が発生するような密度のプラズマ雰囲気中で、上記絶縁
    膜上に残存する上記第1の導電物をエッチングする工程
    を有することを特徴とする、半導体装置の製造方法。
JP06262192A 1994-10-26 1994-10-26 半導体装置の製造方法 Expired - Fee Related JP3076500B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP06262192A JP3076500B2 (ja) 1994-10-26 1994-10-26 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP06262192A JP3076500B2 (ja) 1994-10-26 1994-10-26 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPH08125018A true JPH08125018A (ja) 1996-05-17
JP3076500B2 JP3076500B2 (ja) 2000-08-14

Family

ID=17372359

Family Applications (1)

Application Number Title Priority Date Filing Date
JP06262192A Expired - Fee Related JP3076500B2 (ja) 1994-10-26 1994-10-26 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP3076500B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990057826A (ko) * 1997-12-30 1999-07-15 김영환 반도체 소자의 금속 배선 형성 방법
KR100576515B1 (ko) * 2004-12-30 2006-05-03 동부일렉트로닉스 주식회사 원형결함을 방지하는 금속 식각 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990057826A (ko) * 1997-12-30 1999-07-15 김영환 반도체 소자의 금속 배선 형성 방법
KR100576515B1 (ko) * 2004-12-30 2006-05-03 동부일렉트로닉스 주식회사 원형결함을 방지하는 금속 식각 방법

Also Published As

Publication number Publication date
JP3076500B2 (ja) 2000-08-14

Similar Documents

Publication Publication Date Title
JP3216345B2 (ja) 半導体装置及びその作製方法
US4305974A (en) Method of manufacturing a semiconductor device
JPH08264530A (ja) 半導体装置の製造方法及び半導体装置の製造装置
JPH09148268A (ja) 半導体装置の製造方法
US6350685B1 (en) Method for manufacturing semiconductor devices
JP3175721B2 (ja) 半導体装置の製造方法
US20040127002A1 (en) Method of forming metal line in semiconductor device
US5731225A (en) Method for fabricating semiconductor device having buried contact structure
JP2000188332A (ja) 半導体装置及びその製造方法
US6136691A (en) In situ plasma clean for tungsten etching back
JPH1012729A (ja) 半導体装置の製造方法
JP3076500B2 (ja) 半導体装置の製造方法
JP3333313B2 (ja) 半導体装置の製造方法
JPH09172017A (ja) 半導体装置の製造方法
US20040224501A1 (en) Manufacturing method for making tungsten-plug in an intergrated circuit device without volcano phenomena
JPH11288923A (ja) トレンチの形成方法およびそれを用いる半導体装置の製造方法
TWI282146B (en) Method of forming insulating film in semiconductor device
JP2702007B2 (ja) 半導体装置の製造方法
KR100497200B1 (ko) 스퍼터 식각 방법 및 이를 이용하여 형성된 반도체 소자의금속플러그
JPH08181146A (ja) 半導体装置の製造方法
JP3402937B2 (ja) 半導体装置の製造方法
JPH10294290A (ja) 半導体装置の製造方法
US6426016B1 (en) Method for etching passivation layers and antireflective layer on a substrate
JP2004119754A (ja) 配線、配線の製造方法、半導体装置及びその製造方法
JPH053170A (ja) ブランケツトタングステンプラグ形成法

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees